KR920001856B1 - 교환기 노드간의 순환 반복 코드 시그날링 검출회로 - Google Patents

Abstract

내용 없음.

Description

교환기 노드간의 순환 반복 코드 시그날링 검출회로

제1도는 본 발명에 따른 구성도.

제2도는 제1도의 구체회로도.

제3도는 본 발명에 따른 교환기의 노드간에 사용하는 시그날링 테이블도.

* 도면의 주요부분에 대한 부호의 설명

10 : 클럭 및 타이밍부 20 : 포맷 컨버터

30 : CPC 검출기 40 : CPC 검출기

50 : 중복코드 제거기 60 : 인터페이스부

본 발명은 교환기 노드(Node)간의 시그날링(signalling) 검출회로에 관한 것으로, 특히 인 밴드 시그날링(In Band Signalling)에 사용한 순환 반복 코드(cyclic permutable code : 이하 CPC라 칭함)의 시그날링을 검출할 수 있는 회로에 관한 것이다. 일반적으로 CPC는 하기와 같은 특징이 있다.

첫째로 모든 부호의 조합이 서로 다르므로 부호의 비트(bit)를 시프트(shift)시켜도 새로운 부호가 만들어지지 않는다. 둘째로 조합이 퍼뮤테이션 알고리즘(Permutation Algorithm)에 의해 이루어지며 마크(mark) 및 스페이스(space)의 수는 엔코딩(encoding)시나 디코딩(decoding)으로 변하지 않는다. 세째로 계속해서 같은 부호가 전송되는 경우 부호의 비트중 임의의 비트로부터 수신하여도 8비트만 수신하면 부호를 디코딩할 수 있다. 네째로 시그날링은 핸드쉐이킹(handshaking)방식을 사용하므로 한 코드를 보내면 상대방에서 애크널리지(Acknowledgd) 신호를 보내올 때까지 송출한다.

따라서 상기와 같은 CPC는 부호의 동기를 맞추지 않아도 비트 동기만 일치시키면 되며 동일한 CPC가 소정 횟수 이상 검출되어야 유효한 데이터로 인정된다. 종래의 CPC의 시그날링을 검출하는 회로는 선 출원된 87-10653 특허가 있고, 이 회로는 CPC가 6회이상 입력될 경우 계속 마이크로 컨트롤러(μ-Controller)로 데이터를 전달하여 이 마이크로 컨트롤러의 로드(load)가 가중되는 문제점이 있었다.

따라서 본 발명의 목적은 교환기 노드간의 인 밴드 시그날링의 사용되는 CPC가 6회이상 입력시 마이크로 컨트롤러의 로드를 줄이면서 중복된 코드가 입력되는 경우를 제거할 수 있는 교환기 노드간의 순환 반복코드 시그날링 검출회를 제공함에 있다.

이하 본 발명의 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 구성도로서, 프레임 동기신호(FS)와 클럭신호(CLK)를 받아 시스템과 동기를 맞추기 위해 각종 클럭과 타이밍 신호를 만들어 내는 클럭 및 타이밍부(10)와, 소정수의 하이웨이로 시리얼하게 들어오는 CPC를 페러렐 데이터로 변환하는 포맷 컨버터(20)와, 상기 포맷 컨버터(20)로부터 출력되는 소정 비트의 CPC를 코드 종류별로 데디케이션 되어 있는 소정 비트의 값으로 변환하는 CPC 컨버터(30)와, 각 채널별로 이전에 입력되어 변환된 CPC를 저장하는 메모리의 내용과 현재의 변환된 CPC를 비교 검출하는 CPC 검출기(40)와, 상기 CPC 검출기(40)에서 밸리드하다고 판정한 코드가 중복되어 있는지를 체크하여 중복되지 않는 코드만을 출력하는 중복 코드 제거기(50)와, 상기 중복코드 제거기(50)에서 밸리드 코드를 라이트하여 마이크로 컨트롤러에서 이 값을 폴링 또는 인터럽트로 읽어가는 인터페이스부(60)로 구성한다.

제2도는 제1도의 구체회로도로서, 클럭 및 타이밍부(10)가 제1-3카운터(11-13) 및 제1플립플롭(14) 및 PAL(15) 및 인버터(16-18)로 이루어지고, CPC 컨버터(30)는 롬(31) 및 제1래치(32)로 이루어지며, CPC 검출기(40)은 제1버퍼(41) 및 제1램(42) 및 비교기(43) 및 전가산기(44) 및 제2래치(45) 및 제3래치(46)로 이루어지며, 인터페이스부(60)는 제1,2피포(61,62)로 이루어지는 공지의 회로이고, 중복코드 제거기(50)는 제4래치(51) 및 제2램(52) 및 제2버퍼(53) 및 제2비교기(54) 및 제5래치(55) 및 제2플립플롭(56)으로 구성된다.

제3도는 본 발명에 따른 교환기의 노드간에 사용하는 시그날링 테이블도로서, 제3a도는 롬(31)에 저장한 8비트 CPC에 대한 4비트의 변환 테이블이고, 제3b도는 교환기의 노드간에 사용하는 CPC시그날링이며 제3ba도는 롬(31)으로 입력하는 CPC로서 롬(31)의 어드레스 지정신호이고, 제3bb도는 롬(31)의 출력이며, 제3bc도는 해당 CPC에 대한 시그날링이다.

상술한 구성에 의거 본 발명을 제1-3도를 참조하여 상세히 설명한다.

우선 도시한 바와 같이 16개의 하이웨이(Highway)(HW)로 포맷 컨버터(Format CONVERTER)(20) 시리얼(Serial)하게 들어오는 CPC를 입력하여 이 입력한 CPC를 패러렐(parallel)데이터로 변환한다. 여기서 하이웨이(HW)는 32kbps의 전송 속도를 같는 32채널(channels)을 멀티플렉싱(Multiplexing) 하였으므로 1024Kbps의 전송속도를 갖는다. 그래서 패너렐 데이타의 속도는 2M Bytes/sec이다. 상기 포맷 컨버터(20)로 부터 채널별로 패러렐하게 출력하는 8비트의 CPC를 CPC 컨버터(30)로 입력한다.

사기 CPC 컨버터(30)는 8비트의 CPC를 코드 종류별로 데디케이션(Dedication)되어 있는 4비트의 값으로 변환시킨다. 상기 변환방법은 롬(ROM)을 이용한 록-업 테이블(look-up Table)방식으로 입력되는 8비트의 CPC를 롬의 어드레스(Address)로 하여 롬의 데이터를 리드(Read)하면 변환된 4비트의 데이터가 출력된다.

상기 테이블은 제3도에 나타낸다.

상기 4비트의 데이터가 CPC 검출기(40)로 입력하여 이 현재의 변환된 CPC와 각 채널별로 이전에 입력되어 변환된 CPC를 저장하는 램(RAM)의 내용와 비교하여 같으면 카운트(count)를 증가시키고 다르면 카운트를 리셋트(Reset)한다. 상기 카운트가 정해진 값인 동일한 CPC가 6번 이상 검출되면 밸리드(Valid)한 CPC로 판정하여 다음 단으로 이 값을 전달한다. 즉 상기 CPC 검출기(40)에서는 정해진 횟수이상 동일한 코드가 입력되면 계속 밸리드하다고 판저한다.

상기 CPC 검출기(40)에서 밸리드하다고 판정한 코드가 중복코드 제거기(Duplicate code Rejecter)(50)로 입력하여 이 코드가 중복되어 있는 지를 체크(check)하여 중복된 코드이면 버리고, 중복되지 않은 코드만을 인터페이스부(Interface)(60)를 통해 마이크로 컨트롤러에게 전한다. 즉 중복코드 제거기(50)에서는 16개의 하이웨이(HW)에 대한 채널(512채널)의 메모리가 있어 이곳에 각 채널로 입력된 밸리드코드가 기록되어 있다. 현재 입력된 밸리드 코드와 이 메모리의 내용과 비교하여 다르면 인터페이스부(60)로 코드값과 채널 넘버를 전달하고 같으면 버린다.

상기 중복코드 제거기(50)로부터 최종적으로 밸리드 코드를 인터페이스부(60)로 라이트(write)하여 마이크로 컨트롤러에서 이 값을 폴링(polling) 또는 인터럽트(Interrupt)로 읽어갈 수 있다. 상기 포맷 컨버터(20)와 CPC 컨버터(30)과 CPC 검출기(40)와 중복코드 제거기(50)와 인터페이스부(60)에 클럭 및 타이밍부(10)를 연결하고, 이 클럭 및 타이밍부(10)가 프레임(Frame) 동기신호(FS)와 클럭신호(CLK)를 받아 각종 클럭 및 타이밍 신호를 만들어 각부로 인가하여 동기를 맞추게 된다. 상기 각부 구성의 상세회로를 보면 도시한 바와 같이 포맷 컨버터(20)에서 출력된 8비트의 CPC를 롬(31)의 어드레스로 하여 4비트의 CPC로 변환하여 제1래치(Latch)(32)를 통한 4비트 변환된 CPC가 제3,4치(46,51) 및 제1버퍼(Buffer)(41) 및 제1비교기(43)로 인가한다. 상기 4비트의 CPC로 변환되어 제1래치(32)로 들어갈 때 제1,2,3카운터(11,12,13)는 채널넘버를 지정하고 카운팅을 하여 프레임 동기신호(FS) 및 클럭신호(CLK)에 동기를 맞춘다.

상기 제1래치(32)는 제1,2,3카운터(11,12,13)의 출력이 라이징 엣지(rising edge)일시 상기 롬(31)의 출력을 래치하며, 제1버퍼(41)는 제1,2,3카운터(11,12,13) 출력이 로우(LOW) 레벨(level)일때 제1래치(32)의 출력을 8비트의 제1램(42)으로 인가한다. 이때 상기 제1램(42)은 제1,2,3카운터(11,12,13)에서 출력하는 9비트의 채널 넘버 데이터를 어드레스로 하여 인버터(47)에서 반전한 신호에 의해 해당 CPC를 제1버퍼(41)를 통해 출력한다.

상기 제1비교기(43)는 현 상태의 제1래치(32)의 4비트의 CPC와 상기 제1램(42)에 저장되었던 전 상태의 4비트의 CPC를 비교한 신호를 전가산기(44)의 캐리입력단자(CO) 및 PAL(15)로 입력한다. 상기 전가산기(44)에서는 비교한 신호가 일치하면 두 신호를 더하여 검출 횟수 신호를 증가시킨 후 4비트의 CPC가 제2래치(45)로 인가하고, PAL(15)에서는 리셋트단자

가 액티브(Active)이면 제1램(42)의 라이트단자

로 인가하여 라이트신호를 인에이블(Enable)한다. 상기 제2래치(45)에서는 전가산기(44)가재 수행할 수 있는 것을 방지하기 위함이며, 이 제2래치(45)의 출력은 현재 동일 CPC가 동일 채널에 몇번 입력했는가를 나타내는 CPC 검출횟수 데이터이다. 이때 동일 채널에 CPC가 입력하던중 이상 상태가 발생하거나 정상적인 CPC 검출횟수(6번)를 실행하여 CPC가 바뀌어 입력하였을 시 제1비교기(43)는 현재 입력 CPC와 제1램(42)에서 출력한 동일 채널의 전 데이터가 상이하므로 일치하지 않은 신호를 출력한다.

상기 전가산기(44)로 일치하지 않은 신호가 입력되면 제2래치(45)가 클리어하게 된다. 상기 제2래치(45)가 클리어되는 경우는 롬(31)의 변환 CPC값이 정상 CPC가 아닐때와 동일 채널의 현 CPC와 전 CPC가 상이할 경우이다.

또한 상기 제1램(42)의 8비트 신호가 제4래치(51)로입력하고, 16개의 하이웨이(HW)에 대한 전 채널의 메모리가 있는 제2램(52)에 각 채널로 입력된 밸리드 코드가 기록되어 있다. 상기 제4래치(51)는 밸리드하다고 판정한 채널번호를 제2램(52)으로 래치하고, 제5래치(55)는 밸리드하다고 판정한 코드값을 제2버퍼(53)로 래치하여 이 제2버퍼(53)는 제5래치(55)의 출력을 제2램(52)로 인가한다.

상기 제2램(52)의 입력단자에 저항(R1)을 연결하여 접지한다. 제2비교기(54)에서는 상기 제2램(52)의 4비트의 이 내용과 현재 입력된 제4,5래치(51,55)의 4비트의 밸리드코드를 비교하여 이 비교출력을 제2플립플롭(56)의 입력단자(D)로 인가한다.

상기 제2플립플롭(56)은 PAL(15)로부터 출력되는 클럭신호에 의해 제2플립플롭(56)의 출력신호가 PAL(15)로 입력한다. 상기 비교가 다르면 PAL(15)을 통해 제1,2피포(FiFO)(61,62)에 라이트하고 비교가 같으면 버리게 된다. 상기 제2피포(62)의 엠프티 플래그(Empty Flag)단자( )에 삼상태 인버터(63)를 연결하여 상태 제어신호(c1)에 의해 기록내용을 체크한다.

상기 제2램(52)에 연결한 제2버퍼(53)와 이 제2램(52)과 제2비교기(54)에 연결한 제5래치(55)는 상술한 제1버퍼(41)와 제1래치(32)의 동작과 유사하다. 상기 제1,2피포(61,62)는 마이크로 컨트롤러에서 리드신호를 발생할시 이 제1,2피포(61,62)에 저장된 순서에 따라 CPC 및 채널넘버를 출력한다. 또 한편 각부와 도기를 맞추기위해 프레임신호(FS) 및 클럭신호(CLK)가 인버터(16,17)를 통해 제1-3카운터(11-13)으로 입력하고, 인버터(17)를 통한 신호는 인버터(18)를 통해 반전하여 제1플립플롭(14)를 클럭단자로 입력한다. 상기 제1플립플롭(14)의 입력단자로는 제1카운트로(11) 출력신호가 입력하여 클럭신호에 의해 래치하여 PAL(15)로 입력하게 된다.

상술한 바와 같이 교환기 노드간의 인-밴드 시그날링에 사용하는 CPC시그날링을 신속하고 정확하게 검출할 수 있으면서 중복된 코드가 입력되는 경우를 제거하여 마이크로 컨트롤러의 로드를 줄일 수 있는 이점이 있다.

Claims (2)

1. 클럭 및 타이밍부(10)와 포맷 컨버터(20)와 CPC 컨버터(30)와 CPC 검출기(40)와 인터페이스부(60)를 구비한 교환기 노드간의 순환 반복코드 시그날링 검출회로에 있어서, 상기 CPC 검출기(40)에서 밸리드하다고 판정한 채널번호와 코드값을 래치하고 램의 내용을 읽어내어 이전의 코드와 지금의 코드를 비교하여 같으면 코드가 중복되어 있으므로 제거하고 다르면 코드가 중복되어 있지 않으므로 새로운 코드로 인정하여 상기 인터페이스부(60)로 코드값과 채널번호를 전달하는 중복코드 제거기(50)로 구성함을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 중복코드 제거기(50)가 CPC 검출기(40)에서 밸리드하다고 판정한 채널번호를 래치하는 제4래치(51)와, CPC 검출기(49)에서 밸리드하다고 판정한 코드값을 래치하는 제5래치(55)와, 상기 제5래치(55)의 출력을 후술하는 제2램(52)으로 인가하는 제2버퍼(53)와, 16개의 하이웨이에 대한 전 채널의 메모리가 있어 각 채널로 입력된 밸리드 코드를 기억하는 제2램(52)과, 상기 제3램(52)의 내용을 읽어내어 이전의 코드와 현재 입력되는 제4,5래치(51,52)의 밸리드 코드를 비교하는 제2비교기(54)와, 상기 제2비교기(54)의 비교에 따른 출력이 입력하여 클럭 및 타이밍부(10)가 클럭신호에 의해 출력하는 제2플립플롭(56)으로 구성함을 특징으로 하는 교환 노드간의 순환 반복 코드 시그날링 검출회로.

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