Изобретение предназначено д использовани в системах асинхронн го сопр жени цифровых потоков, в частности при наличии перерывов св зи. Известно приемное устройство в системах асинхронного сопр жени цифровых сигналов с двусторонними временными сдвигами, содержащее эле мент ИЛИ, выход которого через элемент НЕТ подключен к тактовому входу блока пам ти непосредственно, а к сигнальному входу через последЬва тельно соединенные фазовый .детектор и генератор с автоподстройкой частоты, при. этом к первым входам элементов ИЛИ и НЕТ подключены выходы плюс и минус декодера команд через дополнительные элементы НЕТ, а к вторым входам элементов ИЛИ и НЕТ - вторые выходы дополнительных элементов НЕТ, к запрещакнци входам которых подключены выхсзды со ответствующих счетчиков числа коман входы которых подключены к выходам плюс и минус декодера комай соответственно flj . Недостатками этого приемного уст ройства в системах асинхронного сопр жени цифровых сигналов с двусто ронними временными сдвигами вл ютс больша веро тность ошибок при приемке сдвоенных команд ++/ или -, которые формируютс в момент введени стаффинга, и большое врем вхождени в синхронизм после перерыва св зи. Наиболее близким техническим решением к изобретению вл етс прием ник команд стаффинга в системах асинхронного сопр жени цифровых потоков, содержащий последовательно соединенные интегратор, пороговый блок, первый элемент И, первый счет чик команд и элемент НЕТ, последовательно соединенные второй элемент И, второй счетчик команд и элемент ИЛИ, выход которого подсоединен к второму входу элемента НЕТ , причем второй выход порогового блока подсоединен к первому входу второго элемента И, второй вход которого объединен с вторым входом первого элемента И и подключен к шине Команды стаффицга первый вход интегратора подключен к шине Служеб ные символы , а второй вход элемен та ИЛИ подключен к шине Тактова частота, второй выход первого счетчика подключен, к второму входу элемента ИЛИ., а второй выход второго счетчика ;;- к третьему входу элет мента НЕТ Однако данный приемник команд стаффинга в системах асинхронного сопр жени цифровых потоков имеет большое врем вхождени в синхрониз и низкую достоверность приема команд стаффинга после перерыва св зи. Цель изобретени - повьлиение достоверности приема команд .стаффинга при перерывах св зи. Цель достигаетс тем, что в приеШик команд стаффинга, содержащий последовательно соединенные интегратор , пороговый блок, первый элемент И, первьаЯ счетчик команд и элемент НЕТ, последовательно соединенные второй элемент И, второй счетчик команд и элемент ИЛИ, выход которого подсоединен к второму входу элемента НЕТ , причем второй выход порогового блока подсоединен к первому входу второго элемента И, второй вход которого объединен к вторым входом первого элемента И и подключен к шине Команды стаффинга первый вход интегратора подключен к шине Служебные символы, а второй вход элемента ИЛИ - к шине Тактова частота , введены-последовательно соединенные формирователь импульса опроса , третий элемент И, элемент сравнени и четвертый элемент И, а также инвертор, триггер, элемент пам ти и п тый элемент И, выход которого подсоединен к дополнительному входу элемента ИЛИ, первый вход - к второму выходу порогового блока, а второй вход - к выходу элемента сравнени , второй вход которого объединен с первым входом элемента пам ти, входом формировател импульса опроса и подключен к шине Команды стаффинга, второй вход элемента пам ти подключен к шине Циклова синхронизаци , а выход - к третьему входу элемента сравнени , первый вход которого объединен с первым входом триггера, второй вход которого объединен с третьим входом элемента пам ти, входом инверПерерыв тора ти подключен к шине св зи, выход инвертора подсоединен к второму входу интегратора, вторым входам первого и второго счетчиков команд и второму входу третьего элемента И, к первому входу которого подключен выход триггера, при этом первый выход порогового блока через четвертый элемент И подсоединен к дополнительному входу элемента НЕТ. На фиг. 1 представлена структурно-электрическа схема приемника команд стаффинга; на фиг. 2 - эторы, по сн ющие его работу. Приемник команд-стаффинга содержит интегратор 1, пороговый блок 2, элементы И 3 и 4, счетчики 5 и 6 команд , элемент ИЛИ 7, элемент НЕТ 8, шину 9 Соманды стаффинга, шину 1-0 Тактова частота, выход 11 команд стаффинга, элемент 12 пам ти, элемент 13 сравнени , триггер 14, элементы И 15 - 17, инвертор 18, формирователь 19 импульса опроса, шину 20 Перерыв св зи, шину 21 Служебные символы и шину 22 Циклова синхронизаци , Приемник команд стаффинга работает следующим образом. Импульсы записи поступают с шины 10 через элементы ИЛИ 7 и НЕТ 8 на выход 11 приемника команд стаффинга Одновременно на шину 9 поступают команды стаффинга, которые подаютс на входы элементов И 3 и 4, а на шину 21 поступает информаци по дополнительному каналу о знаке, разности фаз между импульсами записи и считывани передающего устройства. Информации о знаке стаффинга накапливаетс в интеграторе 1, пороговый блок 2 сравнивает содержимое интегратора 1 с порогом и принимает решение о знаке предсто щего стаффинга. В соответствии с этим открываетс элемент И 3 или 4, и приход щие команды стаффинга проход т на счетчик 5 или 6 команд. Счетчики 5 и б команд определ ют количество подр д следующих команд одного знака. При обнаружении счетчиком 5 или б команд сдвоенной команды любого знака {++, - ) анализируетс следующа команда , если она оказываетс другого знака, чем две предыдущие, вырабатываютс сигналы о введении стаффинга Причем, если сдвоенную команду обнаружил счетчик 5 команд, на его выходе , соединенном с входом элемента. ИЛИ 7, вырабатываетс сигнал о введении дополнительного такта записи. Благодар этому осуществл етс запись дополнительного бита информации в запоминающее устройство. Если же сдвоенна команда обнаружена счетчиком б команд, то на его выходе, сое диненном с входом элемента НЕТ 8, вырабатываетс сигнал, заНрещающий один такт записи. При обнаружении любым из счетчиков 5 или б команд строенной команда ( 1 или +++) стаффйнг не вводитс . Если в системе св зи возможны перерывы св зи, то во врем перер лва св зи стаффинги могут быть прин ты ложные или не прин ты, и их действительно нужно отработать. И то н другое приводит к срыву цикловой синхронизации в системе разуплотнени более низкого пор дка (неправиль ному разуплотнению, декодированию, если информаци кодирована и т.п.), все это -значительно увеличивает врем перерыва св зи за счет увеличени времени вхождени в синхронизм после перерыва св зи. Принцип умены№ни времени вхождени в синхронизм после перерыва св зи достигаетс увеличением достоверности приема команд стаффинга при перерывах св зи, что основано на использовании того факта, что после передачи сдвоенных команд стаффинга ) , которые формируютс в момент введени стаффинга , мен етс .пор док чередовани команд (фиг. 2а). Врем перерыва св зи должно быть меньше периода значащих стаффингов (Тпер. Тста) Если .во врем перерыва св зи (фиг. 2S) прешла сдвоенна команда, то после перерыва измен етс пор док чередовани команд ( и -). Запомнив чередовани команд до перерыва СВЯЗ.И (фиг. 2Ь) , сравниваем его с пор дком чередовани команд после перерьта: изменени пор дка чередовани команд стаффинга говор т о том, что во врем перерыва св зи прошла сдвоенна команда, соответствующа моменту введени стаффинга, знак стаффинга определ етс по информации дополнительного канала. Так как информаци о знаке стаффинга накапливаетс , .а врем перерыва св зи Ti,ep. ; определени знака стаффинга оказываетс достаточно информации , накопленной интегратором 1 до перерыва св зи. При перерыве св зи на приемник команд стаффинга на шину 20 приходит сигнал о перерыве св зи, который запоминаетс триггером 14. Этот сигнал переводит элемент 12 пам ти в режим запоминани пор дка чередовани команд стаффинга, а через инвертор 18 переводит интегратор 1 в режим запоминани накопленной информации, счетчики 5 и б команд сбрасывает в начальное состо ние и запрещает счет, пока есть сигнсш перерыва св зи. Дл запоминани пор дка чередовани команд стаффинга используетс сигнал цикловой синхронизации, который подаетс на шину 22 и далее на счетный вход элемента 12 пам ти, который , перейд в счетный режим, запоминает пор док чередовани команд стаффинга до перерыва св зи. По окончании-сигнала о перерыве св зи элемент 13 сравнени сравнивает сигнал с выхода элемента 12 пам ти с сигналом пришедшей команды с шины 9, результат сравнени опрашиваетс импульсом,, сформированным из 1-й после перерыва св зи команды стаффинга формирователем 19 и элементо .м И 17. При несовпадении сигналов на выходе элемента 13 .сравнени по вл етс сигнал (фиг. 2) о том, что во врем перерыва св зи прошла сдвоенна команда, дсшее этот сигнал подаетс на элементы И 15 и 16 ив зависимости от знака на выходе порогового блока 2 на элементы ИЛИ 7 или НЕТ .8, отрабатываетс стаффйнг.
1075433
Технико-экономическа эффектив-ема команд стаффиига,что позволит уменость приемника команд стаффинга заклю- ньшить врем вхождени в синхронизм чаетс в увеличении достоверности при- системл св зи после перерыва св зи.
f + -,ч-,-,,-|-«т ),,|-,Л,Р -I лI Zb --. - --t--- --- --4|- - --Фмг . Тстхрф.
-.-..- -..-..гФ14г .г Ij -к - 4- - -t-l- -i- -