SU864586A1 - Устройство цикловой синхронизации (его варианты) - Google Patents

Description

Изобретение относитс  к передаче данных и может использоватьс  в синх ронных системах передачи разного тип Известно устройство цикловой синхронизации , содержащее первый элемент И, регистр сдвига, выходы которого подключены ко входгил первого даиифратора, выход которого подключен к первому входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, элемента НЕТ и первым выход 1 распределител  импульсов, причем выход элемента НЕТ подключен к первому входу первого накопител , к второму входу кЪторого подключен выход второго накопител , а также блок вцдепени  тактовой частоты и кодовый разделитель, первый вход которог го объединен со входами регистра сдвига и блока выделени  тактовой ча стоты, выход которого подключен к первому входу распределител  импульсов , выходы которого подключены соответственно ко входам кодового разделител  (il Однако это устройство обладает ни кой помехоустойчивостью и низким быстродействием . Цель изобретени  - повышение быстродействи  и помехоустойчивости. Цель достигаетс  тем, что в устройство цикловой синхронизации, содержёицее . первый элемент И, регистр сдвига, выходы которого подключены ко входам первого дешифратора, выход которого подключен к первому входу второго элемента И, второй вход . которого объединен с первыми входами первого элемента И, элемента НЕТ и первым выходом распределител  импульсов , причем выход элемента НЕТ подключен к первому входу первого накопител , к второму входу которого подключен выход второго накопител  , а также блок выделени  тактовой частоты и кодовый разделитель, первый вход которого объединен со входами регистра сдвига и блока выделени  тактовой частоты, выход которого подключен к первому входу распределител  импульсов, выходы которого пйдключешл соответственно ко входам кодового разделител , введены второй дешифратор, блок проверки чередовани  кодов и элемент ИЛИ, выход которого подключен к второму входу распределител  импульсов, при этом входы второго дешифратора объединены

соответственно со входами первого дешифратора, а выход второго дешифратора nojc. очен к второму входу первого элеме. .а И, выход которого подключен к первому входу блока проверки чередовани  кодов, к второму и третьему входам которого подключены соответственно выход второго элемента И и второй выход блока выделени  тактовой частоты, а выход блока проверки чередовани  кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопител , второму входу элемента НЕТ, а также к первому входу второго накопител , к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопител , .второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопител  и выход второго накопител  подключены к соответствугацим входам кодового разделител .

Кроме того, блок проверки чередовани  кодов содержит элементИЛИ, а также две цепи, кажда  из которых состоит из последовательно соединенных триггера, первого элемента И и второго элемента И, выходы каждого из которых подключены к первым входам триггеров соответствующей цепи, при этом выходы.первых элементов И каждой цепи подключены к первому и второму входам элемента ИЛИ, причем второй вход триггера первой цепи подключен к второму входу первого элемета И второй цепи и  вл етс  первым входом блока проверки чередовани  кодов , а второй вход триггера второ цепи подключен ко второму входу первого элемента И первой цепи и. вл етс  вторым входом блока проверки чередовани  кодов, третьим входом которого  вл ютс  объединенные вторы входы вторых элементов И каждой цепи

Причем в устройство цикловой синхронизации могут быть введены второй дешифратор, блок проверки чередовани  кодов и элемент ИЛИ, выход которого подключен к второму входу распределител  импульсов, при этом входы второго дешифратора объединены соответственно со входами первого дешифратора , а выход второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки чередовани  кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередовани  кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопител , второму входу элемента НЕТ, а также к первому входу второго Накопител , к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопител , второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопител  и выход второго накопител  подключены к-соответствующим входам кодового разделител .

Кроме того, блок проверки чередовни  кодов содержит элемент ИЛИ и две цепи, кажда  из которых состоит из последовательно соединенных триггера |И элемента И, выходы каждого из которых подключены к первому входу триггера соответствующей цепи и первому и второму входам элемента ИЛИ, при этом второй вход триггера первой цепи подключен к второму входу элемента И второй цепи и  вл етс  первым входом блока проверки чередовани  кодов, а второй вход триггера .второй цепи подключен к второму входу элемента И первой цепи и  вл етс  вторы входом блока проверки чередовани  . кодов.

На фиг. 1 приведена структурна  электрическа  схема устройства цикловой синхронизации, где пунктирной линией показана св зь, наличие или отсутствие которой соответствует первому или второму варианту устройства на фиг.2 и 3 варианты структурной электрической схемы блока проверки чередовани  колов.

Устройство цикловой синхронизации (фиг. 1) содержит регистр сдвига 1, первый и второй дешифраторы 2 и 3, первый и второй элемент И 4 и 5, блок 6 проверки чередовани  кодов, элемент НЕТ 7, первый и второй накопители 8 и 9, элемент ИЛИ 10, распределитель импульсов 11, блок 12 выделени  тактовой частоты и кодовый разделитель 13. Блок 6 проверки чередовани  кодов (фиг. 2) содержит элемент ИЛИ 14, а также две цепи, кажда  .из которых содержит триггер 15, первый элемент И 16, второй элемент И 17. БЛОК б проверки чередовани  кодов (фиг. 3) содержит элемент ИЛИ 18 и две цепи, кажда  из которых содержит триггер 19 и элемент И 20.

Устройство работает следующим об разом. ,

Групповой.цифровой сигнал(непрерывна  последовательность бинарных единиц и нулей) поступает на регистр

I,кодовый разделитель 13 и блок 12 выделени  тактовой частоты, который осуществл ет выделение из группового сигнала тактовой частоты (частота телеграфировани ), котора  необходима дл  работы распределител  импульсов

II.Поступакашй групповой сигнал продвигаетс  по разр дам регистра 1. С выхода регистра 1 комбинации принимаемых элементов сообщени (посылок

в параллельном коде поступают на входы дешифраторов 2 и Д. Кажда  комбинаци  симоволов на входах дешифраторов 2 и 3, аналогична  одной из фазирующих комбинаций, вызывает формирование сигнала на выходе соответствуидего дешифратора 2 или 3.

Если устройство находитс  в состо нии синхронизма, то отдельные сигналы с выходов дешифраторов 2 и 3 совпадают по времени с тактовым сигналом распределител  импульсов 11, поступающим один раз за цикл. При этом на выходах соответствующих элементов И 4 и 5 попеременно (через один цикл) по вл ютс  сигналы, соответствующие по времени моменту опоз|Нани  фазирующих комбинаций. Блок 6 осуществл ет проверку чередовани  . поступающих на его входы сигналов. Сигнал на выходе схемы по вл етс  только при чередовании сигналов на ее входе.

При наличии сигналов в каждом цикле на выходе блока 6 сигналы на выходе элемента НЕТ отсутству зт. Поэтому накопитель 8 не зар жен и сигнал на выходе накопител  8 отсутствует . Так как в случае синфазной работы сигналы на входе элемента НЕТ 7 присутствуют в каждом цикле, а сигналы на выходе элемента НЕТ 7 отсутствуют , то накопитель 9 зар жаетс  и на его выходе по вл етс  сигнал синфазной работы. Этот сигнал разрешает декодирование информации, поступающей в кодовый разделитель 13 и ее выдачуна выход разделител  13, разрешает работу накопител  8 (переводит его в режим готовности к поддержанию синфазной работы, т.е. разрежает зар д накопител  8)и вьвдаетс  наружу, т.е. на другие устройства приемной части аппаратуры, например индикацию.

Кроме того,сигналы с выхода блока б поступают на элемент ИЛИ 10. Выходные сигналы с выхода элемента ИЛИ 10 осуществл ют запуск распределител  импульсов 11, который управл ет записью и декодированием информации в кодовом разделителе 13. Таким образом, запуск распределител  ,импульсов 11 осуществл етс  один раз в начсше цикла принимаемого ГРУППОВОГО сигнсша в одни и те же моменты времени, т.е. устройство находитс  в состо нии синфазной работы.

Ложные синхрогруппы, аналогичные фазирующим комб инаци м и вьщеленные дешифраторами 2 и 3 из группового сигнала вследствие случайного сочетани  нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на входе элементов И 4 и 5, формируемым один раз за цикл и, следовательно, не проход т через элементы И 4 и 5 и не участвуют в процессе работы блока б, накопителей 8 и 9 и разделител  импульсов 11.

При кратковременных искажени х фазирук цих комбинаций (.например, из-за

воздействи  помех или при сбо х синхронизации в системах более высокого пор дка) сигнал на выходе блока 6 временно отсутствует. В этом случае элемент НЕТ 7 оказываетс  открытым и сигнал с выхода распределител  импульсов 11, формируемой в конце цикла работы распределител  импульсов 11 (фактически при его остановке) , поступает через элемент НЕТ 7 на накопители 8 и 9. Этот сигнал срабаты10 вает счетную схему накопител  9 в .нулевое-состо ние, но уровень сигнала синфазной работы на выходе накопител  9 остаетс ,так как его сброс осуществл етс  лишь при поступлении сигнала сброса на выход накопител  8.

15

Так как на выходе накопител  9 присутствует сигнал, разрешающий работу накопител  8, то сигнал с выхода элемента НЕТ 7 проходит через накопитель 8 на вход разделител  13,

0 одновременно зар жа  накопитель 8 на одну единицу. Этот сигнал, проход  через элемент ИЛИ 10, запускает распределитель импульсов 11 на следующий цикл работы. Таким обра5 зом, запуск распределител  импульсов 11 проходит . тот же момент времени , что и при наличии фазирующих комбинаций, поэтому нарушени  синхронизма не происходит и устройство

D продолжает работу уже в состо нии поддержани  синхронизма.

Кроме того, сигнал автозапуска поступает на вход кодового разделител  13 и выдаетс  наружу, т.е. на

5 другие устройства приемной части аппаратуры, например индикацию. В ;зависимости от режима работы кодового разделител  13 сигнал автозапуска- либо не оказывает вли ни  на его работу, либо (режим повышенной до0 стоверности) запрещает декодирование и выдачу информации на выход разделител  13. ,

В случае отсутстви  фазирующих комбинаций в следующих циклах работа

5 продолжаетс  аналогичным образом до тех пор, пока накопитель 8 не окажетс  зар женным. По вление до этого момента времени сигнала на выходе блока б (т.е. обнаружение комбинаций

0 на прежних временных позици х) приводит к сбросу ранее зар женного накопител  8 в нулевое состо ние. Этот же сигнал через элемент ИЛИ 10 объединени  проходит на распределитель

5 импульсов 11, запуска  его. Таким образом , устройство вновь переходит в режим синфазной работы.

Если теперь вновь происходит кратковременное пропадение фазирующих

0 комбинаций, то работа устройства ничем не отличаетс  от описанной, т.е.устройство вновь переходит в peжи поддержани  синфазной работы.

При отсутствии сигналов на выходе блока 6 в 01 подр д следукиих

5

циклах (гдеТо - коэффициент накоплени  накопител  В),т.е. при зар дке накопител  8 на его выходе формируетс  импульс сброса, который переводит накопитель 9 в нулевое состо ние В результате на его выходе по вл етс  нулевой уровень и, следовательно, кодовый разделитель 13 прекращает декодирование информации и ее выдачу на выход. Кроме того, отсутствие сигнала на выходе накопител  9 закрывает вход накопител  8, т.е. выводит его из состо ни  готовности к поддержанию синфазной работы. Таким образом, состо ние синфазной работы устройства нарушаетс  и оно переходит в режим поиска синхронизма. При этом фазирующие комбинации, содержащиес  в групповом сигнале, выдел ютс  даиифраторами и поступают через элементы И 4 и 5 на блок 6.

В случае чередовани  выделившихс  комбинадий сигнал с выхода блока 6 поступает на вход накопител  9, зар жа  его, и через элемент ИЛИ 10 на вход распределител  импульсов 11, осуществл   его запуск.

Если обнаруженные комбинации, аналогичные фазирующим, сформируютс  на одних и тех же временных позици х в циклах принимаемого группового сигнаша меньше, чем Сд раз а подр д (гдеТог коэффициент накоплени  накопител  9), то накопитель 9 продолжает оставатьс  разр женным и сигнал синфазной работы на его выходе отсутствует . Поэтому накопитель 8 не готов к поддержанию .синфазной работы В этом случае при отсутствии сигнала на выходе блока б элемент НЕТ 7 оказываетс  открытым и тактовый сигнал распределител  импульсов 11 с-его выхода проходит на вход накопител  8 и сбрасывает счетную накопител  9 в нулевое состо ние. Однако из-за неготовности к работе накопител  8 сигналы с выхода элемента НЕТ 7 не проход т через накопитель 8 на элемент ИЛИ 10 и, следовательно, запуск распределител  импульсов 11 на прежних временных позици х не производитс  , т.е. устройство продолжает находитьс  в режиме поиска синхронизма , и поиск фазирующих комбинаций осуществл етс  на отличных от предьш х временных позици х цикла.

Если на выходе блока б сигналы формируютс  на одних и тех же позици х цикла TOZ а подр д, то накопитель 9 зар жаетс  и на его выходе формируетс  уровень сигнала синфазной работы. Таким образом, устройство переходит в (еж м синфазной работы. Теперь в случае искажени  фазирующих комбингидий нгисопитель 8 вновъ пропускает сигналы с выхода элемента НЕТ 7 на элемент ИЛИ 10, т.е. осуществл етс  запуск распределител  импульсов 11, а устройство

работает в режиме поддержани  синхронизма .

Предложенное устройство обеспечивает повышение помехоустойчивости путем уменьшени .веро тностей ложного фазировани  приемника и слиибочного декодировани  информации.

Claims (4)

1. Устройство цикловой синхронизации , содержащее первый элемент И; регистр сдвига, выходы которого подключены ко входам первого дешифратор выход которого подключен к первому входу второго элемента И, второй вхо которого объединен с первыми входг1ми первого элемента И, элемента НЕТ и первым выходом распределител  импульсов , причем выход элемента НЕТ подключен к первому входу первого накопител , к второму входу которого подключен выход второго накопител , а также блок выделени  тактовой частот и кодовый разделитель, первый вход которого объединен со входами регистра сдвига и блока выделени  тактовой частоты, выход которого подключе к первому входу распределител  импульсов , выходы которого подключены соответственно ко входам кодового разделител , отличающеесЯ тем,что, с целью повышени  быстродействи  и помехоустойчивости, введены второй дешифратор, блок проверки чередовани  кодов и элемент ИЛИ, выход которого подключен к второму входу распределител  импульсов, при этом входы второго дааифратора объединены соответственно со входами дешифратора, а второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки чередовани  кодов, к второму и третьему входам которого подключены соответственно выход второго элемента И и второй выход блока выделени  тактовой частоты, а выход блока проверки чередовани  кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопител , второму входу элемента НЕТ, а также к первому входу второго накопител , к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопител , второй выход которого подключен ,к второму входу элемента ИЛИ, причем второй выход первого накопител  и выход второго накопител  подключены к соответствующим входам кодоврго разделител .

2. Устройство по п. 1, отличающеес  тем, что блок проверки чередовани  кодов содержит элемент ИЛИ, а также две цепи, кажда  из которых состоит из последовательно соединенных триггера, первого элемента И и второго элемента И, выходы каждого из которых подключены к первым входам триггеров соответствун цей цепи, при этом выходы первых элементов И каждой цепи подключены к первому и второму входам элемента ИЛИ, причем второй вход триггера первой цепи подключён к второму входу первого элемента И второй цепи и  вл етс  первым входом блока проверки чередовани  кодов, а второй вход триггера второй цепи подключен ко второму входу первого элемента И первой цепи и  вл етс  вторым входом блока проверки чередовани  кодов, третьим входом которого  вл ютс  объединенные вторые входы вторых элементов И Кс1ждой цепи.

3. Устройство цикловой синхронизации , содержащее первый элемент И, регистр сдвига, выходы которого подключены ко входам первого дешифратора , выход которого подключен к первому входу второго элемента И, второй вход которого объединен с первыми входами первого элемента И, элемента НЕТ и первым выходом распределител  импульсов, причем выход элемента НЕТ подключен к первому входу первого накопител , к второму входу которого подключен выход второго на копител , а также блок выделени  тактовой частоты и кодовый разделитель , первый вход которого объединен со входами регистра сдвига и бл ка выделени  тактовой частоты, выход которого подключен к первому вх ду распределител  импульсов, выходы которого подключены соответственно ко входам кодового разделител , о т личающеес  тем, что, с целью повышени  быстродействи  и помехоустойчивости , введены второй де шифратор, блок проверки чередовани  колов и элемент ИЛИ, выход которого подключен к второму входу распределител  ИМ11УЛЬСОВ, при этом входы ВТ рого дешифратора объединены соответственно со входами первого дешифратора , а выход второго дешифратора подключен к второму входу первого элемента И, выход которого подключен к первому входу блока проверки чередовани  кодов, к второму входу которого подключен выход второго элемента И, а выход блока проверки чередовани  кодов подключен к первому входу элемента ИЛИ, третьему входу первого накопител , второму входу элемента HFT, а также к первому входу второго накопител , к второму и третьему входам которого подключены соответственно выход элемента НЕТ и первый выход первого накопител , второй выход которого подключен к второму входу элемента ИЛИ, причем второй выход первого накопител  и выход второго накопител  подключены к соответствующим входам кодового разделител .

4. Устройство по п. 3, о т л и-. чающеес  тем, что блок npoBSj ки чередовани  кодов содержит элемент ИЛИ и две цепи, кажда  из которых состоит из последовательно cofe диненных триггера и элемента И, выходы каждого из которых подключены ь. первому входу триггера соответствующей цепи и первому и второму входам элемента ИЛИ, при этом второй вход триггера первой цепи подключен к второму входу элемента И второй цепи и  вл етс  первым входом блока проверки чередовани  кодов, а второй вход триггера второй цепи подключен к второму входу элемента И первой цепи и  вл етс  вторым входом блока проверки чередовани  кодов. Источники информации , прин тые во внимание при экспертизе 1, Левин Л.С., Плоткин М.А. Основы построени  цифровых систем передачи . М. , Св зь 1975,с.116-118, рис. 4.1 (прототип). tt. .t