SU801289A1 - Устройство фазировани по цик-лАМ - Google Patents

Устройство фазировани по цик-лАМ Download PDF

Info

Publication number
SU801289A1
SU801289A1 SU792733371A SU2733371A SU801289A1 SU 801289 A1 SU801289 A1 SU 801289A1 SU 792733371 A SU792733371 A SU 792733371A SU 2733371 A SU2733371 A SU 2733371A SU 801289 A1 SU801289 A1 SU 801289A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
trigger
input
divider
inputs
Prior art date
Application number
SU792733371A
Other languages
English (en)
Inventor
Казанфар Мамед Оглы Имамвердиев
Зафар Хангусейн оглы Ягубов
Тамара Мамед Кызы Векилова
Арифа Гасан Кызы Мамедова
Каграман Аббас Оглы Бабаев
Original Assignee
Азербайджанский Политехническийинститут Им.Ч.Ильдрыма
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Азербайджанский Политехническийинститут Им.Ч.Ильдрыма filed Critical Азербайджанский Политехническийинститут Им.Ч.Ильдрыма
Priority to SU792733371A priority Critical patent/SU801289A1/ru
Application granted granted Critical
Publication of SU801289A1 publication Critical patent/SU801289A1/ru

Links

Landscapes

  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)

Description

1
Изобретение относитс  к технике св зи и может использоватьс  в системах св зи, предназначенных дл  передачи дискретных сообщений в телеграфии дл  низкочастотных систем.
Известно устройство фазировани  по циклам, содержащее входной блок согласовани , первый триггер, генератор тактовых импульсов,, делитель, второй триггер, распределитель и две параллельные цепи , кажда  из которых состоитиз последовательно соединенных элемента И и счетчика l.
Однако такое устройство имеет невысокую помехоустойчивость.
Цель изобретени  - повышение помехоустойчивости .
Указанна  цель достигаетс  тем, что в устройство фазировани  по циклам , содержа14ёе входной блок согласовани , первый триггер, генератор тактовых импульсов, делитель, второй .триггер, распределитель и две параллельные цепи, кажда  из которых состоит из последовательно соединенных элемента И и счетчика, введены два пороговых блока,, регистр сдвига и дополнительный элемент И, выход которого подключен к входу делител  и к входам первого и второго элементов
И, причем выход делител  через регистр сдвига подключен к входам второго триггера, выходы которого подключены , соответственно, к другим входам первого и второгоэлементов И, при этом выход каждого счетчика параллельных цепей подключен к входу порогового блока, первые выходы которого подключены ко входам распре0 делител , а вторые - к соответствующим входам первого триггера, выход которого подключен к первому входу дополнительного элемента И, второй вход которого соединен с выходом
5 генератора тактовых импульсов, при этом выход входного блока согласовани  подключен к дополнительному входу первого, триггера.
На чертеже дана структурна  элект0 рическа  схема предлагаемого устройства .
Устройство фазировани  по циклам содержит входной блок 1 согласовани , триггеры 2 и 3, генератор 4
5 тактовых импульсов, делитель 5, регистр б сдвига, элементы 7-9 И, счетчики 10 и 11, пороговые блоки 12 и 13 и распределитель 14.
Устройство работает следующим

Claims (1)

  1. 0 образом. В случае, когда устройство находитс  в режиме анализа стартовой посьшки , все блоки устройства наход тс  в сзтоповом исходном состо нии. На выходе входного блока 1 по вл ет ,с  нулевой сигнал, что соответствует предполагаемой стартовой посылке или дроблению стартовой посылки из-за возникновени  импульсной помехи или прерывани . При этом триггер 2 устанавливаетс  в стартрвое состо ние и открывает элемент 7 И. С выхода генератора 4 на другой вход элемента 7 И поступает тактова  последователь ность, частота следовани  которой выбираетс  в соответствии с числом необходимых отсчетов М по длительное ти стоповой и стартовой посылок. Под действием тактовых импульсов запускаетс  делитель 5, число триггеров которого зависит от длительнос ти стартовой посылки Гд . В результате работы делител  5 на его выходе последовательно по-,  вл ютс  двоичные импульсы, длительность которых равна Со . Эти двоичные импульсы поступают на регистр б. С соответствующих выходов регистра 6 через определенное врем , равное стартстопному циклу устройства, ВЫХОДЯТ стартовые и стоповые импульсы , которые действуют, в свою очередь , на триггер 3, который при анализе стартовой посылки открывает элемент 9 И, а при анализе стоповой посылки - элемент 8 И. При анализе стартовой посьшки элемента 9 И на выходе по вл етс  М отсчетов на . длительности -Гд. Эти импульсы (отсчеты ) поступают на счетчики 10 и 11 Если число отсчетов М -при анализе стартовой посылки не превосходит фик рируемый порог, устанавливаемый в пороговом блоке 12 (13), то принимаетс  решение о том, что было зафик .сировано искажение. В этом случае пороговый блок 12 (13) вьщает импульс , с помощью которого триггер 2 устанавливаетс  оп ть на стоповое положение. Если фиксируемый порог превзойден, т.е. принимаетс  истинна  стартова  посылка, то даетс  о запуске распределител  14. Применение устройства позвол ет продолжать работу при каждом поступлении блока и уменьшает ложные срывы со старта, а также врем  установлени  фазы устройства. Формула изобретени  Устройство фазировани  по циклам, содержащее входной блок согласовани , первый триггер, генератор такто вых импульсов, делитель, второй триггер , распределитель и две параллельные цепи, кажда  из которых состоит из последовательно соединенных элемента И и счетчика, отличающеес  тем, что, с целью повышени  помехоустойчивости, в него введены два пороговых блока, регистр сдвига и дополнительный элемент И, выход которого подключен к входу делител  и к входам первого i второго элементов И, причем выход делител  через регистр сдвига подключен к входам второго триггера, выходы которого подключены, соответственно, к другим входам первого и второго элементов И, при этом выход каждого счетчика параллельных цепей подключен к входу порогового блока, первые выходы которого подключены ко входам распределител , а вторые к .соответствующим входам первого триггера, выход которого подключен к первому входу дополнительного элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, при этом выход входного блока согласовани  подключен к дополнительному входу первого триггера. Источники информации , прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 319.100, кл. Н 04 L 17/16, 1970 (прототип),
SU792733371A 1979-03-01 1979-03-01 Устройство фазировани по цик-лАМ SU801289A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792733371A SU801289A1 (ru) 1979-03-01 1979-03-01 Устройство фазировани по цик-лАМ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792733371A SU801289A1 (ru) 1979-03-01 1979-03-01 Устройство фазировани по цик-лАМ

Publications (1)

Publication Number Publication Date
SU801289A1 true SU801289A1 (ru) 1981-01-30

Family

ID=20813833

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792733371A SU801289A1 (ru) 1979-03-01 1979-03-01 Устройство фазировани по цик-лАМ

Country Status (1)

Country Link
SU (1) SU801289A1 (ru)

Similar Documents

Publication Publication Date Title
SU1003773A3 (ru) Устройство приема и кодировани сигналов дл идентификации объектов
GB1275446A (en) Data transmission apparatus
SU801289A1 (ru) Устройство фазировани по цик-лАМ
SU843283A2 (ru) Стартстопное приемное устройство
SU907817A1 (ru) Устройство оценки сигнала
SU744622A1 (ru) Устройство дл определени отклонени частоты импульсной последовательности от заданной
SU633152A1 (ru) Синхронизирующее устройство
SU788411A1 (ru) Устройство коррекции фазы
SU911715A1 (ru) Устройство дл обнаружени искажений в последовательности импульсов
SU578669A1 (ru) Устройство цикловой синхронизации в системах передачи цифровой информации
SU1141583A1 (ru) Стартстопное приемное устройство
SU1728975A1 (ru) Устройство выбора каналов
SU919141A1 (ru) Стартстопное передающее устройство
SU919127A1 (ru) Устройство блочной синхронизации циклических кодов
SU884105A1 (ru) Временной преобразователь интервала времени
SU813733A1 (ru) Формирователь импульсов
SU590860A1 (ru) Устройство синхронизации псевдошумовых сигналов
SU1095220A1 (ru) Устройство дл передачи и приема дискретных сообщений
SU725258A1 (ru) Устройство циклового фазировани
SU658788A1 (ru) Устройство дл приема селективного вызова
SU1420653A1 (ru) Устройство дл синхронизации импульсов
SU422116A1 (ru)
SU542991A2 (ru) Устройство цикловой синхронизации
SU703920A1 (ru) Устройство дл приема адресного вызова
SU1361555A1 (ru) Сигнатурный анализатор