SU1424127A1 - Устройство дл определени потери достоверности дискретной информации - Google Patents

Abstract

Изобретение относитс  к электросв зи . Цель изобретени  - расширение функциональных возможностей. Устр-во содержит преобразователь 1 кода, формирователь 2 тактовых импульсов, эл-т ИЛИ 3, блок вццелени  8 синхросигнала, блок поиска 9 синхронизма и каналы вьщелени  ошибок, каждый из которых состоит из блока выделени  4 ошибок, эл-та ИЛИ 5 и ключей 6 и 7. Цель достигаетс  путем обеспечени  вццелени  ошибок различной кратности при переменной длине цикла передачи синхросигнала с помощью введенных блока выделени  8, блока поиска 9 и каналов вьделени  ошибок. 2 ил.

Description

(/

fftad}

(Z)

ю

4

to

vl

Вл1х{т

8мж.СС

Изобретение относитс  к электросв зи и может использоватьс  в устройствах дл  оценки качества цифровых си стем передачи путем измерени  ошибок, j возникающих в каналах св зи при передаче дискретной информации в виде группового цифррвого потока с синхронизирующими кодовыми словами, а также дл  цикловой синхронизации цифровых /10 систем передачи.

Цель изобретени  - расширение функциональных возможностей путем вьщеле- ни  ошибок различной кратности при переменной длине цикла передачи сии- 15 хросигнала.

На фиг. 1 представлена структурна  электрическа  схема предлагаемого устройства; на фиг. 2 - пример структурной электрической схемы блока по- 20 иска синхронизма.

Устройство дл  определени  потери достоверности дискретной информации содержит преобразователь I кода, формирователь 2 тактовых импульсов, эле-25 мент ИЛИ 3, блоки 4.lT4k вьщелени  ошибок, где k-максимальна  кратность выдел емой ошибки, дополнительные элементы ИЛИ 5.1 - 5k, ключи 6.1 - 6k, дополнительные ключи 7. 7k, блок 30 8 выделени  синхросигнала и блок 9 поиска синхронизма, включающий первый счетчик 10, триггер И, первый 12,1, второй 12.2.и третий 12.3 элементы И, первый 13.1 и второй 13.2 регистры 35 сдвига, элемент ИЛИ 14, инвертор 15 и второй счетчик 16.

Устройство работает следующим обра зом.

Исследуемый цифровой поток разделенно на циклы, в каждом из которых срдержит- с  М двоичных символов синхросигнала (СС), представл ющего собой посто нный М-мврный вектор. Этот цифровой поток (его можно рассматривать как после-дз довательный код поступает на вход преобразовател  1 кода, в котором в каждый тактовый интервал умещаетс  М .текущих символов потока, из которого одновременно формирователем 2 тактовых JQ импульсов вьадвл етс  регул рна  последовательность коротких импульсов. Полученный после преобразовани  параллельный коды, или твкyщиtг М-мерные век торы, поступают одновременно на входы- блока 8 выделени  синхросигнала (СС) блоков 4.1 - 4k вьщелени  ошибок кратности 1,2k k не превышает К. В случае опознани  СС на выхо-1

де блока 8 по вл етс  короткий импулЬс длительностью в тактовый интервал, а в случае опознани  ошибки любой кратности такой импульс возникает на одном из выходов одного из блоков 4. Сигналы сшибок одной кратности суммируютс  во времени соответствующим дополнительным элементом ИЛИ 5 и подаютс  на соответствующий ключ 6, управл ющий сигнал дл  которого формирует блок 9 поиска синхронизма. Дл  этого тактовые импульсы подаютс  на вход первого счетчика 10 и на тактовые входы первого 13.1 и второго 13.2 регистров сдвига.

Первый счетчик 10 осуществл ет под- счет тактовых импульсов, и при достижении заданного значени , определ емого длительностью цикла, на выходе первого счетчика 10 формируетс  короткий импульс, устанавливающий триггер 11 в состо ние и записьшаемый в первый регистр 13.1 сдвига. Записанный импуль с помощью тактовых импульсов продвигаетс  по выходам первого регистра 13.1 и подаетс  на соответствующие входы элемента ИЛИ 14, На выходе элемента ИЛИ 14 формируетс  импульс, длительность которого равна времени прохождени  импульса по выходам первого регистра 13.1 сдвига.

Потенциал логической 1 с выхода триггера 11 поступает на один из входов первого элемента И 12.1 и разреша ет прохождение через него импульсов, поступивших на другой его вход. Импульс с выхода первого элемента Ч 12.1 записьшаетс  во второй регистр 13,2 сдвига, и с первого его выхода поступает на установочные входы первого счетчика 10 и триггера 11, устанавлива  их в исходное состо ние. С noc-i леднего выхода второго регистра 13.2 сдвига импульс поступает на одни входы второго 12.2 и третьего 12,3 элементов И, на другие входы которых поступает импульс с выхода элемента ИЛИ 14 (на вход второго элемента И 12.2 - непосредственно, а на вход третьего элемента И 12.3 - через инвертор 15). При совпадении по времени импульсов на входах второго элемента И 12.2 на его выходе формируетс  сигнал наличи  СС,  вл ющийс  импульсом дл  второго счетчика 16, а при несовпадении формируетс  импульс на выходе третьего элемента И 12,3, которым осуществл етс  сброс второго счетчика 16.

К

При отсутствии синхронизма на выходе первого счетчика 10 образуютс  короткие импульсы с частотой циклов с произвольной фазой относительно ис- следуемого цифрового потока. Эти цикловые импульсы подаютс  на вход первого регистра 13.1 сдвига и на один из входов триггера 1 и устанавливают на его выходе сигнал логической 1, поступающий на один из входов первого элемента И 12.1.

Когда через вход блока 9 на другой вход этого элемента поступает единичный сигнал (который может быть вьще- ленным синхросигналом или ложным сиг налом), на выходе первого элемента И 12.1 образуетс  импульс, поступающий на вход второго регистра 13.2 сдвига.

Если это ложный импульс, то на первом выходе второго регистра 13.2 сдвига формируетс  импульс, задержанный относительно входного на один тактовый интервал. Этим импульсом первый счетчик 10 и триггер 11 устанавливаютс  в исходное состо ние, при этом прекращаетс  дальнейшее прохождение импульсов через первый элемент И 12.1. С последнего выхода второго регистра 13.2 сдвига импульс подаетс  на одни входы второго 12.2 и третьего 12.3 элементов И. На другие их входы поступают импульсы с выхода элемента ИЛИ 14. По времени импульсы на входах второго 12.2 и третьего 12.3 элементов И не совпадают. При этом формируетс  импульс на выходе третьего элемента И 12.3 и сбрасьша- ет второй счетчик 16, с выхода которого потенциал логического О поступает на входы ключей 6.1 - 6k, запира  их.

На элемент ИЛИ 3 поступают иьтуль сы только от неискаженных комбинаций синхросигнала, что уменьшает веро тность по влени  на выходе его ложных импульсов, а это, в свою очередь, уменьшает врем  вхождени  в синхронизм .

Следующий импульс с выхода первого счетчика 10 поступает на входы первого регистра 13.1 сдвига и триггера 11, и цикл повтор етс . При это от цикла к циклу происходит постепенное смедение во времени импульсов н выходе первого счетчика 10 к концу цикла цифрового потока, который далее фазируетс  синхроимпульсом.

7

Очередной импульс с выхода первого счетчика 10 формируетс  в нужной фазе. При этом происходит совпадение импульсов на входах второго элемента И 12.2, на его выходе формируютс  импульсы , поступающие на второй счетчик 16. После накоплени  заданного числа импульсов на выходе второго счетчика 16 формируетс  потенциал логической 1 и поступает на управл ющие входы ключей 6.1 - 6k, открьша  их. При этом на входы эл1ймента ИЛИ 3 поступают импульсы от кодовых комбинаЩ5Й-с ошибками, а через дополнительные ключи 7.1 - 7k на выходе устройства проход т импульсы ошибок соответствующей кратности. На управл ющие входы дополнительных ключей 7.1 - 7k

поступают стробирующие импульсы с дополнительного выхода блока 9 поиска синхронизма.

Длины циклов, при которых обеспечивает работу устройства блок 9, опре-

дел ютс  разностью между емкостью первого счетчика 10 и его содержимым, при котором формируетс  выходной импульс .

Claims (1)

1. Формула изобретени 

   Устройство дл  определени  потери достоверности дискретной информации, содержащее преобразователь кода, фор- мирователь тактовых импульсов и элемент ИЛИ, отличающеес  тем, что, с целью расширени  функциональных возможностей путем вьоделени  ошибок различной кратности при переменной длине цикла передачи синхросигнала , введены блок выделени  синхросигнала , блок поиска синхронизма и каналы вьщелени  ошибок, число которых равно кратности вьдел емых ошибок, а каждый из которых включает последо- соединенные блок выделени  ошибок, дополнительный элемент ИЛИ, ключ и дополнительный ключ, при этом сигнальньш вход преобразовател  кода соединен с входом формировател  такте- вых импульсов, выход которого подключен к тактовым входам блока поиска синхронизма и преобразовател  кода , выходы которого подключены к объединенным соответствующим входам блоков выделени  ошибок и блока вьщелени  синхросигнала, выход которого через элемент ИЛИ подключен к сигнальному входу блока поиска синхро

   514241276

   низма, выход и дополнительный выходтельных ключей, а выходы ключей подкоторого подключен к управл ющим вхо- ключены к соответствук цим входам элв- дам соответственно ключей и дополни-мента ИЛИ.

   ffon.t . /8х

   If

   J31

   /4

   фиг. 2

   / k

   .

   /7/

   вш.СС -о

   122

   16

   /S

   Л

   Г2.Ъ