SU944135A1 - Устройство синхронизации по циклам - Google Patents

Description

(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ

1. Устройство относитс  к многоканапь ной электросв зи и может быть использовано в цифровых системах передачи дл сиюфонизашш по циклам. Известно устройство цикловой сикфон зации, содержащее последовательно соединенные регистр сдвига, дешифратор, первый анализатор и первый накопитель, к другому входу которого, через втqpoй накопитель, подключен другой выход первогр анализатора, а выход - к одному из входов дешифратора непосредственно и через последовательносоединенные втqpoй анализатср, блок управлени  и делитель частоты, выход которого подключен к другому входу второго анализатора , а выход элемента И подключен генераторный блок к другому входу первого анализатора, а выход группового сигнала регистра сдвига, через измеритель веро тности искажени  сигнала соединен с дополнительным управл ющим входом первого накопител ,, причем на управл ющие входы регистра сдвига, делител  частоты и генераторного блока подан сигнал тактовой частоты flj. Известно так же устройство сишфонизации по циклам, сод жащее последовательно соединенные регистр сдвига, д.ши4ратср , первый анализатс и первый накопитель, 1К следовательно соединенные втчрой анализатор: и второй накопитель, к входу Сброс которого подключен вых(% первого накопител , а также элемент И, триггер и генераторное оборудование, первый выход которого подсоединен к первому входу второго анализатора, а второй выход которого псдсоед нен к первому входу второго анализатс а, а второй выход ко второму входу первого анализатора . Однако это устройство не обеспечивает уменьшени  времени восстановлени  синхронизма и высокой помехозащищенности при истинных сбо х, так как фазирование генераторного оборудовани  происходит только 1ФИ заполнении первого накопител51.

39

Ноль изобретени  - повышение помехзащищенности .

Цель достигаетс  тем, что в устройство синхронизации по циклам, содержащее последовательно соединенные регист сдвига, деши(|ратор, первый анализатор и первый накопитель, последовательно соединенные анализатор и накопитель, к входуСброскоторого подключен выход первого накопител , а также элемент И, триггер и генераторное оборудование, первый выход которог подсоединен к первому входу второго анализатсра, а второй выход - к втором входу первого анализатора, введены последовательно соединенные первый дешифратор искажений и втароА дешифратор искажений, первый и второй выходы котсфого подсоединены к первому и второму входу элемента И, к третьему входу которого подсоединен второй выход первого дешифратора искажений, первый вход которого подключен к входу регистра сдвига и  вл етс  входом ycivройства , а второй вход подключен к

третьему выходу генераторного оборудовани  к первому и второму входам которого подключены соответствующие выходы триггера, первый вход которого подключен к выходу первого накопител , а второй вход подключен к выходу второго накопител  и входу Сброс первого накопител , при этом выход регистра сдвига подсоединен к второму входу BTqporo дешифратора искажений, а выход элемента И подсоединен ко второму входу второго анализатора.

На чертеже приведена структурноэлектрическа  схема устройства.

Устройство цикловой синхронизации содержит регистр сдвига 1, деши45 аторы искажений 2 и 3, дeшифpaтqз 4, анализатор 5, элемент И 6, анализатор 7, накопители 8 и 9,-триггер 10 и блок 11 генераторного оборудовани .

Деши45 атор искажений 2 содержит счетчик 12, инверторы 13 и 14, элементы И-НЕ 15-18.

Дешифратор искажений 3 содержит элементы И-НЕ 19-25 и элемент ИЛИ2

Устройство . работает следующим образом .

В режиме поиска состо ни  синхронизма накопитель 8 не заполнен, а накопитель 9, заполнен, и импульс с выхода последнего подаетс  на второй вход триггера Ю и на его первом выходе формируетс  сигнал уггравлени , который

54

одаетс  на первый вход блока 11. На ыходе (2) блока 1.1 сигнал управлени  отсутствует и элементы (2,3,6,7,9) отлючены от блока 11.

Регистр сдвига 1 и дешифратор 4 ре-, гистрирует истинную синхрогруппу (дл  конкретности синхрогруппу вида lOOllOll), и с выхода деши4ратора 4 импульс по- ступает на первый вход анализатс а 5. При одновременном поступлении на (l) и (2) входы анализатора 5 импульсов от блока 11 и дешифратора 4 с его выхода одаетс  импульс, котсрый записываетс  в накопитель 8. По его заполнении выходной импульс сбрасывает накопитель 9 в нулевое состо ние. Этот же импульс поступает на первый вход триггера 10, последний срабатывает и формирует на своем выходе сигнал управлени , котоый подаетс  на вход блока 11 и с его ервого выхода импульсы с частотой цикла поступают на первый вход анализатора 7. Таким образом, приемник переходит в режим синхронизма. В этом состо нии накопитель 8 заполнен и с выхода (2) блока 11 на второй вход анализатора 5 импульсна  последовательность с тактовой частотой линейного цифрового сигнала не поступает, так как сигнал управлени  на первом выходе триггера 1О отсутствует и в работе наход тс  регистр одвига 1, дешифратор искажений 2 и 3 и элемент И 6, анализатор 7 и накопитель 9. В каждом цикле передачи с помощью этих блоков осуществл етс  опознавание синхрогруппы. На выходе элемента И 6 в каждом цикле передачи по вл етс  импульс, который подаетс  на второй вход анализатора 7, на первый вход которого воздействует импульсна  последовательность с частотой по влени  синхрогруппы, котора  поступает с первого выхода блока 11. В состо нии синхронизма блок 11 работает автономно. Импульсные последовательности 1,2..,, поступают на канальный распределитель, где,обеспечивают плавильную селекцию ЛЦС.

Claims (2)

1. При возникновении цифровых ошибок (ложный сбой синхронизма) регистр сдвига 1, дешифраторы искажений 2 и 3 и элемент И 6 не реагируют на определенные виды разрушений синхрогруппы. В данном варианте допускаетс  не более двух искажений символов синхрогруппы, чем и обеспечиваетс  повьпиение помехозащищенности системы цикловой синхронизации без изменени  ее быстродействи . Как при ложном сбое синхронизма (возникновение цифровых ошибок), так и при истинном сбое синхронизма, (временной сдвиг импульсной последовательности не менее чем на од1Ш тактовый интервал ЛЦС относительно соответствующей импульсной последовательности блока 11 возможны две ситуации: при искажении трех и б.олее единиц или трех нулей в синхрогруппе на втором выходе дешифратора искажений 2 при искажений двух и более нулей и хот  бы одной единицы или двух и более единиц и хот  бы одногЪ нул  на первом выходе дешифратора искажений 3 О. Дешифратор искажений 2 управл етс  сигналами с блока 11 и начинает работать с приходом первого разр да синхрогруппы и заканчивает работу после прихода последнего разр да синзфогруппы . В случае хот  бы одной из ситуаций на выходе элемента И G нуль, который поступает на второй вход анализатора 7 на первый вход которого воздействует импульсна  последовательность с часто- той по влени  синхрогруппы. Это объ сн етс  тем, что в состо нии синхронизма накопитель 8 заполнен, вследствие чего на второй вход блока 11 воз действует сигнал управлени  триггера 1 На выходе анализатора 7 по вл етс  импульс, который записываетс  в накопитель 9, и по его заполнении с выхода подаетс  сигнал на второй вход триггера 10. На первом выходе триггера 1О формируетс  сигнал управлени , которым осуществл етс  фазирование блока 11 и, кроме того, импульсна  последовательность с ЛЦС через блок 11. поступает н второй вход анализатора 5, а импульсна  последовательность с частотой по влени  синхрогруппы на первьй вход ан лизатора 7 не поступает. Одновременно сигнал с выхода накопител  9 сбрасывает накопитель 8 в нулевое состо ние и устройство синхронизации по циклам переходит в режим поиска. При одновременном искажении двух и более нулей и хот  бы одной единицы и при одновременном искажении двух и более единиц и хот  бы одного нул , т.е. при наличии трех и более искажений в сШ1хрогруш1е на одном из выходов дешифратора искажений 3 О. При искажении трех и более единиц или трех нулей в синхрогруппе, на выходе дешифратора искажений 2 О. Все выходы деши4раторов искажений 2 и 3 подаютс  на входы трехвходового логического элемента И 6, Достаточно одного Нул  на входе этого элемента И 6, как на его выходе ноль. Счетчик 12 управл етс  сигналами с блсжа 11. Счетчик 12 начинает считывание нулей с 1ФЯХОДОМ первого разр да синхрогруппы и заканчивает счет нулей после прихода последнего разр да синхрогруппы. Данное устройство сшсфонизацни по циклам позвол ет существенно повысить помехозащ1аценность при допустимых иокажени х символов синхрогруппы. Формула изобретени  Устройство синхронизации по циклам, содержащее последовательно соединенные регистр сдвига, дешифратор, первый аналнзатор и первый накопитель, последовательно соединенные втсрой анализатор и второй накопитель, к входу Сброс которого подключен выход накопител , а также элемент И, триггер и генератсрное оборудование, первый выход которого подсоединен к первому входу второго анализатора, а агорой выход - к втсрому входу первого анализатора, о т л ич а ющеес  тем, что, с целью повьшхе™ помехозащищенности, введены последовательно соединенные первый дешифратор искажений и Второй дешифратор искажений, первый и второй выходы ко торого подсоединены к н второму входу элемента И, к третьему входу которого подсоединен второй выход первого дешифратора искажений, первый вход которого подключен к входу регистра сдвига и  вл етс  входом устройства, а второй вход подключен к третьему выходу генераторного обсрудованн , к первому н второму входам которого подключены соответствующие выходы триггера, первый вход которого подключен к выхо«У первого наксшИтел , а второК вход подключен к выходу накопител  и входу Сброс первого накопител , ирп ЭТОМ выход регистра сдвига подсоединен к второму входу второго дешифратора искажений , а выхса элемента И подсоедниен к второму входу второго анализатора. Источники инфqpмaции, 1фин тыв во внимание при экспертизе 1. Авторское свидетельство СССР № 661836, кл. Н О4Ь 7/О8, 1977.
2. 2. Левин Л. С, и Плоткин М. А. Основы построени  цифровьтх систем передачи . М., Св зь, 1975, с. 119, рис. 4,2 (хрототип).