SU1633500A2

SU1633500A2 - Устройство дл исправлени ошибок

Info

Publication number: SU1633500A2
Application number: SU894665656A
Authority: SU
Inventors: Геннадий Николаевич Устинов; Алексей Борисович Васильев
Original assignee: Предприятие П/Я Р-6609
Priority date: 1989-03-23
Filing date: 1989-03-23
Publication date: 1991-03-07

Abstract

Изобретение относите , к технике св зи и вычислительной технике и вл етс усовериенствованием устройства по авт. св. № 1287296. Использование изобретени позвол ет повысить достоверность декодировани . Устройство содержит приемный регистр 2, буферные регистры 3-5, генераторы 6,7 псевдослучайной последовательности, коммутатор 8, блок 10 пробного исправлени ошибок, блок 11 суммировани , блок 12 делени и блок I3 декодировани . Благодар введению блока 1 элементов И и блока 9 управл ющих сигналов в устройстве обеспечиваетс точна прив зка работы генераторов 6,7. 1 з.п. А-лы, 5 ил.

Description

ю

Изобретение относитс к технике св зи и вычислительной технике, может быть использовано в системах передачи дискретной информации, например в сет х с коммутацией пакетов,и вл етс усовершенствованием устройства по авт. св. Р 1287296.

Цель изобретени - повышение достоверности декодировани .

Ка фиг. приведена блок-схема устройства; на Фиг. 2 - блок управл ющих сигналов; на Фиг.З - приемный регистр с блоком элементов И и блоком суммировани ; на фиг. 4 - блок элементов И, генераторы псевдослучайной последовательности и коммутатор; на Фиг. 5 - структура кодовой комбинации, поступающей из канала св зи .

Устройство дл исправлени ошибок содержит блок 1 элементов И, приемный регистр 1, первый 3 третий 5 буферные регистры, первый 6 и второй 7 генераторы псевдослучайной последовательности (ПСП), коммутатор 8, блок 9 управл ющих сигналов, блок 10 пробного исправлени ошибок, блок 11 суммировани , блок 12 делени и блок 13 декодировани а также информационный вход 14, вход 15 цикловой синхронизации, информационный 16 и контрольный 17 выходы.

Блок Ч управл ющих сигналов (оиг.2 содержит генератор 13 тактовой частоты, регистр 19 сдвига, счетчик 20 импульсов, первый 21 и второй 22 дешифраторы, первый 23 и второй 24 триггеры задержки и элемент НЕ 25, а также первый 26 и второй 27 входы и первый 28 и второй 29 выходы.

Генераторы 6 и 7 ПСП (Фиг.4) реализуютс на триггерах 31 и попу- сумматорах 31. Там же показан пример выполнени блока 1 элементов И и коммутатора 8 на элементах И-НЕ 32.

Все остальные блоки не отличаютс от известных блоков.

Псевдостохастическое преобразование (пр мое Т и обратное Т), используемое в рассматриваемом устройстве дл обнаружени ошибок, характеризует1 с тем свойством, что вектор ошибок канала св зи е% поражающий передаваемую по каналу последовательность сигналов , в результате обратного псевдостохастического преобразовани прин той последовательности длины п преобразуетс в одну из двух равноверо т0

5

0

5

0

5

0

5

0

5

ных комбинаций ошибок, В рассматриваемом устройстве операци обратного псевдостохастического преобразовани осуществл етс блоком I1 суммировани , блоком 12 делени , вторым 4 и третьим 5 буферными регистрами. В общем случае, операции псевдостохастического преобразовани могут реализовыватьс другой совокупностью блоков (операций). В соответствии с этим в дальнейшем рассматривают блок обратного псевдостохастического преобразовани как блок, в котором сосредоточены все необходимые операции по осуществлению обратного псевдостохасти- ческого преобразовани , и содержащий блок 11 гуммировани , бпок 12 делени и второй 4 и третий 5 буферные регистры.

Устройство работает следующим образом ,

Пусть последовательность сигналов, принимаема в буферный регистр 3, сформирована на передаче следующим образом (фиг,5): число двоичных информационных сигналов k, подлежащих передаче, подвергают помехоустойчивому кодированию и пр мому псевдосто- хастическом т преобразованию с добавлением числа i| проверочных сигналов, полученных, например, в соответствии с используемым обнаруживающим ошибки (n,k) - кодом, где n(k+r. К полученной последовательности сигналов добавл ют число сигналов Д синхропо- сылки, необходимых дл синхронизации генераторов 6 и 7 ПСП приемника. Последовательность полученных сигналов длины (&+п) двоичных символов раздел ют на ( отрезков длины Д каждый (последний отрезок может быть дополнен нул ми) и производ т кодирование второй степени, в соответствии с которым одноименные сигналы полученных N( отрезков складывают по модулю два с получением в результате суммировани проверочного отрезка длины г Ј двоичных символов, которые добавл ют к ( Д +п ) двоичным символам , В результате обща длина передаваемой (и заносимой в буферный регистр 3) последовательности равна + (Х ( + )A двоичных символов, а общее число проверочных сигналов (без сигналов синхропосылки) равно ,+Г2,

При приеме вс1Л последовательность сигналов записывают ь буферный ре5

гистр 3, a , сигналов, подвергнутых на передаче псевдосгохас- тнческому преобразованию (n - последовательность ) , и Д сигналов синхро- посылки записывают в приемный регистр 2 /(bur })

По завершении приема сигналов последовательности на вход 15 устройства поступает сигнал цикловой синхрнизации , который, проход на установочный вход блока 10 пробного исправлени ошибок, устанавливает его в исходно положение, и,поступа на вход блока 9 управл ющих сигналов, запускает его. Сигналом с первого выхода 28 блока 9 управл ющих сигналов, поступающим на первый вход блока 1 элементов И, считывают Д сигналов синхропосылки из Д чеек приемного регистра 2, содержапглх сигнал . синхропосылки , которые подают на установочные входы первого 6 и второго 7 генераторов. Последние в соответствии с поступившими сигналами синхропосылки вырабатывают псевдослучайные последовательности и пересылают их через коммутатор 8 в блок обратного пс.евдостохастического преобразовани (блоки 2,5,11 и 12), где над синалами последовательности длины k+ir двоичных символов, поступившими из приемного регистра 2, и поступавшими псевдослучайными последовательност ми производ т операцию обратного псевдостохастического преобразовани и результат преобразовани передают в блок 13 декодировани :, в котором производ т проверку на наличие ошибок в поступившей комбинации сигналов длины k+r двоичных символов.

При необнаружении ошибок информационную последовательность сигналов длины k двоичных символов выдают с второго выхода блока 13 декодировани на выход 16 устройства, а по третьему выходу блока 13 декодировани на выход 17 устройства вырабатываетс сигнал Правильно.

При обнаружении ошибок в блоке 13 декодировани на его первом выходе вырабатываетс сигнал,который поступает на управл ющий вход блока 19 пробного исправлени ошибок и второй вход 27 блока 9 управл ющих сигналов . В соответствии с полученными сигналами блок 10 пробного исправлени ошибок выбирает из буферного регистра 3 записанную последователь

о г

10

15

20

6335006

ность сигнлпои (лины Д+n, +r2 символов, производит стирание в ней с последующим восстановлением (за счет постолб- ного суммировани всех оставшихс нестертыми сигналов в N,2 отрезках длшгы Д каждый) первого участка длиной Д символов, и выдает отрезок сформированной последовательности длины двоичных символов (без проверочных символов г2) в приемный регистр 2. В соответствии с поступившим сигналом на второй вход 27 блока

9на его выходе 29 вырабатывают сиг- нал, который поступает н вход блока 1 элементов И и считает Д сигналов синхропосылки, которые поступают

с выходов приемного регистра 2 на входы блока 1. Сигналы синхропосылки длины Д двоичны символов записывают в первый Ь и второй 7 генераторы ПСП и повтор ют процесс генерировани псевдослучайных последоват ельностен. Пол ченную в результате пробного сти- 25 рани Д двоичных символов и последую- пего ее восстановлени поразр дную двоичную последовательность вновь подвергают обратному псевдостохастическому преобразование блоках I , 5 , 1 i и 12 и декодированию с челью обнаружени ошибок в блоке декодировани . При нообнаружении ошибок сообщение длины k двоичных символов поступает на выход 16, а при обнаружении вновь вырабатываетс сигнал по первому выходу блока 13 декодировани , который поступает на управл ющий вход блока

10пробного исправлени ошибок, где осуществл етс стирание в прин той последовательности с последующим восстановлением уже другой комбинации двоичных символов длины ft в результате исправлени ошибок. Полученна (Д+n 4)-разр дна последовательность заноситс в приемный регистр 2 и на второй вход 27 блока 9 управл ющих сигналов, который вновь производит считывание из приемного регистра 2 через блок I Д сигналов синхропосылки и организует повторен;. -, цикла обратного псрвдостохастического преобразовани поступающей из приемного регистра 2 последовательности и ее декодирование.

В случае обнаружени ошибок во всех предусмотренных N ц цикпах декодировани блок 10 пробного исправлени ошибок вырабатывает сигнал по контрольному выходу на выход 17 уст30

35

4С

45

50

55

ройства о наличии неисправл емой комбинации ошибок.

: При использовании известного устройства ошибки в передаваемых по каналу св зи сигналах синхронизации привод т (с ве ро тностью,близкой к 1) к по влению неисправл емой ошибки в принимаемой последовательности. При использовании рассмотренного устройства при одина- ковом с известным устройством числе проверочных символов обеспечиваетс исправление как любого пакета ошибок длины двоичных символов, так и в оставшейс последовательности сиг- налов длины двоичных символов с веро тностью

р,-ЦгИ -

-о

где п - число двоичных символов ко-

довой последовательности; г - число символов проверочной последовательности .

Таким образом, повышаетс достоверность принимаемой информации.

Claims

Формула изобретени

1 . Устройство дл исправлени ошибок по авт. св. № 1287296, о т л и- чающеес тем, что, с целью повышени достоверности декодировани в устройство введены блок элементов И и между входом цикловой синхронизации устройства и управл ющими входами генераторов псевдослучайной последовательности и коммутатора - блок управл ющих сигналов, второй вход которого подключен к первому выходу блока декодировани , вторые выходы приемного регистра и второй выход блока управ

0

5

0

5

л ющих сигналов соединены соответственно с информационными и управл ющим входами блока элементов И, первые и вторые выходы которого подключены к установочным входам соответственно первого и второго генераторов псевдослучайной последовательности.
2. Устройство по п. отличающеес гам, что блок управл ющих сигналов содерлиг генератор тактовой частоты, регистр сдвига, первый и второй дешифраторы, первый и второй триггеры задержки, элемент НЕ и счетчик импульсов, вход обнулени и счетный вход которого объединены с соответственно первым и вторым входами второго дешифратора и вл ютс первым и вторым входами блока, выходы счетчика импульсов соединены с третьими входами второго дешифратора , выход которого подключен к информационному входу первого триггера задержки, выход которого соединен с информационным входом второго триггера задержки и входом обнулени регистра сдвига, параллельные выходы которого соединены с соответствующими входами первого дешифратора , выход которого вл етс первым выходом блока, выход генератора тактовой частоты подключен к тактовым входам триггеров задержки и регистра сдвига, последовательный выход которого объединен с выходом элемента НЕ и соединен с установочным входом регистра сдвига, выход второго триггера задержки подключен к входу элемента НЕ и вл етс вторым выходом блока.

A A А

(г)

(19)

(V)

L t

/W

г 2Пф

и

a/

К

i

gj i

т

з4

гш™

dbE

ЛЛ А

У

i

BZ Ф

W

(С 9)

(Z, ( Гл -u/nJ-p/u)

(

Ы

а

z

у

X

J

i

j i

M

Л

цщ

«-

IT

л

/

/ т у

/

/г

/7/

л

fa z

К 5

5