SU920835A1 - Шифратор - Google Patents

Description

(54) ШИФРАТОР

1

Изобретение относитс  к вычислительной

технике и может примен тьс  ,в автоматизированных системах управлени  контрол  и обработки информации.

Известен шифратор, содержащий блок адресов, мультиплексор, триггеры и логические элементы И, который фиксирует только факт по влени  входного сигнала 1.

Известен шифратор, содержащий адресный блок, выполненный из каналов адресации , каждый из которых содержит адресный блок, выполненный из дешифратора, каналов адресации, каждый из которых содержит- чейку пам ти, элемент считывани , формирователь входных сигналов и все каналы, кроме первого содержат элемент ИЛИ. При поступлении сигналов на входные шины шифратора при считывании на выходе шифратора по вл етс  код адреса, соответствующий номеру шины, на которой по вилс , сигнал. Если на входные шины шифратора сигнал не поступает, то коды адреса соответствующих номеров шин на выходе шифратора отсутствуют 2.

При использовании такого шифратора в устройствах автоматизированных систем управлени , контрол  и обработки инфор- ;

мации фиксируетс  только факт по влени  входного сигнала и преобразовываетс  в код адреса  чеек пам ти, на которые поступили входные сигналы, но не преобразовываютс  в код параметры этого сигнала.

Цель изобретени  - расширеше функциональных возможностей шифратора, а именно преобразование в код временных параметров периодических сигналов а входных шинах шифратора.

Поставленна  цель достигаетс  тем, что в шифратор, содержащий адресный блок, выполненный из дешифратора и каналов адресации, введены мультиплексор, входна  шина «Начало преобразовани , блоки фиксации времени и формирователь цикла преобразовани , выход которого соединен с установочными входами блоков фиксации времени , информационные выходы которых подключены к информационной шине мультиалексора , а адресные выходы соединены с соответствующими входами каналов адресации адресного блока, а входна  шийа «Начало преобразовани  соединена с входом формировател  цикла преобразовани  и управл ющими входами блоков фиксации времени , выход адресного блока соединен с адресной шиной мультиплексора. Кроме того, каждый блок фиксации врейени -содержит компаратор, дифференцирующую цепочку, формирователи импульсов, элементы И, триггеры и счетчики, выход компаратора соединен через дифференцирующую цепочку с формировател ми импульсов, выход перого из них соединен через делитель частоты с первым входом первого элемента И, выход которого соединен с первым входом первого триггера, выход первого формировател  импульсов также соединен с-первым входом третьего триггера, один выход которого соединен с вторыми входами первого и второго элементов И, а другой выход соединен с первым входом третьего элемента И вь1ход второго формировател  импульсов че рез инвертор соединен с входом второго элемента И, выход которого соединен с первым входом второго триггера, второй вход которого соединен с вторыми входами других триггеров, с установочным входом блока фиксации времени и установочными входами счетчиков, выходы которых подключены к информационным выходам блока фиксации времени, к соответствующим адресным выходам которого подключены выходы первого формировател  импульсов, выход инвертора и выход делител  частоты, выходы первого второго и третьего триггеров соединены соответственно с входами четвертого, п того и третьего элементов И, выходы которых подключены к счетным входам счетчиков, вторые входы третьего, четвертого и п того элементов И объединены между собой и подключены к управл ющему входу блока фиксации времени причем формирователь цикла преобразовани  содержит элемент И, триггер, счетчик и генератор импульсов, выход которого соединен с первым входом элемента И, выход которого через счетчик соединен с первым входом триггера, выход которого соединен с вторым входом элемента И , выход которого  вл етс  выходом формировател  цикла преобразовани , вход которого соединен с вторым входом триггера. На чертеже представлена структурна  схема щифратора. Шифратор содержит 1, Р,... блоков фиксации времени, каждый из которых содержит компаратор 2, дифференцирующую цепрчку 3, формирователи 4 и 5 импульсов, делитель 6 частоты на два, инвертор 7, элементы И 8 и 9, триггеры 10 - 12, элементы И 13-15, счетчики 16-18; формирователь 19 цикла преобразовани , состо щий из генератора 20 импульсов, элемента И 21, счетчика 22 и триггера 23; мультиплексор 24; блок адресов 25, содержащий 3N каналов 26, 27, 27 ...27 адресации,, причем каждый канал состоит из  чейки 28 пам ти, элемента 29 считывани , формировател  30 входных сигналов и формировател  31 сигналов сброса, а все каналы адресации, кроме первого , содержат элемент ИЛИ 32, кроме того, блок адресов содержит дещифратор 33, входные щины щифратора «Начало преобразовани  34 и «Разрешение считывани  35. Входами щифратора  вл ютс  входы компараторов блоков фиксации времени. Выходами устройства  вл ютс  выходные шины «Код адреса счетчика 36 и «Параллельный код величины 37. Шифратор работает следующим образом . При подаче сигнала на шину 34 триггер 23 формировател  19 цикла преобразовани , триггеры 10-12 и счетчики 16-18 блоков 1, 1 ... 1 фиксации времени переходов сигнала через заданный уровень устанавливаютс  в исходное состо ние. При этом на вход элемента И 21 с единичного выхода триггера 23 поступает сигнал, разрешающий прохождение через него импульсов с выхода генератора 20 на вход счетчика 22, а с единичных выходов триггеров 10-12 на входы элементов И 13-15 поступают сигналы, разрешающие прохождение импульсов с выхода элемента И 21 через элементы И 13-15 на входы счетчиков 16-18, т.е. начинаетс  отсчет интервала времени. Входные сигналы поступают на первые входы компараторов 2 блоков 1 , 1 , ... 1 фиксации времени, предназначенных дл  фиксации времени переходов сигнала через заданный уровнь; на вторые входы всех компараторов поступает опорное напр жение Uon. При превышении входным сигналом заданного уровн  компаратор 2 принимает единичное состо ние. При этом с помощью дифференцирующей цепочки 3 и формировател  4 импульсов (диод) формируетс  импульс, соответствующий переднему фронту входного импульса или нулевой фазе входного синусоидального сигнала и поступающий на нулевой вход триггера 10 и на вход  чейки 28 пам ти первого канала 26 адресации блока 25 адресов, Триггер 10 устанавливаетс  в нулевое состо ние, снима  тем самым разрешение прохождени  импульсов генератора 20 через элемент И 13 на вход счетчика 16. Таким образом , в счетчике 16 фиксируетс  код времени с момента по влени  первого переднего фронта входного сигнала. Одновременно сигнал с нулевого выхода триггера 10 поступает на входы элементов И 8 и 9 и разрешает прохождение через них сигналов на нулевые входы триггеров 11 и 12, тем самым обеспечива  фиксацию интервалов в последовательности; передний фронт - в счетчике 16, задний фронт - в счетчике 17, второй передний фронт - в счетчике 18. Ячейка 28 пам ти, зафиксировав сигнал на своем входе, своим выходным напр жением открывает элемент 29 считывани  и закрывает по третьему запрещающему входу

элемент 29 считывани  второго канала 27 адресации и через элементы ИЛИ 32 - остальных каналов 27 ...27 адресации. При подаче сигнала на шину 35 он проходит только через элемент 29 считывани  и поступает на формирователь 30 входных сигналов, с выхода которого подаетс  на вход формировател  31 сброса и на вход дешифратора 33, где превраш,аетс  в код адреса  чейки 28 пам ти и поступает на выход устройства и на адресную шину мультиплексора 24, при этом мультиплексор подключает на шину 37 выход параллельного кода счетчика 16. Таким образом, на момент первого переднего фронта сигнала на входной шине схемы 1 на выходных шинах устройства зафиксирован код номера счетчика, в котором закончен отсчет временного интервала, и код величины временного интервала. Сигнал с выхода формировател  31 сигнала сброса устанавливает в «О  чейку 28 пам ти. Тем самым снимаетс  сигнал с запрещаюшего входа элемента 29 считывани  второго канала 27 шифрации.

При обратном переходе сигнала на входной шине компаратора 2, когда сигнал становитс  меньше, чем Upn, компаратор 2 возвращаетс  в нулевое состо ние. При этом с помошью дифференцирующей цепочки 3, формировател  5 импульсов и инвертора 7 формируетс  импульс, соответствующий заднему фронту входного импульса, он поступает на вход  чейки 28 пам ти канала 27 блока 25 адресов, и через элемент И 8 поступает на нулевой вход триггера 11, устанавлива  его в нулевое состо ние. Тем самым сигнал, разрешающий прохождение импульсов генератора на вход счетчика 17, снимаетс  со входа элемента И ,14, т.е. в счетчике 17 фиксируетс  код времени с момента начала преобразовани  до момента по влени  заднего фронта входного сигнала.

Ячейка 28 пам ти второго канала 27 адресации, зафиксировав входной сигнал, своим выходным сигналом открывает элемент 29 считывани  данного канала и закрывает через элементы ИЛИ 32 по третьим запрещающим входам элементы 29 считывани  остальных каналов. При подаче сигнала на шину 35 он проходит через элемент 29 считьГвани  данного канала ад -есации и через формирователь 30 входных сигналов на вход формировател  31 сигналов сброса и на вход дешифратора 33, где превращаетс  в код адреса  чейки 28 пам ти и поступает на выход устройства и на адресную шину мультиплексора 24, при этом мультиплексор подключает на шину 37 те свои информационные входы, к которым подключен выход параллельного кода счетчика 17.

Сигнал с выхода формировател  31 сброса устанавливает в «О  чейку 28 пам ти каналу 27, чем снимаетс  запрещающий сигнал с выхода элемента 29 считывани  следующего канала адресации.

При повторном превышении входным сигналом заданного уровн  шифратор работает аналогичным образом.

Технико-экономический эффект, заключаетс  в возможности преобразовани  в код временных параметров входных сигналов в момент их по влени , чем обеспечиваетс  непрерывность слежени  за всеми входными сигналами и минимальное врем  реакции устройства.

Claims (3)

1.Шифратор, содержаший адресный блок, выполненный из дешифратора и каналов адресации,, отличающийс  тем, что, с целью расширени  функциональных возможностей в него введены мультиплексор, входна  щина «Начало преобразовани , блоки фиксации времени и формирователь цикла преобразовани , выход которого соединен с установочными входами блоков фиксации времени, информационные выходы которых подключены к информационной шине мультиплексора , а адресные выходы соединены с соответствующими входами каналов адресации адресного блока, входна  шина «Начало преобразовани  соединена с входом формировател  цикла преобразовани  и управл ющими входами блоков фиксации времени , выход адресного блока соединен с адресной шиной мультиплексора.

2.Шифратор по п. Г, отличающийс  тем, что каждый блок фиксации времени содержит компаратор, дифференцирующую цепочку , формирователи импульсов, элементы И, триггеры и счетчики, выход компаратора, соединен через дифференцирующую цепочку с формировател ми импульсов, выход первого из них соединен через делитель частоты с первым входом первого элемента И, выход которого соединен с первым входом первого триггера, выход первого формировател  импульсов также соединен с первым входом третьего триггера, один выход которого соединен с вторыми входами первого и второго элементов И, а другой выход соединен с первым входом третьегоэлемента И, выход второго формировател  импульсов через инвертор соединен с входом второго элемента И, выход которого соединен с первым входом второго триггера, второй вход которого соединен с вторыми входами других триггеров, с установочным входом блока фиксации времени и установочными входами счетчиков, выходы которых подключены к информационным выходам блока фиксации времени, к соответствующим адресным выходам которого подключены выход первого формировател  импульсов, выход инвертора и выход делител  частоты, выходы

первого, второго и третьего триггеров соединены соответственно с входами четвертого , п того и третьего элементов И, выходы которых подключены к счетным входам счетчиков , вторые входы третьего, четвертого и п того элементов И объединены между собой и подключены к управл ющему входу блока фиксации времени.

3. Шифратор по п. 1, отличающийс  тем, что формирователь цикла преобразовани  содержит элемент Pi, триггер, счетчик и генератор импульсов, выход которого соединен с первым входом элемента И, выход которого через счетчик соединен с первым входом триггера, выход которого соединен с вторым входом элемента И, выход которого подключен к выходу формировател  цикла преобразовани , вход которого соединен с вторым входом триггера.

Источники информации, прин тые во внимание при экспертизе 1. «Электроника, 1980, № 10, с. 62. 2. Авторское свидетельство СССР

№ 590825, кл. G II С 11/06, 24.04.75 (прототип ).