SU531293A1 - Устройство дл приема дискретной информации - Google Patents

Description

1

Изобретение относитс  к технике передачи данных и может быть испопьзовано в аппаратуре , предназначенной дл  передачи данных с решающей обратной св зью с непрерывной передачей информации.

Известно устройство, предназначенное дл  обнаружени  ошибок, содержащее ограничитель данных, фиксатор входной информ&ции , регистр сдвига, элемент ИЛИ, ограничитель синхросигналов, детектор синхроимпульсов , блокирующий блок, генераторы им- пульсов, предварительный коррел тор, детекторы импульсов, импульсов выборки и счетчик С 11.

В этом устройстве с целью обнаружени  ошибок местный код синхронизируетс  и сравниваетс  с псевдослучайным кодом, переданным по каналу св зи.

Известно также устройство дл  приема дискретной информации, содержащее основной декодирующий блок, выход которого соединен с входом блокирующего регистра, и первый и второй блоки пам ти, информационные входы и выходы которых соединены соответственно через блок дл  мажоритарного сложени  с входом дополнительного декодирующего блока и входом выходного накопител , другие входы которого подключены соответственно к информационным входам блоков пам ти и выходу первого блока пам ти 2.

Однако в этом известном устройстве при обнаружении ошибок стираютс  не только искажени , но и следующие за ней комбинации и при их повторном приеме комбинаци , прин та  с ошибкой, запрашиваетс  вновь независимо от того, с ошибкой или без ошибки она была прин та первый раз. Причем комбинаци , прин та  с ошибкой, запрашиваетс  до тех пор, пока не будет прин та правильно, что приводит к снижению скорости передачи информации.

Целью изобретени   вл етс  увеличение скорости передачи информации.

Дл  этого в устройство введены управлющий блок, делитель на три, сравниватель признаков, промежуточный накопитель и блок дл  запоминани  признаков, при этом входы управл ющего блока соединены соо-гветственно с выходом регистра дл  блокиро

ки непосредственно, а также через делитель на три, и с выходом сравниватеп  признаков , входы которого соединены с выходом Ьсновного декодирующего блока непосредст венно и через блок дл  запоминани  признаков , а выходы управл ющего блока подключены соответственно к входу регистра блокировки, другой вход которого соединен с выходом дополнительного декодирующего блока, и к входам делител  на три, выходного накопител , сравнивателей и блоков дл  запоминани  признаков и первого и второго блоков пам ти, информационные входы которых через промежуточный накопитель соединены с входом основного декодирующего блока.

Это позвол ет при повторении приема прин тую с ощибкой комбинацию выдать из запоминающего устройства, если она при певой передаче была прин та правильно. В результате чего можно избежать повторных переспросов тех комбинаций, которые уже были переданы по каналу св зи без ощибок. На чертеже приведена структурна  электрическа  схема устройства.

Устройство дл  приема дискретной информации содержит основной декодирующий блок 1, выход которого соединен с одним из входов регистра 2, предназначенного дл  блокировки, выход которого соединен Z двум  входами управл ющего блока 3 непосредственно , а также через делитель 4 на три, третий вход управл ющего блока 3 соединен с выходом сравнивател  признаков 5, входы которого соединены с выходом основного декодирующего блока 1 и через блок дл  запоминани  признаков 6, а выходы управл ющего блока 3 подключены соответственно к входу регистра 2, другой вход которого соединен с выходом дополнительного декодирующего блока 7, и к входам делител  4, выходного накопител  8, сравнивател  признаков 5, блока дл  запоминани  признаков 6 и первого 9 и второго 10 блоков пам ти, информационные входы которых через промежуточный накопитель 11 соединены с входом основного декодирующего блока 1, а также через блок 12 дл  мажоритарного сложени  - с входом дополнительного декодирующего блока 7 и входом выходного накопител  8, выходы блоков пам ти 9 и 10 соединены также через блок 12 с соответствующим входом, соединенным также с выходом блока пам ти 9 непосредственно, выходного накопител  8, выход которого  вл етс  выходом устройства , подключенным к регистрирующему устройству (не показан).

Устройство работает следующим образом На входы промежуточного накопител  1 и основного декодирующего блока 1 поэле-

ментно поступают П -элементные кодовые комбинации.

В случае отсутстви  или необнаружени  ощибок прин тые комбинации с выхода промежуточного накопител  11 поэлементно поступают на вход выходного накопител  8, с выхода которого в случае необнаруже- ни  ощибок в следующей кодовой комбинаш информационные эгэменты поступают на регистрирующее устройство.

При обнаружении в прин той комбинации ощибки сигналом с выхода основного декодирующего бпока 1 запускаетс  регистр 2, а сигналом с выхода управл ющего блока 3, осуществл етс  блокировка выхода выхоного накопител  8. При этом элементы комбинации , предшествующей ощибочной, записанные в выходном накопителе 8, стирают с  сигналом с выхода управл ющего блока 3, открываютс  информационный вход первого блока пам ти 9 и вход блока 6 дл  запоминани  признаков, элементы прин той с ощибкой и следующих за ней комбинаций записываютс  в блоке пам ти 9, а их признаки - в блоке 6 дл  запоминани  признаков , причем комбинаци м, прин тым без ощибки, присваиваетс  признак О, а прин тым с ощибкой - признак 1. При по&торном приеме запращиваемой комбинации регистр 2 сигналом с выхода блока 3 запускаетс  вновь независимо от того, с ошикой или без ощибки будет прин та эта комбинаци ,

В случае отсутстви  ощибок в запращи- ваемой комбинации при повторении на выходе сравнивател  5 после приема каждой комбинации образуютс  соответствующие сигналы, по которым при помощи управл ющего блока 3 повтор емые комбинации записываютс  на вход выходного накопител  8 непосредственно с выхода промежуточного накопител  11 или с выхода первого блока пам ти 9,

В случае приема комбинации с ощибкой при первом и повторном приемах ее запра- щивают вновь, В этом случае цикл блокировки начинаетс  сначала.

В случае обнаружени  ошибки в запращиваемой комбинации при повторении выход накопител  8 блокируетс  вновь. При этом на выходе сравнивател  признаков 5 после приема каждой комбинации будет образован соответствующий сигнал, в соответствии с которым при помощи управл ющего блока 3 элементы повтор емой комбинадии записываютс  во втором блоке пам ти 10, стираютс , записываютс  в первом блоке пам ти 9 вместо записанных там при первом приеме элементов соответствук дей комбинации. В последнем случае в блок дл  запоминани  признаков 6 записывает5 с  признак О вместо записанного там признака i. При приеме запрашиваемой комбинации в третий раз независимо от наличи  или отсутстви  ошибок регистр 2 запускаетс  третий раз подр д сигналом с выхода управл юшего блока 3, но блокировка выхода накопител  8 не производитс . При этом на выходе сравнивател  5 образуютс  сигналы , в соответствии с которыми комбинаци , прин та  без ошибки хот  бы один раз из трех, выдаетс  на вход накопител  8 или непосредственно с выхода промежуточного накопител  11 или с выхода первого блока пам ти 9. В случае приема комбинации с ошибкой все три раза элементы этой комбинации с выходов промежуточного накопител  11 и обоих блоков пам ти 9 и 1О подаютс  на входы блока 12 дл  мажоритарного сложени , где путем поэлемен ного мажоритарного сложени  их формируетс  нова  комбинаци , котора  подаетс  на вход дополнительного декодируюшего бло ка 7, и в случае отсутстви  ошибок в ней она поступает на вход выходного накопител 8, в случае же обнаружени  ошибки в ней комбинаци  запрашиваетс  вновь, и весь цикл блокировки начинаетс  сначала.

Claims (2)

1.Патент США № 3760354, кл. 340-146 .1, опубл. 1973.

2.Авторское свидетельство СССР № 330561, 04 L 1/10, 29.01.70 (прототип). 3 через блок дл  мажоритарного сложени  с входом дополнительного декодируюшего блока к входом выходного накопител , другие входы которого подключены к информационным входам блоков пам ти и выходу первого блока пам ти соответственно, о т л и- чаюшеес  тем, что, с целью увеличени  скорости передачи информации, введены управл ющий блок, делитель на три, сравниватель признаков, промежуточный накопи тель и блок дл  запоминани  признаков, при этом входы управл юшего блока соединены соответственно с выходом регистра дл  блокировки непосредственно, а также через делитель на три, и с выходом сравнивател  признаков , входы которого соединены с выходом основного декодирующего блока непосредственно и через блок дл  запоминани  признаков, а выходы управл ющего блока подключены соответственно к входу регистра блокировки, другой вход которого соединен с выходом дополнительного декодирующего блока, и к входам делител  на три, выходного накопител , сравнивателей и блоков дл  запоминани  признаков и первого и второго блоков пам ти, информационные входы которых через промежуточный накопитель соединены с входом основного декодирующего блока.

От регистрирующего устройства

И //

г5