SU684757A1 - Устройство цикловой синхронизации - Google Patents

Description

Изобретение относитс  к радиотехнике, может использоватьс  в системах передачи да1шы Известно устройство цикловой синхронизации , содержащее последовательно соединенные дешифратор, ключ и счетчик, а также решающ блок, выход которого подключен к другому входу ключа 1. Однако в известном устройстве подаваема  на вход дешифратора информаци  под воздействием помех может быть искажена дво ко: либо неразрешенна  комбинаци  трансформируетс  в разрешенную, либо часть признаков разрешенной комбинавди стираетс . В первом случае дешифратор распознает трансформированную комбинацию, вследствие чего возможен сбой синхронизации. Во втором случае, даже при регул рном пропадании одного из признаков, устройство не может войти в синхронизм, так как депшфратор не может разпознать принимаемую информацию; Цель изобретени  - повьаиение точности синхронизащш. Дл  этого в устройство цикловой синхронизации , содержащее последовательно соединенные дешифратор, ключ и счетчик, а также решающий блок, выход которого подключен к другому входу ключа, введены распределитель и N накопителей, где N - число возможных фазовых состо ний, причем выход счетчика подключен ко входу распределител , выходы которого через соответствующие накопители подключены ко входам решающего блока, другой выход которого подключен ко вторым входам накопителей, третьи входы которых соединены с другим выходом депшфратора. На чертеже приведена структурна  электрическа  схема предложенного устройства. Устройство Ш1КЛОВОЙ синх{Юнизац11И содержит дешифратор 1, распределитель 2, N накопителей 3, счетчик 4, решающий блок 5, ключ 6. Устройство работает следую1Ш1м образом. На дешифратор 1 поступают информашюнные импульсы. Услови  приема таковы, что возможны помехи типа вставок и стираний. Депшфратор принимает репшние о приеме разрешенной комбинаш{и по минимальному количеству признаков . Он имеет дополнительный выход, сигнал на котором характеризует количество признаков, по которым принимаетс  решение. Первый же имнульс с дешифратора открывает ключ 6, который разрешает прохождение импулсов тактовой частоты на счетчик 4, отсчитывающий интервал времени, равный циклу синхронизации . Распределитель 2 разбивает цикловую частоту на все возможные фазовые состо ни . Импульсы одной частоты, но разных фаз подаютс  на накопители 3.

В накопител х 3 подсчитываетс  число совпйдений импульсов с дешифратора 1 и импульсов цикловой частоты, причем величина накоплени  мен етс  в зависимости от значени  сигнала со второго выхода дешифратора. При плохом состо вши канала накопление нарастает. Решающий блок 5 анализирует состо ние накопителей 3. Когда содержимое одного их них достигает порогового уровн , фаза цикловой частоты заведенной на этот накопитель, принимаетс  за истину, а остальные сбрасьшаютс  сигналом с одного из выходов решающего бло ка 5; с другого его выхода блокируетс  ключ

Проверка фазы цикловой частоты происходит непрерьтно в течение сеанса св зи. По окончании интервала времени, равного циклу синхронизации, отклик дешифратора 1 отсутствует , ключ 6 размыкаетс  до по влени  последующих откликов.

Использование накопителей 3 по всем возможным фазовыми .состо ни м, разбиение на которые производитс  распределителем 2, позвол ет ускорить вхождение в синхронизм, что сокращает потерю информации на нужды синхронизации.

Изменение порога накоплени  накопителей, в зависимости от состо ни  канала позвол ет повысить достоверность фазы цикловой синхронизации , что дает возможность использовать устройство в каналах с больишм уровнем помех .

Claims (1)

1. Авторское свидетельство СССР № 400045, Н 04 L 7/08, 1972.