KR20040059562A

KR20040059562A - 아이에스-2000 시스템에서 상이한 유토피아 레벨 정합장치

Info

Publication number: KR20040059562A
Application number: KR1020020085236A
Authority: KR
Inventors: 이주영
Original assignee: 유티스타콤코리아 유한회사
Priority date: 2002-12-27
Filing date: 2002-12-27
Publication date: 2004-07-06

Abstract

본 발명은 서로 다른 유토피아 레벨(유토피아 레벨1, 유토피아 레벨2)로 인터페이스되는 디바이스(Device)간을 하나의 정합장치로 정합할 수 있도록 한 IS-2000 시스템에서 상이한 유토피아 레벨 정합장치에 관한 것으로서, 이러한 본 발명은, 유토피아 레벨1 인터페이스를 사용하는 하위 물리계층 디바이스에서 8비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제1제어신호를 발생하고, 상기 유토피아 레벨2 인터페이스를 사용하는 ATM 계층 디바이스에서 16비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제2제어신호를 발생하며, ATM셀 데이터를 메모리에 소정 단위로 입력 또는 출력토록 하는 제3 내지 제6 제어신호를 발생하는 제어부와; 제어부에서 발생되는 제3 내지 제6 제어신호에 대응하여 상기 하위 물리계층 디바이스와 상기 ATM계층 디바이스간의 데이터를 버퍼링해주는 버퍼부와; 제어부에서 발생되는 제1제어신호에 대응하여 ATM셀을 8비트 단위로 상기 버퍼부에 기록하거나 상기 버퍼부에 저장된 ATM셀을 8비트 단위로 판독하는 상기 물리계층 디바이스와; 상기 제어부에서 발생되는 제2제어신호에 대응하여 ATM셀을 16비트 단위로 상기 버퍼부에 기록하거나 상기 버퍼부에 저장된 ATM셀을 16비트 단위로 판독하는 상기 ATM계층 디바이스로 정합장치를 구현함으로써, ATM 시스템 설계에 용이함을 제공해준다.

Description

아이에스-2000 시스템에서 상이한 유토피아 레벨 정합장치{Apparatus for matching of unlink universal test and operations PHY interface for ATM level in a IS-2000 system}

본 발명은 IS-2000 시스템에서 상이한 유토피아(UTOPIA : universal test & operations PHY interface for ATM) 레벨 정합장치에 관한 것으로서, 특히 서로 다른 유토피아 레벨(유토피아 레벨1, 유토피아 레벨2)로 인터페이스되는 디바이스(Device)간을 하나의 정합장치로 정합할 수 있도록 한 IS-2000 시스템에서 상이한 유토피아 레벨 정합장치에 관한 것이다.

도 1은 일반적인 ATM(Asynchronous Transfer Mode) 네트웍에서의 계층 구조도이다.

이에 도시된 바와 같이, ATM 네트웍 시스템의 계층구조는, 하위에 존재하는 물리계층(Physical Layer)(10)과, 상기 물리계층(10)에서 받은 ATM 데이터와 상위 물리계층에서 받은 ATM 데이터를 처리하는 ATM계층(ATM Layer)(20)과, ATM셀을 분해하고 재조립해 상위계층과 정합을 시켜주는 AAL계층(ATM Adaption Layer)(30)으로 이루어진다.

이러한 시스템의 구조에서 ATM계층(20)과 물리계층(10)은 각각의 계층을 처리하는 상용 칩들이 시스템의 특성에 맞게 제조회사들에 의해 제작이 된다.

그러나 그런 상용 칩들간의 인터페이스를 위해 이 계층들 사이의 인터페이스를 위한 규격이 필요하게 되었고, 그래서 만들어진 규격이 전술한 유토피아(UTOPIA)이다.

도 2는 도 1의 ATM계층과 물리계층간에 적용되는 유토피아(UTOPIA) 인터페이스를 나타낸 도면이다.

즉 유토피아 인터페이스는 ATM계층에 구현된 디바이스(ATM계층 디바이스)(21)와 물리계층에 구현된 디바이스(물리계층 디바이스)(11)간의 접속을 정의한 것이다.

유토피아 인터페이스는 유토피아 레벨1과 유토피아 레벨2가 존재하며, 상기 유토피아 레벨1과 유토피아 레벨2는 송신 데이터(Tx Data)와 송신 컨트롤(Tx Control) 및 수신 데이터(Rx Data)와 수신 컨트롤(Rx Control)의 경우 차이가 있다.

유토피아 레벨1의 신호는 다음과 같다.

TxData[7:0] RxData[7:0]

TxData[15:8] RxData[15:8]

TxPrty[1:0] RxPrty[1:0]

TxSOC RxSOC

TxEnb* RxEnb*

TxClav/TxFull* RxClav/RxEmpty

TxClk RxClk

TxRef* RxRef*

여기서 *의 표시는 부의 신호를 의미한다.

유토피아 레벨2의 신호는 다음과 같다.

TxAddr[4:0] RxAddr[4:0]

TxData[7:0] RxData[7:0]

TxData[15:8] RxData[15:8]

TxPrty RxPrty

TxSOC RxSOC

TxEnb* RxEnb*

TxClav/TxFull* RxClav/RxEmpty

TxClav[3:1] RxClav[3:1]

TxClk RxClk

TxRef* RxRef*

전술한 바와 같이 유토피아 레벨1과 유토피아 레벨2는 상이한 컨트롤 신호를 갖는다. 주요 차이점은 유토피아 레벨2의 경우 주소(address) 신호선을 갖는 다는 것이다.

한편 시스템이 발전함에 따라 유토피아 인터페이스도 함께 발전하고, 그에 따라 제조회사들이 제조하는 칩들의 유토피아 인터페이스의 버전도 각각 틀려지게 되었다.

따라서 종래에는 ATM 시스템의 설계시 서로 다른 유토피아 계층을 갖는 상용 디바이스로는 설계를 할 수 없었으며, 항상 물리계층과 ATM계층간에는 유토피아 인터페이스가 일치되는 디바이스로만 설계가 가능하다는 제약이 따랐다.

이에 본 발명은 상기와 같은 종래 ATM 시스템의 설계시 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은, 서로 다른 유토피아 레벨(유토피아 레벨1, 유토피아 레벨2)로 인터페이스되는 디바이스(Device)간을 하나의 정합장치로 정합할 수 있도록 한 IS-2000 시스템에서 상이한 유토피아 레벨 정합장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 "IS-2000 시스템에서 상이한 유토피아 레벨 정합장치"는,

유토피아 레벨1 인터페이스를 사용하는 디바이스와 유토피아 레벨2 인터페이스를 사용하는 디바이스간 데이터 정합장치에 있어서,

상기 유토피아 레벨1 인터페이스를 사용하는 하위 물리계층 디바이스에서 8비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제1제어신호를 발생하고, 상기 유토피아 레벨2 인터페이스를 사용하는 ATM 계층 디바이스에서 16비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제2제어신호를 발생하며, ATM셀 데이터를 메모리에 소정 단위로 입력 또는 출력토록 하는 제3 내지 제6 제어신호를 발생하는 제어부와;

상기 제어부에서 발생되는 제3 내지 제6 제어신호에 대응하여 상기 하위 물리계층 디바이스와 상기 ATM계층 디바이스간의 데이터를 버퍼링해주는 버퍼부와;

상기 제어부에서 발생되는 제1제어신호에 대응하여 ATM셀을 8비트 단위로 상기 버퍼부에 기록하거나 상기 버퍼부에 저장된 ATM셀을 8비트 단위로 판독하는 상기 물리계층 디바이스와;

상기 제어부에서 발생되는 제2제어신호에 대응하여 ATM셀을 16비트 단위로 상기 버퍼부에 기록하거나 상기 버퍼부에 저장된 ATM셀을 16비트 단위로 판독하는 상기 ATM계층 디바이스로 구성됨을 특징으로 한다.

상기에서 버퍼부는,

상기 제어부에서 출력되는 제3 및 제4제어신호에 대응하여 상기 ATM계층 디바이스에서 출력되는 16비트 단위 ATM셀 데이터를 8비트 단위로 분할하여 저장하고, 그 저장된 ATM셀 데이터를 8비트 단위로 상기 물리계층 디바이스로 출력하는 제1 및 제2 선입선출기와;

상기 제어부에서 출력되는 제5 및 제6제어신호에 대응하여 상기 물리계층 디바이스에서 출력되는 8비트 단위의 ATM셀 데이터를 교번하여 저장하고, 그 저장된 ATM셀 데이터를 8비트 단위로 상기 ATM계층 디바이스로 출력하는 제3 및 제4 선입선출기로 구성됨을 특징으로 한다.

도 1은 일반적인 ATM 네트웍에서의 계층 구조도이고,

도 2는 도 1의 ATM계층과 물리계층간에 적용되는 유토피아(UTOPIA) 인터페이스를 나타낸 도면이고,

도 3은 본 발명에 의한 IS-2000 시스템에서 상이한 유토피아 레벨 정합장치의 구성을 보인 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 ..... 제어부

200 ..... 물리계층 디바이스

300 ..... ATM 계층 디바이스

400 ..... 버퍼부

401 ~ 404 ..... 제1 내지 제4 선입선출기

이하 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

여기서 참조부호 100은 유토피아 레벨1 인터페이스를 사용하는 물리계층 디바이스(200)에서 8비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제1제어신호를 발생하고, 유토피아 레벨2 인터페이스를 사용하는 ATM 계층 디바이스(300)에서 16비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제2제어신호를 발생하며, ATM셀 데이터를 메모리에 소정 단위로 입력 또는 출력토록 하는 제3 내지 제6 제어신호를 발생하는 제어부를 나타내며, 참조부호 400은 상기 제어부(100)에서 발생되는 제3 내지 제6 제어신호에 대응하여 상기 물리계층 디바이스(200)와 상기 ATM계층 디바이스간의 데이터를 버퍼링해주는 버퍼부를 나타내며, 참조부호 200은 상기 제어부(100)에서 발생되는 제1제어신호에 대응하여 ATM셀을 8비트 단위로 상기 버퍼부(400)에 기록하거나 상기 버퍼부(400)에 저장된 ATM셀을 8비트 단위로 판독하는 상기 물리계층 디바이스(200)와; 상기 제어부(100)에서 발생되는 제2제어신호에 대응하여 ATM셀을 16비트 단위로 상기 버퍼부(400)에 기록하거나 상기 버퍼부(400)에 저장된 ATM셀을 16비트 단위로 판독하는 상기 ATM계층 디바이스(300)로 구성된다.

상기에서 버퍼부(400)는,

상기 제어부(300)에서 출력되는 제3 및 제4제어신호에 대응하여 상기 ATM계층 디바이스(300)에서 출력되는 16비트 단위 ATM셀 데이터를 8비트 단위로 분할하여 저장하고, 그 저장된 ATM셀 데이터를 8비트 단위로 상기 물리계층 디바이스(200)로 출력하는 제1 및 제2 선입선출기(401)(402)와; 상기 제어부(300)에서 출력되는 제5 및 제6제어신호에 대응하여 상기 물리계층 디바이스(200)에서 출력되는 8비트 단위의 ATM셀 데이터를 교번하여 저장하고, 그 저장된 ATM셀 데이터를 8비트 단위로 상기 ATM계층 디바이스(300)로 출력하는 제3 및 제4 선입선출기(403)(404)로 구성된다.

여기서 ATM계층 디바이스(300)와 버퍼부(400)는 16비트의 데이터 선으로 연결되어 있고, 물리계층 디바이스(200)와 버퍼부(400)는 8비트의 데이터 선으로 연결되어 있다.

이와 같이 구성된 본 발명에 의한 아이에스-2000 시스템에서 상이한 유토피아 레벨 정합장치의 작용을 설명하면 다음과 같다.

먼저 제어부(100)는 VHDL(Very high speed Hardware Description Language)를 이용하여 ATM계층 디바이스(300)와 버퍼부(400) 및 물리계층 디바이스(200)를 제어한다.

예를 들어, ATM계층 디바이스(300)에서 물리계층 디바이스(200)로 ATM 셀이 전송되는 경우, ATM계층 디바이스(300)로는 제2제어신호를 전달하여 16비트 단위로 데이터를 버퍼부(400)로 출력토록 한다. 아울러 버퍼부(400)내의 제1 및 제2 선입선출기(401)(402)에는 제3 및 제4 제어신호를 각각 전달하여 8비트씩 데이터를 저장토록 제어를 한다.

즉 제1 및 제2 선입선출기(401)(402)는 상기 ATM계층 디바이스(300)에서 출력되는 16비트의 데이터를 각각 8비트씩 분할하여 저장한다.

이러한 과정으로 데이터를 저장하는 도중에 ATM셀 1셀을 전부 저장하게 되면, 제어부(100)는 제1제어신호를 물리계층 디바이스(200)로 전달하고, 상기 제3 및 제4 제어신호를 상기 제1 및 제2 선입선출기(401)(402)로 전달하여 저장된 데이터를 출력하도록 제어한다.

이러한 제어에 의해 상기 물리계층 디바이스(200)는 상기 제1 및 제2 선입선출기(401)(402)를 차례대로 읽어들여 ATM셀을 처리하게 된다.

다음으로 물리계층 디바이스(200)에서 ATM계층 디바이스(300)로 ATM 셀이 전송되는 경우, 물리계층 디바이스(200)로는 제1제어신호를 전달하여 8비트 단위로 데이터를 버퍼부(400)로 출력토록 한다. 아울러 버퍼부(400)내의 제3 및 제4 선입선출기(403)(404)에는 제5 및 제6 제어신호를 각각 전달하여 8비트씩 데이터를 저장토록 제어를 한다.

즉 제3 및 제4 선입선출기(403)(404)는 상기 물리계층 디바이스(200)에서 출력되는 8비트의 데이터를 번갈아서 8비트씩 저장한다. 예를 들어, 물리계층 디바이스(200)에서 첫 번째 8비트 데이터가 출력되면 제3선입선출기(403)가 먼저 저장하고, 두 번째 8비트가 출력되면 제4선입선출기(404)가 저장하며, 세 번째 8비트 데이터는 제3선입선출기(403)가 네 번째 8비트 데이터는 제4선입선출기(404)가 각각 저장하게 되는 것이다.

이러한 과정으로 데이터를 저장하는 도중에 ATM셀 1셀을 전부 저장하게 되면, 제어부(100)는 제2제어신호를 ATM계층 디바이스(300)로 전달하고, 상기 제5 및 제6 제어신호를 상기 제3 및 제4 선입선출기(403)(404)로 전달하여 저장된 데이터를 출력하도록 제어한다.

이러한 제어에 의해 상기 ATM물리계층 디바이스(300)는 상기 제3 및 제4 선입선출기(403)(404)를 차례대로 읽어들여 16비트 단위로 ATM셀을 처리하게 된다.

이상에서 상술한 본 발명에 따르면, 상용 칩을 사용한 ATM시스템의 설계시 각 계층간에 서로 다른 유토피아 인터페이스를 갖는 디바이스들로 구성되어 있을 경우에도 용이하게 각 디바이스들을 정합할 수 있으므로, ATM 시스템의 구축에 용이함을 제공해주는 효과가 있다.

Claims

유토피아 레벨1 인터페이스를 사용하는 디바이스와 유토피아 레벨2 인터페이스를 사용하는 디바이스간 데이터 정합장치에 있어서,

상기 유토피아 레벨1 인터페이스를 사용하는 하위 물리계층 디바이스에서 8비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제1제어신호를 발생하고, 상기 유토피아 레벨2 인터페이스를 사용하는 ATM 계층 디바이스에서 16비트 단위로 ATM셀 데이터를 기록 또는 판독하도록 제2제어신호를 발생하며, ATM셀 데이터를 메모리에 소정 단위로 입력 또는 출력토록 하는 제3 내지 제6 제어신호를 발생하는 제어부와;

상기 제어부에서 발생되는 제3 내지 제6 제어신호에 대응하여 상기 하위 물리계층 디바이스와 상기 ATM계층 디바이스간의 데이터를 버퍼링해주는 버퍼부와;

상기 제어부에서 발생되는 제1제어신호에 대응하여 ATM셀을 8비트 단위로 상기 버퍼부에 기록하거나 상기 버퍼부에 저장된 ATM셀을 8비트 단위로 판독하는 상기 물리계층 디바이스와;

상기 제어부에서 발생되는 제2제어신호에 대응하여 ATM셀을 16비트 단위로 상기 버퍼부에 기록하거나 상기 버퍼부에 저장된 ATM셀을 16비트 단위로 판독하는 상기 ATM계층 디바이스를 포함하여 구성된 것을 특징으로 하는 아이에스-2000 시스템에서 상이한 유토피아 레벨 정합장치.
제1항에 있어서, 상기 버퍼부는,

상기 제어부에서 출력되는 제3 및 제4제어신호에 대응하여 상기 ATM계층 디바이스에서 출력되는 16비트 단위 ATM셀 데이터를 8비트 단위로 분할하여 저장하고, 그 저장된 ATM셀 데이터를 8비트 단위로 상기 물리계층 디바이스로 출력하는 제1 및 제2 선입선출기와;

상기 제어부에서 출력되는 제5 및 제6제어신호에 대응하여 상기 물리계층 디바이스에서 출력되는 8비트 단위의 ATM셀 데이터를 교번하여 저장하고, 그 저장된 ATM셀 데이터를 8비트 단위로 상기 ATM계층 디바이스로 출력하는 제3 및 제4 선입선출기를 포함하여 구성된 것을 특징으로 하는 아이에스-2000 시스템에서 상이한 유토피아 레벨 정합장치.