JPS62225050A - 回線制御装置 - Google Patents
回線制御装置Info
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- JPS62225050A JPS62225050A JP61068943A JP6894386A JPS62225050A JP S62225050 A JPS62225050 A JP S62225050A JP 61068943 A JP61068943 A JP 61068943A JP 6894386 A JP6894386 A JP 6894386A JP S62225050 A JPS62225050 A JP S62225050A
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- JP
- Japan
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- processor
- counter
- fifo
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- 238000004891 communication Methods 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000011084 recovery Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910019322 PrF3 Inorganic materials 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ通信機器の回線制御装置に関するも
のである。
のである。
出しメモリ (以下FIFOと略す)であり、lはこの
FIFOに接続された直列信号を並列信号変換する直列
/並列変換部、lOはプロセッサ、11はバスである。
FIFOに接続された直列信号を並列信号変換する直列
/並列変換部、lOはプロセッサ、11はバスである。
次に動作について説明する。
■ 電気通信回線からの直列信号を受信した直列/41
2列変換部1はnピント毎に直列/並列変換を行ない、
nビットの並列データ1ワードと書込みストローブパル
ス信号(以下WR倍信号略す)とワードデータをPIF
’52へ出力する。
2列変換部1はnピント毎に直列/並列変換を行ない、
nビットの並列データ1ワードと書込みストローブパル
ス信号(以下WR倍信号略す)とワードデータをPIF
’52へ出力する。
■ 一方Fxm5はWR倍信号受信した時のnビット並
列データを1ワードとして内部へ格納、記へ格納される
。
列データを1ワードとして内部へ格納、記へ格納される
。
■ この間にプロセッサ10は続出しストローブパルス
信号(以下RD倍信号略す)をFIFO2へ出力し、F
IFO2に格納された最旧ワードを読出す。
信号(以下RD倍信号略す)をFIFO2へ出力し、F
IFO2に格納された最旧ワードを読出す。
■ このプロセッサ10からのF[F○続出し動作はm
UgJくり返して実行される。
UgJくり返して実行される。
−五
〇 この様にプロセッサ3はFIFO2の鎖ワード蓄積
機能によりmワード到着後にFIFOの読出しをmワー
ド分まとめて実行することができ、プロセ・ノサの負荷
軽減を図ることができる。
機能によりmワード到着後にFIFOの読出しをmワー
ド分まとめて実行することができ、プロセ・ノサの負荷
軽減を図ることができる。
従来の装置は、以上のように構成されているので、FT
FOへの書込みはf段迄は許容されるが、更にFIFO
への書込みが実行されると、最旧ワードは破壊されオー
バーラン現象を引き起こすの読出さねばならないなどの
問題点があった。
FOへの書込みはf段迄は許容されるが、更にFIFO
への書込みが実行されると、最旧ワードは破壊されオー
バーラン現象を引き起こすの読出さねばならないなどの
問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたものであり、FIFOのバッファ使用段数をプロセ
ッサが認識しFIFOのバッファ使用段数がバッファ段
数一杯になるまでプロセンナは他の作業を行なえる回線
制御装置を得ることを目的とする。
れたものであり、FIFOのバッファ使用段数をプロセ
ッサが認識しFIFOのバッファ使用段数がバッファ段
数一杯になるまでプロセンナは他の作業を行なえる回線
制御装置を得ることを目的とする。
この発明に係る回線制御装置は、従来のFrFoに加え
WR倍信号入力時カウントアツプし、RD倍信号入力時
カウントダウンするアップダウンカウンタを付加し、そ
のカウンタ値をプロセッサが認識できるようにしたもの
である。
WR倍信号入力時カウントアツプし、RD倍信号入力時
カウントダウンするアップダウンカウンタを付加し、そ
のカウンタ値をプロセッサが認識できるようにしたもの
である。
この発明における回線制御装置は、バッファ使用法さく
使用段数)を示すアップダウンカウンタの内容をプロセ
ッサが認識できるようにすることにより、FIFOに格
納されたワードデータのオーバラン、アンダーランを防
止するとともにプロセッサ負荷を軽減する。
使用段数)を示すアップダウンカウンタの内容をプロセ
ッサが認識できるようにすることにより、FIFOに格
納されたワードデータのオーバラン、アンダーランを防
止するとともにプロセッサ負荷を軽減する。
以下、この発明の一実施例について説明する。
第1図において、1は電気通信回線からの直列信号を並
列信号に変換する直列/並列変換部、2は有効バッファ
段数7段の先入れ先出しメモリ(FIFO)、3は2進
4ステージアンプダウンカウンタ、4,5はANDゲー
ト、6は3人力NANDゲート、7.8はインバータ素
子、9はカウンタ値をプロセッサが読出すための入力部
、10はプロセッサ、11はバスである。
列信号に変換する直列/並列変換部、2は有効バッファ
段数7段の先入れ先出しメモリ(FIFO)、3は2進
4ステージアンプダウンカウンタ、4,5はANDゲー
ト、6は3人力NANDゲート、7.8はインバータ素
子、9はカウンタ値をプロセッサが読出すための入力部
、10はプロセッサ、11はバスである。
なお、プロセッサ動作に必要なメモリ部及び制御信号は
読出し要求ストローブパルス信号以外は省略している。
読出し要求ストローブパルス信号以外は省略している。
次に動作について説明する。
■ カウンタ3は初期状態ではリセットされ、カウンタ
出力は0である。
出力は0である。
■ 電気通信回線からの直列信号を受信した直列/並列
変換部1はnビットごとに直列/並列変換を行ない、n
ビットを並列データとする1ワードと書込み要求ストロ
ーブパルス信号(以下WRR信号と略す)をカウンタ3
のアップカウント端子に接続されるゲート4へ出力する
。
変換部1はnビットごとに直列/並列変換を行ない、n
ビットを並列データとする1ワードと書込み要求ストロ
ーブパルス信号(以下WRR信号と略す)をカウンタ3
のアップカウント端子に接続されるゲート4へ出力する
。
■ 一方、ゲート4の他の入力端子には、カウンタ3の
カウント出力をインバータ7により反転して接続してあ
り、カウント出力値が7以下の場合は、ANDゲート4
を通過させる様になっている。
カウント出力をインバータ7により反転して接続してあ
り、カウント出力値が7以下の場合は、ANDゲート4
を通過させる様になっている。
この場合には、WRR信号はカウンタ3をカウントアツ
プさせるとともにFIFO2へも入力され、直列/並列
変換部1から出力されるワードデータをFIFOへ格納
する。
プさせるとともにFIFO2へも入力され、直列/並列
変換部1から出力されるワードデータをFIFOへ格納
する。
■ 上記■〜■がくり返される。
■ プロセッサlOは、入力部9を介してカウンタ3の
内容を読出し、カウント出力値=0であればFIFO2
内部にはワードデータが無いものとし、1lFO2の読
出しは行なわない。
内容を読出し、カウント出力値=0であればFIFO2
内部にはワードデータが無いものとし、1lFO2の読
出しは行なわない。
■ プロセッサlOが入力部9を介してカウンタ3の内
容を読出し、カウント出力値が1〜7であれば、FIF
O2内部には読出すべきワードデータが有ると判断し、
読出し要求ストローブパルス信号(以下RDR信号と略
す)をカウンタ3のダウンカウント端子に接続されるゲ
ート5へ出力する。
容を読出し、カウント出力値が1〜7であれば、FIF
O2内部には読出すべきワードデータが有ると判断し、
読出し要求ストローブパルス信号(以下RDR信号と略
す)をカウンタ3のダウンカウント端子に接続されるゲ
ート5へ出力する。
■ 一方、ゲート5の他の入力端子には、カウンタ3の
カウント出力をインバータ8により反転したものが3人
力NANDゲート6を通して接続されており、カウンタ
3のカウント出力埒o (カウント出力値が1以上の値
)の場合にはANDゲート5を通過させる様になってい
る。
カウント出力をインバータ8により反転したものが3人
力NANDゲート6を通して接続されており、カウンタ
3のカウント出力埒o (カウント出力値が1以上の値
)の場合にはANDゲート5を通過させる様になってい
る。
この場合には、RDR信号はカウンタ3をカウントダウ
ンさせるとともにFIFO2へ読出しストローブパルス
として入力され、プロセッサ10はFIFO2からワー
ドデータを読出すことができる。
ンさせるとともにFIFO2へ読出しストローブパルス
として入力され、プロセッサ10はFIFO2からワー
ドデータを読出すことができる。
■ また、プロセッサー0は入力部9を介してカウンタ
3の内容を読出し、カウント出力値=8であれば、FI
FO2に格納されてワードデータはプロセッサ10によ
り読出される前に新たに到着したワードデータが直列/
並列変換部1により書込まれたものと解釈し、カウンタ
3を含むシステム全体を初期化して回復処理を行なう。
3の内容を読出し、カウント出力値=8であれば、FI
FO2に格納されてワードデータはプロセッサ10によ
り読出される前に新たに到着したワードデータが直列/
並列変換部1により書込まれたものと解釈し、カウンタ
3を含むシステム全体を初期化して回復処理を行なう。
■ 更にプロセ・7す10は入力部9を介してカウンタ
3のカウント・出力値を読出すことにより、FIFO2
のバッファ使用深さく使用段数)を知ることができるた
め、オーバーラン状態に至る前に、通信の相手方に対し
、情報転送の規制を行なうことができる。
3のカウント・出力値を読出すことにより、FIFO2
のバッファ使用深さく使用段数)を知ることができるた
め、オーバーラン状態に至る前に、通信の相手方に対し
、情報転送の規制を行なうことができる。
なお上記実施例では、FrFoの有効バッファに
段数を7としたがこのバッファ段数は任意の値踏でも良
く、この場合のアップダウンカウンタのステージ数は(
logz (侑+1))+1とすれば良い。
く、この場合のアップダウンカウンタのステージ数は(
logz (侑+1))+1とすれば良い。
またFIFOのバッファ使用深さはプロセッサがセンス
する方式としたが、カウンタをデコードした信号をプロ
セッサに対する割込み信号とした割込制御方式にしても
良く、プロセッサは直接ノア モリ1クセス素子(DMAC)であっても良い。
する方式としたが、カウンタをデコードした信号をプロ
セッサに対する割込み信号とした割込制御方式にしても
良く、プロセッサは直接ノア モリ1クセス素子(DMAC)であっても良い。
更に上記実施例ではデータ受信の場合を示したが、電気
通信回線へのデータ送信についても同様の効果を奏する
。
通信回線へのデータ送信についても同様の効果を奏する
。
以上のように、この発明によれば、PrF3のバッファ
使用深さをカウンタによりプロセッサが認識できるよう
に構成したので、PrF3に収納されたワードデータの
書込みオーバーランや続出しアンダーランを防止できる
とともにプロセッサの負荷を軽減できる効果がある。
使用深さをカウンタによりプロセッサが認識できるよう
に構成したので、PrF3に収納されたワードデータの
書込みオーバーランや続出しアンダーランを防止できる
とともにプロセッサの負荷を軽減できる効果がある。
第1図は、この発明の一実施例によるFIFOバッファ
回路を使用したデータ受信時の回線制御装置ブロック図
、第2図は、従来のPIF’5バッファ回路を使用した
データ受信時の回線制御装置ブロック図である。 1は直列/並列変換部、2はFIFOメモリ、3はアッ
プダウンカウンタ、4,5はANDゲート、6は3人力
NANDゲート、7,8はインパーク素子、9は入力部
、10はプロセッサ、11はハス。 なお、図中、同一符号は同−又は相当部分を示す。
回路を使用したデータ受信時の回線制御装置ブロック図
、第2図は、従来のPIF’5バッファ回路を使用した
データ受信時の回線制御装置ブロック図である。 1は直列/並列変換部、2はFIFOメモリ、3はアッ
プダウンカウンタ、4,5はANDゲート、6は3人力
NANDゲート、7,8はインパーク素子、9は入力部
、10はプロセッサ、11はハス。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 通信回線の速度に同期して送受信するデータを一時バッ
ファに蓄積し、通信回線の速度と異なるタイミングで読
出し/書込む手段を備えた回線制御装置において、 バッファに蓄積されているデータ量をバッファへの蓄積
時にカウントアップし、バッファからの取出し時にカウ
ントダウンするカウンタを設けて記憶することを特徴と
する回線制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61068943A JPS62225050A (ja) | 1986-03-27 | 1986-03-27 | 回線制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61068943A JPS62225050A (ja) | 1986-03-27 | 1986-03-27 | 回線制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62225050A true JPS62225050A (ja) | 1987-10-03 |
Family
ID=13388254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61068943A Pending JPS62225050A (ja) | 1986-03-27 | 1986-03-27 | 回線制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62225050A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0395210A2 (en) * | 1989-04-27 | 1990-10-31 | Advanced Micro Devices, Inc. | Threshold detection circuits for digital storage buffers |
JPH05324268A (ja) * | 1992-05-27 | 1993-12-07 | Mita Ind Co Ltd | データ転送方式 |
US5426612A (en) * | 1988-09-08 | 1995-06-20 | Hitachi, Ltd. | First-in first-out semiconductor memory device |
-
1986
- 1986-03-27 JP JP61068943A patent/JPS62225050A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5426612A (en) * | 1988-09-08 | 1995-06-20 | Hitachi, Ltd. | First-in first-out semiconductor memory device |
EP0395210A2 (en) * | 1989-04-27 | 1990-10-31 | Advanced Micro Devices, Inc. | Threshold detection circuits for digital storage buffers |
JPH05324268A (ja) * | 1992-05-27 | 1993-12-07 | Mita Ind Co Ltd | データ転送方式 |
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