JPS62225050A - 回線制御装置 - Google Patents
回線制御装置Info
- Publication number
- JPS62225050A JPS62225050A JP61068943A JP6894386A JPS62225050A JP S62225050 A JPS62225050 A JP S62225050A JP 61068943 A JP61068943 A JP 61068943A JP 6894386 A JP6894386 A JP 6894386A JP S62225050 A JPS62225050 A JP S62225050A
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- JP
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- processor
- counter
- fifo
- serial
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- Pending
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000011084 recovery Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910019322 PrF3 Inorganic materials 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ通信機器の回線制御装置に関するも
のである。
のである。
出しメモリ （以下ＦＩＦＯと略す）であり、ｌはこの
ＦＩＦＯに接続された直列信号を並列信号変換する直列
／並列変換部、ｌＯはプロセッサ、１１はバスである。
ＦＩＦＯに接続された直列信号を並列信号変換する直列
／並列変換部、ｌＯはプロセッサ、１１はバスである。
次に動作について説明する。
■ 電気通信回線からの直列信号を受信した直列／４１
２列変換部１はｎピント毎に直列／並列変換を行ない、
ｎビットの並列データ１ワードと書込みストローブパル
ス信号（以下ＷＲ倍信号略す）とワードデータをＰＩＦ
’５２へ出力する。
２列変換部１はｎピント毎に直列／並列変換を行ない、
ｎビットの並列データ１ワードと書込みストローブパル
ス信号（以下ＷＲ倍信号略す）とワードデータをＰＩＦ
’５２へ出力する。
■ 一方Ｆｘｍ５はＷＲ倍信号受信した時のｎビット並
列データを１ワードとして内部へ格納、記へ格納される
。
列データを１ワードとして内部へ格納、記へ格納される
。
■ この間にプロセッサ１０は続出しストローブパルス
信号（以下ＲＤ倍信号略す）をＦＩＦＯ２へ出力し、Ｆ
ＩＦＯ２に格納された最旧ワードを読出す。
信号（以下ＲＤ倍信号略す）をＦＩＦＯ２へ出力し、Ｆ
ＩＦＯ２に格納された最旧ワードを読出す。
■ このプロセッサ１０からのＦ［Ｆ○続出し動作はｍ
ＵｇＪくり返して実行される。
ＵｇＪくり返して実行される。
−五
〇 この様にプロセッサ３はＦＩＦＯ２の鎖ワード蓄積
機能によりｍワード到着後にＦＩＦＯの読出しをｍワー
ド分まとめて実行することができ、プロセ・ノサの負荷
軽減を図ることができる。
機能によりｍワード到着後にＦＩＦＯの読出しをｍワー
ド分まとめて実行することができ、プロセ・ノサの負荷
軽減を図ることができる。
従来の装置は、以上のように構成されているので、ＦＴ
ＦＯへの書込みはｆ段迄は許容されるが、更にＦＩＦＯ
への書込みが実行されると、最旧ワードは破壊されオー
バーラン現象を引き起こすの読出さねばならないなどの
問題点があった。
ＦＯへの書込みはｆ段迄は許容されるが、更にＦＩＦＯ
への書込みが実行されると、最旧ワードは破壊されオー
バーラン現象を引き起こすの読出さねばならないなどの
問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたものであり、ＦＩＦＯのバッファ使用段数をプロセ
ッサが認識しＦＩＦＯのバッファ使用段数がバッファ段
数一杯になるまでプロセンナは他の作業を行なえる回線
制御装置を得ることを目的とする。
れたものであり、ＦＩＦＯのバッファ使用段数をプロセ
ッサが認識しＦＩＦＯのバッファ使用段数がバッファ段
数一杯になるまでプロセンナは他の作業を行なえる回線
制御装置を得ることを目的とする。
この発明に係る回線制御装置は、従来のＦｒＦｏに加え
ＷＲ倍信号入力時カウントアツプし、ＲＤ倍信号入力時
カウントダウンするアップダウンカウンタを付加し、そ
のカウンタ値をプロセッサが認識できるようにしたもの
である。
ＷＲ倍信号入力時カウントアツプし、ＲＤ倍信号入力時
カウントダウンするアップダウンカウンタを付加し、そ
のカウンタ値をプロセッサが認識できるようにしたもの
である。
この発明における回線制御装置は、バッファ使用法さく
使用段数）を示すアップダウンカウンタの内容をプロセ
ッサが認識できるようにすることにより、ＦＩＦＯに格
納されたワードデータのオーバラン、アンダーランを防
止するとともにプロセッサ負荷を軽減する。
使用段数）を示すアップダウンカウンタの内容をプロセ
ッサが認識できるようにすることにより、ＦＩＦＯに格
納されたワードデータのオーバラン、アンダーランを防
止するとともにプロセッサ負荷を軽減する。
以下、この発明の一実施例について説明する。
第１図において、１は電気通信回線からの直列信号を並
列信号に変換する直列／並列変換部、２は有効バッファ
段数７段の先入れ先出しメモリ（ＦＩＦＯ）、３は２進
４ステージアンプダウンカウンタ、４，５はＡＮＤゲー
ト、６は３人力ＮＡＮＤゲート、７．８はインバータ素
子、９はカウンタ値をプロセッサが読出すための入力部
、１０はプロセッサ、１１はバスである。
列信号に変換する直列／並列変換部、２は有効バッファ
段数７段の先入れ先出しメモリ（ＦＩＦＯ）、３は２進
４ステージアンプダウンカウンタ、４，５はＡＮＤゲー
ト、６は３人力ＮＡＮＤゲート、７．８はインバータ素
子、９はカウンタ値をプロセッサが読出すための入力部
、１０はプロセッサ、１１はバスである。
なお、プロセッサ動作に必要なメモリ部及び制御信号は
読出し要求ストローブパルス信号以外は省略している。
読出し要求ストローブパルス信号以外は省略している。
次に動作について説明する。
■ カウンタ３は初期状態ではリセットされ、カウンタ
出力は０である。
出力は０である。
■ 電気通信回線からの直列信号を受信した直列／並列
変換部１はｎビットごとに直列／並列変換を行ない、ｎ
ビットを並列データとする１ワードと書込み要求ストロ
ーブパルス信号（以下ＷＲＲ信号と略す）をカウンタ３
のアップカウント端子に接続されるゲート４へ出力する
。
変換部１はｎビットごとに直列／並列変換を行ない、ｎ
ビットを並列データとする１ワードと書込み要求ストロ
ーブパルス信号（以下ＷＲＲ信号と略す）をカウンタ３
のアップカウント端子に接続されるゲート４へ出力する
。
■ 一方、ゲート４の他の入力端子には、カウンタ３の
カウント出力をインバータ７により反転して接続してあ
り、カウント出力値が７以下の場合は、ＡＮＤゲート４
を通過させる様になっている。
カウント出力をインバータ７により反転して接続してあ
り、カウント出力値が７以下の場合は、ＡＮＤゲート４
を通過させる様になっている。
この場合には、ＷＲＲ信号はカウンタ３をカウントアツ
プさせるとともにＦＩＦＯ２へも入力され、直列／並列
変換部１から出力されるワードデータをＦＩＦＯへ格納
する。
プさせるとともにＦＩＦＯ２へも入力され、直列／並列
変換部１から出力されるワードデータをＦＩＦＯへ格納
する。
■ 上記■〜■がくり返される。
■ プロセッサｌＯは、入力部９を介してカウンタ３の
内容を読出し、カウント出力値＝０であればＦＩＦＯ２
内部にはワードデータが無いものとし、１ｌＦＯ２の読
出しは行なわない。
内容を読出し、カウント出力値＝０であればＦＩＦＯ２
内部にはワードデータが無いものとし、１ｌＦＯ２の読
出しは行なわない。
■ プロセッサｌＯが入力部９を介してカウンタ３の内
容を読出し、カウント出力値が１〜７であれば、ＦＩＦ
Ｏ２内部には読出すべきワードデータが有ると判断し、
読出し要求ストローブパルス信号（以下ＲＤＲ信号と略
す）をカウンタ３のダウンカウント端子に接続されるゲ
ート５へ出力する。
容を読出し、カウント出力値が１〜７であれば、ＦＩＦ
Ｏ２内部には読出すべきワードデータが有ると判断し、
読出し要求ストローブパルス信号（以下ＲＤＲ信号と略
す）をカウンタ３のダウンカウント端子に接続されるゲ
ート５へ出力する。
■ 一方、ゲート５の他の入力端子には、カウンタ３の
カウント出力をインバータ８により反転したものが３人
力ＮＡＮＤゲート６を通して接続されており、カウンタ
３のカウント出力埒ｏ （カウント出力値が１以上の値
）の場合にはＡＮＤゲート５を通過させる様になってい
る。
カウント出力をインバータ８により反転したものが３人
力ＮＡＮＤゲート６を通して接続されており、カウンタ
３のカウント出力埒ｏ （カウント出力値が１以上の値
）の場合にはＡＮＤゲート５を通過させる様になってい
る。
この場合には、ＲＤＲ信号はカウンタ３をカウントダウ
ンさせるとともにＦＩＦＯ２へ読出しストローブパルス
として入力され、プロセッサ１０はＦＩＦＯ２からワー
ドデータを読出すことができる。
ンさせるとともにＦＩＦＯ２へ読出しストローブパルス
として入力され、プロセッサ１０はＦＩＦＯ２からワー
ドデータを読出すことができる。
■ また、プロセッサー０は入力部９を介してカウンタ
３の内容を読出し、カウント出力値＝８であれば、ＦＩ
ＦＯ２に格納されてワードデータはプロセッサ１０によ
り読出される前に新たに到着したワードデータが直列／
並列変換部１により書込まれたものと解釈し、カウンタ
３を含むシステム全体を初期化して回復処理を行なう。
３の内容を読出し、カウント出力値＝８であれば、ＦＩ
ＦＯ２に格納されてワードデータはプロセッサ１０によ
り読出される前に新たに到着したワードデータが直列／
並列変換部１により書込まれたものと解釈し、カウンタ
３を含むシステム全体を初期化して回復処理を行なう。
■ 更にプロセ・７す１０は入力部９を介してカウンタ
３のカウント・出力値を読出すことにより、ＦＩＦＯ２
のバッファ使用深さく使用段数）を知ることができるた
め、オーバーラン状態に至る前に、通信の相手方に対し
、情報転送の規制を行なうことができる。
３のカウント・出力値を読出すことにより、ＦＩＦＯ２
のバッファ使用深さく使用段数）を知ることができるた
め、オーバーラン状態に至る前に、通信の相手方に対し
、情報転送の規制を行なうことができる。
なお上記実施例では、ＦｒＦｏの有効バッファに
段数を７としたがこのバッファ段数は任意の値踏でも良
く、この場合のアップダウンカウンタのステージ数は（
ｌｏｇｚ （侑＋１））＋１とすれば良い。
く、この場合のアップダウンカウンタのステージ数は（
ｌｏｇｚ （侑＋１））＋１とすれば良い。
またＦＩＦＯのバッファ使用深さはプロセッサがセンス
する方式としたが、カウンタをデコードした信号をプロ
セッサに対する割込み信号とした割込制御方式にしても
良く、プロセッサは直接ノア モリ１クセス素子（ＤＭＡＣ）であっても良い。
する方式としたが、カウンタをデコードした信号をプロ
セッサに対する割込み信号とした割込制御方式にしても
良く、プロセッサは直接ノア モリ１クセス素子（ＤＭＡＣ）であっても良い。
更に上記実施例ではデータ受信の場合を示したが、電気
通信回線へのデータ送信についても同様の効果を奏する
。
通信回線へのデータ送信についても同様の効果を奏する
。
以上のように、この発明によれば、ＰｒＦ３のバッファ
使用深さをカウンタによりプロセッサが認識できるよう
に構成したので、ＰｒＦ３に収納されたワードデータの
書込みオーバーランや続出しアンダーランを防止できる
とともにプロセッサの負荷を軽減できる効果がある。
使用深さをカウンタによりプロセッサが認識できるよう
に構成したので、ＰｒＦ３に収納されたワードデータの
書込みオーバーランや続出しアンダーランを防止できる
とともにプロセッサの負荷を軽減できる効果がある。
第１図は、この発明の一実施例によるＦＩＦＯバッファ
回路を使用したデータ受信時の回線制御装置ブロック図
、第２図は、従来のＰＩＦ’５バッファ回路を使用した
データ受信時の回線制御装置ブロック図である。 １は直列／並列変換部、２はＦＩＦＯメモリ、３はアッ
プダウンカウンタ、４，５はＡＮＤゲート、６は３人力
ＮＡＮＤゲート、７，８はインパーク素子、９は入力部
、１０はプロセッサ、１１はハス。 なお、図中、同一符号は同−又は相当部分を示す。
回路を使用したデータ受信時の回線制御装置ブロック図
、第２図は、従来のＰＩＦ’５バッファ回路を使用した
データ受信時の回線制御装置ブロック図である。 １は直列／並列変換部、２はＦＩＦＯメモリ、３はアッ
プダウンカウンタ、４，５はＡＮＤゲート、６は３人力
ＮＡＮＤゲート、７，８はインパーク素子、９は入力部
、１０はプロセッサ、１１はハス。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 通信回線の速度に同期して送受信するデータを一時バッ
ファに蓄積し、通信回線の速度と異なるタイミングで読
出し／書込む手段を備えた回線制御装置において、 バッファに蓄積されているデータ量をバッファへの蓄積
時にカウントアップし、バッファからの取出し時にカウ
ントダウンするカウンタを設けて記憶することを特徴と
する回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068943A JPS62225050A (ja) | 1986-03-27 | 1986-03-27 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068943A JPS62225050A (ja) | 1986-03-27 | 1986-03-27 | 回線制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62225050A true JPS62225050A (ja) | 1987-10-03 |
Family
ID=13388254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61068943A Pending JPS62225050A (ja) | 1986-03-27 | 1986-03-27 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62225050A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395210A2 (en) * | 1989-04-27 | 1990-10-31 | Advanced Micro Devices, Inc. | Threshold detection circuits for digital storage buffers |
| JPH05324268A (ja) * | 1992-05-27 | 1993-12-07 | Mita Ind Co Ltd | データ転送方式 |
| US5426612A (en) * | 1988-09-08 | 1995-06-20 | Hitachi, Ltd. | First-in first-out semiconductor memory device |
-
1986
- 1986-03-27 JP JP61068943A patent/JPS62225050A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426612A (en) * | 1988-09-08 | 1995-06-20 | Hitachi, Ltd. | First-in first-out semiconductor memory device |
| EP0395210A2 (en) * | 1989-04-27 | 1990-10-31 | Advanced Micro Devices, Inc. | Threshold detection circuits for digital storage buffers |
| JPH05324268A (ja) * | 1992-05-27 | 1993-12-07 | Mita Ind Co Ltd | データ転送方式 |
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