JPS5936390A

JPS5936390A - レジスタ回路

Info

Publication number: JPS5936390A
Application number: JP57146703A
Authority: JP
Inventors: Taichi Nakamura; 太一中村; Satoru Fukami; 深海　悟
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-08-24
Filing date: 1982-08-24
Publication date: 1984-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明は出力端側より順次データをつめて格納すること
ができるレジスタ回路に関するものであり、更に詳細に
は計算機システムに於けるマルチタスク制御を高速化す
ることができるレジスタ回路に関するものである。

従来技術と問題点計算機システムに於いて、複数タスクを同時に走行させ
るマルチタスク制御を行なう場合、資源要求待ちのキュ
ーが多数使われる。通常、これらのキューはメモリ上に
展開されている為、キューからのデータの取出し、或は
キュ〜へのデータのつなぎ込みに際しては、データ相互
を結合する為のポイントデータを常に叫替える必要があ
る。

従来は、このようなポイントデータの叫替えをプログラ
ムにより行なっていた高次のような欠点があった。即ち
、走行タスクの数が多く、入出力動作が頻繁に起こるよ
うなシステムの制御プログラムに於いては、このような
ポイントデータのＭき替え処理の走行ステップの割合は
）：’＋４　（、性能低下の一因となる欠点がある。ま
た、マルチプロセッサシステムでは、資源の競合がプロ
セッサ間でも生じ、１つのキューに対し複数のプロセッ
サが同時にデータの収り出し、つなぎ込みを行な５可能
性があるために、プログラムの制御が更に複雑になる欠
点がある。

発明の目的本発明は前述の如き欠点を改善したものであり、その１
」的はマルチタスク制御を行なう際、プログラムによる
ポイントデータの淋替えを不要にすることができるレジ
スタ回路を提供することにある。

以ド実施例について詳細に説明する。

発明の実施例第１図は本発明の実施例の回路図であり、ポイントデー
タの蒔替えに使用した場合についてのものである。同図
に於いて、１はデータの書込みトリが信号、２はデータ
の読出しトリが信号、１０〜１６．２０〜２６　、３０
〜３６　、４０〜４６はＤ端子に入力されたデータをＣ
Ｋ線端子印加されるパルス信号の立上りでセットするノ
リツブフロップ、１０１はフリップフロップ１１〜１６
から成る第１のレジスタ、１０２はフリップフロップ２
１〜２６から成る第２のレジスタ、１０６はフリップフ
ロップ３１〜３６から成る第６のレジスタ、１０４はソ
リツブノロツブ４１〜４６から成る第４のレジスタであ
る。フリップフロップ１０　、２０　、３０　、４０は
、それぞれ、レジスタ１０１　、１０２　、１０３　、
１０４にデータが格納されている場合は、Ｑ出力信号１
９　、２９　、３９　、４９が“１″となり、データが
格納されていない場合はＱ出力信号１９　、２９　、３
９　、４９が“０”となるものである。従って、フリッ
プフロップ４０のＱ出力信号７ｏが′Ｄ”の場合は、第
１〜第４のレジスタ１０１〜１０４全てにデータが格納
されていることになり、またフリップフロップ１０のＱ
出力信号７１が“′１”の場合は、レジスタ１０１〜１
０４全てにデータが格納されていないことになる。５０
は出力データバッファ、５１〜５６は出力データバッフ
ァ５ｏの出力端子であり、データバス等のデータ転送回
路（図示せず）に接続される。また、６ｏは入力データ
バッファ、６１〜６６は入力データバッファの入力端子
であり、データバス等を介して該入力端子６１〜６６に
上位システム（図示せず）よりポイントデータが転送さ
れる。１１１　、１１３　、１４０　、１４３はアンド
ゲート、１１２、１１４　、１１７　、１２２　、１３
２　、１４１　、１４４は遅延回路、１１５ｔ　ｊ２５
　、１３５はナントゲート、１１６　、１２６　、１３
６はノアゲートである。

また第２図（Ａ）〜（０）は第１図の動作説明図であり
、同図（Ａ）は書込みトリが信号１を示し、同図ＣＢ）
はフリップフロップ４０のＱ出力信号７０を、同図（Ｃ
）はアンドゲート１４０の出力信号１４２を、同図（Ｉ
Ｉ）は遅延回路１４１の出力信号４８を、同図（Ｅ）は
フリッププロップ４０のＱ出力信号４９を、同図（Ｆ）
はナントゲート１３５の出力信号を、同図（Ｇ）はノア
ゲート１３６の出力信号３８を、同図ＣＨ）はフリップ
フロップ３０のＱ出力信号３９を、同図（１）はナント
ゲート１２５の出力信号を、同図（Ｊ）はノアゲート１
２６の出力信号２８を、同図（Ｋ）はフリップフロップ
２０のＱ出力信号２９を、同図（Ｌ）は読出しトリガ信
号２を、同図（ＡＩ）はフリップフロップ１０のＱ出力
（４号１９を、同図（Ａ’）はナントゲート１１５の出
力信号を、同図（０）はノアゲート１１６の出力信号１
８を示している。また、１．は初期状態、ｔ・は１回目
のμ）込みトリガ信号１が印加された後の状態、ｔ３は
２回目の書込みトリが信号１が印加された後の状態、ｔ
４は読出しトリが信号２が印加された後の状態の時点を
示している。

以下に第１図の動作を説明する。今、例えば第１のレジ
スタ１０１にポイントデータが蓄積されており、第２〜
第４のレジスタ１０２〜１０４が空であるとすると、フ
リップフロップ１０　、２０　、３０．４０のＱ出力信
号１９　、２９　、３９　、４９はそれぞれ１″、７０
″、“０”、“′Ｄ”となっている。この状態でＪ−（
＊’ｆのシステム（図示せず）から、■込みトリが信号
１が印加されると、フリップフロップ４０のＱ出力Ｇ？
　％、３゜７０が“１”であるので、アンドゲート１４
０の出力（ｉＭ号１４２は“１”となり、フリップフロ
ップ４ｏのＤ端子に加えられると共に、遅延回路１４１
を介し°Ｃ、クロック信号４８としてフリップフロップ
４０〜４６のＣＫ線端子び入力データバッファ６０に加
えられる。従って、クロック信号４８の立上りに於いて
、フリップフロップ４０に“１″がセットされ、フリッ
プフロップ４１〜４６から成るレジスタ１（〕４には入
力データバッファ６０を介して上位ンステノ・から転送
されて来たポイントデータがセットされる。

フリップフロップ４０に“１″がセットされ、Ｑ出力信
号４９が′１”となると、ナントゲート１３５の出力信
号はフリップフロップ３０のＱ出力信号が１″であるの
で“０″となり、また、ノアゲート１ろ６から出力され
るクロック信号３８はフリップフロップ５０のＱ出力信
号３９が“０”であるのでパ１”となり、フリップフロ
ップ３０−３６のＣＫ端子に印加される。これにより、
フリップフロップ３０にフリップフロップ４０のＱ出力
信号４９（“１′′）がセットされると共に、第３のレ
ジスタ１０６に第４のレジスタ１０４の内容（ポイント
データ）が転送される。また、クロック信号！＋８は遅
延回路１３２を介してフリップフロップ４０のＲＥ端子
にも加えられており、フリップフロップ４０は遅延回路
１６２の出力信号４７の立上りに於いてリセットされ、
そのＱ出力信号４９を“０″とする。

フリップフロップ３０にＱ出力信号４９（“’１”）が
セットされ、Ｑ出力信号５９が“°１”となると、ナン
トゲート１２５の出力信号はフリップフロップ２０のＱ
出力信号が“１”であるので０”となり、また、ノアゲ
ート１２６から出力されるクロック信号２８はフリップ
フロップ２０のＱ出力信号２９が“０”であるので“１
”となり、ブリップフロップ２０〜２６のＣＫ端子に印
加される。これにより、フリップフロップ２０にフリッ
プフロップろＯのＱ出力信号５９（°“１”）がセット
されると共に、第２のレジスタ１０２に第６のレジスタ
１０３の内容が転送される。また、クロック信号２８は
遅延回路１２２を介してフリップフロップ３００ＲＥ端
子にも印加されており、フリップフロップ３０は遅延回
路１２２の出力信号３７の立上りに於いて、そのＱ出力
信号３９をＤ”とする。

フリップフロップ２０にＱ出力信号３９（“１°゛）が
セットされると、Ｑ出力信号２９は“１″となるが、ブ
リップフロップ１０のＱ出力信号７１が“Ｏ”であるの
で、ナントゲート１１５の出力信号は１”となり、従っ
てノアゲート１１６から出力されるクロック信号１８は
“°１″とならない。従って、第２のレジスタ１０２の
内容は第１のレジスタ１０１に転送されず、第１．第２
のレジスタ１０１，１０２それぞれにポイントデータが
蓄積されることとなり、また、フリップフロップ２０は
リセットされず、Ｑ出力信号２９を“１”のまま保持す
ることになる。

この状態で、再に書込みトリが信号１が印加されると、
前述したと同様の動作を繰返し行ない、第３のレジスタ
１０５に上位のシステムから転送されてきたポイントデ
ータを蓄積する。

次に読取リトリガ信号２が印加された場合の動作を説明
する。今、例えば第１〜第６のレジスタ１０１〜１０３
にポイントデータが蓄積され、第４のレジスタ１０４（
ニポイントデータが蓄積されていないとすると、フリッ
プフロップ１０　、２０　、３０　、４０のＱ出力信号
１９，２９，５９，４９はそれぞれ′１”、１”。

“１”、“′０”となる。この状態に於いて、上位のシ
ステムより読取リトリガ信号２が印加されると、フリッ
プフロップ１０のＱ出力信号１９が“１″であるので、
アンドゲート１１１の出力信号が′１”となり、これに
より、出力データバッファ５０のゲートが開けられるの
で、第１のレジスタ１０１に格納されているポイントデ
ータは出力データノ（ツファ５０を介して上位のシステ
ムに転送される。アンドゲート１１１の出力信号は遅延
回路１１２を介してフリップフロップ１０のＲＥ端子に
も印加されており、フリッププロップ１０は遅延回路１
１２の出力信号１７の立上りに於いてリセットされる。

フリップフロップ１０がリセットされ、そのＱ出力信号
が１”となると、ナントゲート１１５の出力信号はフリ
ップフロップ２０のＱ出力信号２９が“１”であるので
“０″となり、また、ノアゲート１１６から出力される
クロック信号１８はフリップフロップ１０のＱ出力信号
１９が“０゛であるので“１”となり、フリップフロッ
プ１０〜１６のＣＫ端子に加えられる。これにより、フ
リップフロップ１０にフリップフロップ２０のＱ出力信
号２９（“１”）がセットされ、ブリップフロップ１１
〜１６から成る第１のレジスタ１０１に第２のレジスタ
の内容が転送される。また、クロック（，４号１日は遅
延回路１１４を介してフリップフロップ２０のＲＥ端子
にも加えられており、フリップソロツブ２０はクロック
信号１８の立−トリに於いてリセットされる。

フリップフロップ２０がリセットされろと、フリツブフ
ロップ３０のＱ出力信号３９が“１”であるので、クロ
ック信号２日がパ１″となり、これにより、第６のレジ
スタ１０３の内容が第２のレジスタ１０２に転送され、
ソリツブフロップ２０にＱ出力信号６９（１″）がセッ
トされ、更にフリップフロップ６０がリセットされる。

この場合、ソリツブフロップ５０がリセットされても、
フリップフロップ４０のＱ出力信号４９が１″であるの
で、ノアゲート１５６から出力されるクロック信号３８
は′１″とならず、従って第４のレジスタ１０４及びフ
リップフロップ４０の状態は保持される。

この結果、第１のレジスタ１０１に蓄積されていたポイ
ントデータは出力データバッファ５０を介して上位のシ
ステムへ転送され、第２のレジスタ１０２に蓄積されて
いたポイントデータは第１のレジスタ１０１へ、第３の
レジスタ１０６に蓄積されていたポイントデータは第２
のレジスタ１０２へ転送され、第５．第４のレジスタ１
０５　、１０４は空どなる。

以上の書込み、読出しの動作説明は、ポイントデータが
過不足なくレジスタ群に蓄積されている場合につい℃の
ものであるが、例えば全てのレジスタ１０１〜１０４に
ポイントデータが蓄積されている状態に於いて、書込み
トリガイ八号１が印＋Ｊｌ］された場合は、フリップフ
ロップ４０のＱ出力信号７０が“０″であり、アンドゲ
ート１４０の出力（１１吋１４２が“１”とならないの
で、ポイントデータの書込みは行なわれない。また、全
てのレジス４１０１〜１０４が空の状態に於いて、続出
しトリガ（，４，Ｖ；、　２が印加された場合は、プリ
ップフロップ１０のＱ出カイ１゛１号１９が“Ｏ”であ
るので、レジスタＪ１ｆのシフト４山（乍は起らない。

また、フリップフロップ４０のＱ出力信号７０は前述し
たように、全てのレジスタ１０１〜１０４にデータが蓄
積されている場合゛０“となり、フリップフロップ１０
のψ出力信号７１は全てのレジスタ１０１〜１０４が空
の場合“１”となるものであるから、上位のシステムは
Ｑ出カイ、１号７［１，７１に晶づいて、レジスタ群の
空、満杯の状態を監視−Ｔることができる。また、本実
施例では、全てのレジスタ１０１〜１０４にポイントデ
ータが蓄積されている状態に於いて、」１位システムが
書込みトリガ（ｄ弓１を印加した場合、アンドゲート１
４３の出力信号７２が“１″となり、また、全てのレジ
スタ１０１〜１０４が空の状態に於いて、上位システム
が読出しトリが信号２を印加した場合、アンドゲート１
１３の出力信号７３が“１”となるので、−上位システ
ムが満杯時に書込みトリが信号１を印加した場合、空時
に続出しトリが信号２を印加した場合、上位システムに
対して割込みをＬげることも容易（二実現できる。

尚、実施例に於いてはレジスタ数を４、レジスタを構成
するフリップフロップ数を６としたが、これに限られる
ものではない。

発明の効果以」二説明したように１本発明は、直列に接続された複
数のレジスタ（実施例に於いてはレジスタ１０１〜１０
４）と、各レジスタにデータが格納されているか否かを
表示する表示手段（実施例に於いてはフリップフロップ
１０，２０，５０．４０から成る）と、表示手段の表示
結果（１県づいて、６１１段のレジスタへデータを転送
するか否かを制器する転送手段（実施例に於いてはフリ
ップフロップ１０．２０゜３０　、４０、ナンドゲー）
　１１５　、１２５　、１３５　、ノアゲー）　１１６
．１２＜Ｓ　、　１３−６、遅延回路１１４　、１２２
　、１３２等から成る）とを備えているものであるから
、出力側のレジスタより、データを１１１１１次つめて
格摩内することができる。従って、本発明のレジスタ回
路を例えば、計ｑ機システムのマルチタスク制御に於け
るポイントデータの−）替えに適用すれば、キューから
のデータの取り出し、及びキューへのデータのつなぎ込
みに際して、中にレジスタを読むだけでキューにつなが
れているデータのポイントデータが読み出せ、またキュ
ーにデータを−）なぐ場合、ポイントデータをレジスタ
に内込むだけで良いので、プログラムによるポイントデ
ータの出替え処理は不要であり、史に特別なハードウェ
アの制（ｌｌｉｌも必要なく、従って、計算機システノ
・のマルチタスク制御を簡単、且つ、高速に実現できる
利点がある。また、回路構成が同じパターンの繰返しで
あるので、ＬＳＩ化に適しており、従って、装置を小型
化できる利点もある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック線図、第２図（Ａ）
〜（０）は第１図の動作説明図である。１は書込みトリが信号、２は続出しトリガ４６号、１０
〜１６　、２０〜２６　、３０〜３６　、４０〜４６け
フリップフロップ、５０は出力データバッファ、５１〜
５６は出力端子、６０は入力デーダパツファ、６１〜６
６は入力端子、１０１〜１０４はレジスタ、１１１．１
１３゜１４０　、１４３はアンドゲート、１１２　、１
１４　、１１７　、１２２、１３２　、１４１　、１４
４は遅延回路、１１５　、１２５　、１３５はナンドゲ
ー）　、１１６．１２６　、１３６はノアゲートである
。特許出唾人　日本電括゛市話公社

Claims

【特許請求の範囲】

直列に接続された複数のレジスタと、前記各レジスタ対
応に設けられ、前記各レジスタにデータが格納されてい
るか否かを表示する表示手段と、前記表示手段の表示結
果に基づいて、第ｎのレジスタにデータが格納されてお
らず、該第ｎのレジスタより入力側の第（？ｌ＋１）の
レジスタにデータが格納されていることを検出した時、
前記第（？Ｌ＋１）のレジスタに格納されているデータ
を前記第ｎのレジスタに転送させる転送、手段とを備え
たことを特徴とするレジスタ回路。