JPS628224A - フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリ - Google Patents
フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリInfo
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- JPS628224A JPS628224A JP61150641A JP15064186A JPS628224A JP S628224 A JPS628224 A JP S628224A JP 61150641 A JP61150641 A JP 61150641A JP 15064186 A JP15064186 A JP 15064186A JP S628224 A JPS628224 A JP S628224A
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- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＦＩＦＯＣ先入れ／先出し）メモリに関し、特
にフォールスルー遅延（ｆａｌ ｌ−１ｈｒｏｕｇｈ１
−１ｈｒｏｕを減少させて作動する改良された直列シフ
トレジスタに関する。
にフォールスルー遅延（ｆａｌ ｌ−１ｈｒｏｕｇｈ１
−１ｈｒｏｕを減少させて作動する改良された直列シフ
トレジスタに関する。
従来技術の説明
ＦＩＦＯメモリは、異なる周波数で作動するシステムあ
るいは装置の間で２進データを転送する必要があり、か
つデータの順序を変えないままとする必要のある中間バ
ッファとして広く使用されている。これらの装置はカス
ケードオ被し−ションのために連結された多数のシフト
レジスタステージから構成されることが多い。データは
あるシフトイン（５ｈｉｆｔ−ｉｎ）周波数において第
１のシフトレジスタ段ヘクロツクされ、かつある待ち時
間即ちフォールスルー遅延の後、該データは異なったシ
フトアラ） （５ｈｉｆｔ−ｏｕｔ）周波数で最終段か
らクロックアウトされる。フォールスルー遅延とは入力
側から出力側までＦＩＦＯを介してデータが伝搬する時
間である。
るいは装置の間で２進データを転送する必要があり、か
つデータの順序を変えないままとする必要のある中間バ
ッファとして広く使用されている。これらの装置はカス
ケードオ被し−ションのために連結された多数のシフト
レジスタステージから構成されることが多い。データは
あるシフトイン（５ｈｉｆｔ−ｉｎ）周波数において第
１のシフトレジスタ段ヘクロツクされ、かつある待ち時
間即ちフォールスルー遅延の後、該データは異なったシ
フトアラ） （５ｈｉｆｔ−ｏｕｔ）周波数で最終段か
らクロックアウトされる。フォールスルー遅延とは入力
側から出力側までＦＩＦＯを介してデータが伝搬する時
間である。
ＦＩＦＯがデータ処理の遅い装置からはるかに速い装置
までデータの全体ブロックを保持するに十分な大記憶容
量即ち長さを有することが望ましい。しかしながら、Ｆ
ＩＦＯの容量が太きい、典型的には２５６バイトである
場合、フォールスルー遅延は長くなり、特に、ＦＩＦＯ
が空であって、新しいデータが入力される場合長くなり
、性能に悪影響を与え、システムの設計上好ましくない
抑止を課す。
までデータの全体ブロックを保持するに十分な大記憶容
量即ち長さを有することが望ましい。しかしながら、Ｆ
ＩＦＯの容量が太きい、典型的には２５６バイトである
場合、フォールスルー遅延は長くなり、特に、ＦＩＦＯ
が空であって、新しいデータが入力される場合長くなり
、性能に悪影響を与え、システムの設計上好ましくない
抑止を課す。
従来技術においては、ＦＩＦＯＯ問題に対処する努力は
色々なされてきたが、最小の効果しかなかった。１つの
方法は、ランダムアクセスメモリを用いたＦＩＦＯバッ
ファを設計することであった。このタイプの装置は米国
テキサス州、カロルトンのモスチック社（Ｍｏ５ｔｅｋ
、ＩｒＬｃ、ｏｆ Ｃａｒｒｏｌｌ−１ｏｎ、Ｔｅｔａ
ｓ）により製造されたＭＫ４５０１ＦＩＦＯである。一
般的に、ＲＡＭタイプＦＩＦＯは大きなデータブロック
をバッファとして記憶し、かつデータを迅速に再現する
ことができる。しかしながら、ＦＩＦＯへ同時に読出し
および書込みを行うには、ＲＡＭはデュアルポート化し
、あるいはデュアルポート・オペレーションをシミュレ
ートするに十分な制御ロジックを有する必要がある。さ
らに、ＲＡＭにおけるデータ位置のトラックを続けるた
めに複雑な回路を採用する必要がある。付加的なカウン
タおよび制御回路により当該装置を益々複雑にし、かつ
データをアクセスしつる速度を低下させる。
色々なされてきたが、最小の効果しかなかった。１つの
方法は、ランダムアクセスメモリを用いたＦＩＦＯバッ
ファを設計することであった。このタイプの装置は米国
テキサス州、カロルトンのモスチック社（Ｍｏ５ｔｅｋ
、ＩｒＬｃ、ｏｆ Ｃａｒｒｏｌｌ−１ｏｎ、Ｔｅｔａ
ｓ）により製造されたＭＫ４５０１ＦＩＦＯである。一
般的に、ＲＡＭタイプＦＩＦＯは大きなデータブロック
をバッファとして記憶し、かつデータを迅速に再現する
ことができる。しかしながら、ＦＩＦＯへ同時に読出し
および書込みを行うには、ＲＡＭはデュアルポート化し
、あるいはデュアルポート・オペレーションをシミュレ
ートするに十分な制御ロジックを有する必要がある。さ
らに、ＲＡＭにおけるデータ位置のトラックを続けるた
めに複雑な回路を採用する必要がある。付加的なカウン
タおよび制御回路により当該装置を益々複雑にし、かつ
データをアクセスしつる速度を低下させる。
ジャンセン他（Ｊａｎｓｅｎ ｅｔ ａｔ）への米国特
許第４，３１４，３６１号は単一の固定入力側と可変の
出力側とを有するシフトレジスタタイプの別のＦＩＦＯ
メそり装置を開示している。この特許においては、各メ
モリステージは出力バスに接続されており、論理回路は
バッファからデータが抽出される段を選択する。この装
置では、データがＦＩＦＯ全体を通って転送される必要
がないためフォールスルー遅延を減少させたが：データ
の大きいブロックをバッファとして記憶するために極め
て好ましい集積回路の形態で簡単には構成できない。各
メモリステージは出力バスを励振する独立したトランジ
スタを必要とし、その結果の配線、複雑さ、チップ領域
の増加および大電力の消散問題により前述の装置を実用
的でないものにしている。フォールスルー遅延を最小と
するが、簡単でありかつコスト的に効果的である一方、
集積回路として製造できるようにするよう設計されたＦ
ＩＦＯが要求されている。
許第４，３１４，３６１号は単一の固定入力側と可変の
出力側とを有するシフトレジスタタイプの別のＦＩＦＯ
メそり装置を開示している。この特許においては、各メ
モリステージは出力バスに接続されており、論理回路は
バッファからデータが抽出される段を選択する。この装
置では、データがＦＩＦＯ全体を通って転送される必要
がないためフォールスルー遅延を減少させたが：データ
の大きいブロックをバッファとして記憶するために極め
て好ましい集積回路の形態で簡単には構成できない。各
メモリステージは出力バスを励振する独立したトランジ
スタを必要とし、その結果の配線、複雑さ、チップ領域
の増加および大電力の消散問題により前述の装置を実用
的でないものにしている。フォールスルー遅延を最小と
するが、簡単でありかつコスト的に効果的である一方、
集積回路として製造できるようにするよう設計されたＦ
ＩＦＯが要求されている。
発明の概要
本発明は従来技術によるＦＩＦＯメモリの制限および欠
点を除去しようとするものである。
点を除去しようとするものである。
したがって、本発明の主要な目的は、極めて急速なフォ
ールスル一時間で、かつほとんどのＲＡＭをベースとし
たＦＩＦＯにおけるよりも速いシフトインおよびシフト
アウト速度でデータの全ブロックをバッファとして記憶
しつるＦＩＦＯデータメモリを提供することである。
ールスル一時間で、かつほとんどのＲＡＭをベースとし
たＦＩＦＯにおけるよりも速いシフトインおよびシフト
アウト速度でデータの全ブロックをバッファとして記憶
しつるＦＩＦＯデータメモリを提供することである。
本発明の別の目的は、ＲＡＭをペースとした設計におい
て必要とされる複雑な復号器や同調ロジックを要せず、
設計の簡単なＦＩＦＯデータメモリを提供することであ
る。
て必要とされる複雑な復号器や同調ロジックを要せず、
設計の簡単なＦＩＦＯデータメモリを提供することであ
る。
本発明のさらに別の目的は、データの全ブロックをバッ
ファとして記憶でき、かつ集積回路技術を用いて実行し
つるＦＩＦＯデータメモリを提供することである。
ファとして記憶でき、かつ集積回路技術を用いて実行し
つるＦＩＦＯデータメモリを提供することである。
前述およびその他の目的はフォールスルー遅延を減少さ
せ、かつ簡単な設計を提供するＦＩＦＯデータメモリに
より本発明において達成される。
せ、かつ簡単な設計を提供するＦＩＦＯデータメモリに
より本発明において達成される。
本発明によれば、ＦＩＦＯデータメモリは複数のシフト
レジスタステージ（段）、即ちカスケードオペレーショ
ンを行なうよう連結された複数のメモリセルラ含む。シ
フトレジスタ段はセクション（ｓｅｃｔｉｏｎ）、に順
次配置されている。前記レジスタセクションの各々は関
連の入力側および出力側を有する。さらに、各レジスタ
セクションは数の異なるレジスタ段から構成されており
、したがって、異なった長さを有するものといえる。Ｆ
ＩＦＯの入力側に最も近い第１のセクションの長さは最
も長く、順次セクションの長さは短くなり、出力側に最
も近い最後のセクションの長さは最小である。
レジスタステージ（段）、即ちカスケードオペレーショ
ンを行なうよう連結された複数のメモリセルラ含む。シ
フトレジスタ段はセクション（ｓｅｃｔｉｏｎ）、に順
次配置されている。前記レジスタセクションの各々は関
連の入力側および出力側を有する。さらに、各レジスタ
セクションは数の異なるレジスタ段から構成されており
、したがって、異なった長さを有するものといえる。Ｆ
ＩＦＯの入力側に最も近い第１のセクションの長さは最
も長く、順次セクションの長さは短くなり、出力側に最
も近い最後のセクションの長さは最小である。
各セクションの長さは、割込みのないデータの流れを保
証しながら、・バッファを通るフォールスルー遅延を減
少させるよう適正化し、かつこれらの適度のセクション
の長さは最大必要遅延時間、各々の個別の段のバブル（
ｂｌＬｂｂｌｅ）およびシフト時間、最大許容入力およ
び出力クロック速度およびＦＩＦＯデータメモリの所望
の長さの関数である。
証しながら、・バッファを通るフォールスルー遅延を減
少させるよう適正化し、かつこれらの適度のセクション
の長さは最大必要遅延時間、各々の個別の段のバブル（
ｂｌＬｂｂｌｅ）およびシフト時間、最大許容入力およ
び出力クロック速度およびＦＩＦＯデータメモリの所望
の長さの関数である。
シフトレジスタセクションおよび内部シフトレジスタ段
は出力側が入力側に連結されているため、第１の段の入
力側に入るデータは最終セクションの最終段の出力側に
達するまで段から段へラインをシフトダウンする。
は出力側が入力側に連結されているため、第１の段の入
力側に入るデータは最終セクションの最終段の出力側に
達するまで段から段へラインをシフトダウンする。
さ−らに、バイパスバスが、データパルスが通って導入
される各レジスタセクションの入力ターミナルに選択的
に連結される。送入されてくるデータは、データが空で
あるＦＩＦＯレジスタセクションを内部的に分岐して、
データで充満しておらず、出力側に最も近いレジスタセ
クションに入る。
される各レジスタセクションの入力ターミナルに選択的
に連結される。送入されてくるデータは、データが空で
あるＦＩＦＯレジスタセクションを内部的に分岐して、
データで充満しておらず、出力側に最も近いレジスタセ
クションに入る。
空のＦＩＦＯの場合、このレジスタセクションも、長さ
の最も短い空セクションである。
の最も短い空セクションである。
各レジスタ段は自動クロッキングを開始させるための状
態および制御ロジックを有し、そのためデータはデータ
メモリの出力側に向かってシフトされる。前記状態ロジ
ック手段は当該段に対して空のデータ状態と、先の段に
対してデータ充満状態との発生を検出する。双方の状態
が検出されると、各メモリ役向の制御ロジックは自動ク
ロッキングオペレーションを開始し、先の段からのデー
タが現在の空の段にシフトされる。その時点で当該デー
タを含む段に対する状態ロジック手段がそれ自体のステ
ージおよび先行段に対してデータ充満状態を検出するま
でデータは前記プロセスによって、段毎にシフトされ続
ける。この自動クロッキングプロセスによって、ＦＩＦ
Ｏメモリの左側へ入ったデータは自動的に右方にシフト
サれ、外部のシフトインクロックから完全に非同期性に
される。
態および制御ロジックを有し、そのためデータはデータ
メモリの出力側に向かってシフトされる。前記状態ロジ
ック手段は当該段に対して空のデータ状態と、先の段に
対してデータ充満状態との発生を検出する。双方の状態
が検出されると、各メモリ役向の制御ロジックは自動ク
ロッキングオペレーションを開始し、先の段からのデー
タが現在の空の段にシフトされる。その時点で当該デー
タを含む段に対する状態ロジック手段がそれ自体のステ
ージおよび先行段に対してデータ充満状態を検出するま
でデータは前記プロセスによって、段毎にシフトされ続
ける。この自動クロッキングプロセスによって、ＦＩＦ
Ｏメモリの左側へ入ったデータは自動的に右方にシフト
サれ、外部のシフトインクロックから完全に非同期性に
される。
さらに、当該セクションのデータが充満の状態あるいは
データが空の状態のいずれかを指示するために状態手段
が各レジスタセクションに連結されている。制御ロジッ
ク手段が各レジスタセクションに連結されており、いず
れのレジスタセクションがバイパスバスからデータを受
取ることになっているか選択するために前記状態手段に
応答する。制御ロジックは、フォールスルー遅延時間を
減少させるために、データで充満しておらず、かつデー
タメモリの出力側ステージに最も近いレジスタセクショ
ンへデータが常に書込まれる。
データが空の状態のいずれかを指示するために状態手段
が各レジスタセクションに連結されている。制御ロジッ
ク手段が各レジスタセクションに連結されており、いず
れのレジスタセクションがバイパスバスからデータを受
取ることになっているか選択するために前記状態手段に
応答する。制御ロジックは、フォールスルー遅延時間を
減少させるために、データで充満しておらず、かつデー
タメモリの出力側ステージに最も近いレジスタセクショ
ンへデータが常に書込まれる。
入力側ステージと出力側ステージとは独立したクロック
入力側を有し、それらは、それぞれ送出−のサブシステ
ムと受取り側のサブシステムとによって制御される。ク
ロック入力側は、ＦＩＦＯメモリに対してデータが書込
みあるいは読出しされる速度を制御する。このように、
データが受取り側サブシステムによりＦＩＦＯメモリか
ら読出されるのと同時に送出側のサブシステムによりＦ
ＩＦＯメモリへ書込みつるという点において、データ転
送は全く非同期的である。
入力側を有し、それらは、それぞれ送出−のサブシステ
ムと受取り側のサブシステムとによって制御される。ク
ロック入力側は、ＦＩＦＯメモリに対してデータが書込
みあるいは読出しされる速度を制御する。このように、
データが受取り側サブシステムによりＦＩＦＯメモリか
ら読出されるのと同時に送出側のサブシステムによりＦ
ＩＦＯメモリへ書込みつるという点において、データ転
送は全く非同期的である。
ＦＩＦＯはシフトレジスタ、バイパスバスおよび制御回
路から構成される単純な構成である。バイパスバスへの
接続がレジスタレベルでなり、セクションレベルにおい
てのみ発生するので、励振および相互接続回路は最小と
され、電力消散の問題を最小にさせて集積回路として実
用的に実現できる。その結果、ＦＩＦＯデータメモリは
遅れによる降下を最小として高クロック速度で動作可能
である。ＦＩＦＯレジスタは一方向性であるので、内部
自動クロック速度は、ＩＣ化に使用する半導体技術によ
って左右される、使用回路の伝搬遅れによってのみ制限
されるため極めて高速とじつる。
路から構成される単純な構成である。バイパスバスへの
接続がレジスタレベルでなり、セクションレベルにおい
てのみ発生するので、励振および相互接続回路は最小と
され、電力消散の問題を最小にさせて集積回路として実
用的に実現できる。その結果、ＦＩＦＯデータメモリは
遅れによる降下を最小として高クロック速度で動作可能
である。ＦＩＦＯレジスタは一方向性であるので、内部
自動クロック速度は、ＩＣ化に使用する半導体技術によ
って左右される、使用回路の伝搬遅れによってのみ制限
されるため極めて高速とじつる。
本発明の前述およびその他の目的、特徴、局面および利
点は、以下の詳細な説明および特許請求の範囲を検討す
ることによりさらに児全に認められる。
点は、以下の詳細な説明および特許請求の範囲を検討す
ることによりさらに児全に認められる。
好適な実施例の説明
本発明によるＦＩＦＯを第１図において全体的に１０で
示す。好適な実施例において、ＦＩＦＯは２６５の９ビ
ツトワードまでのデータブロックをバッファとして記憶
でき、特にＭＭＯ８あるいはＣＭＯ８技術を用いた大規
模集積回路として実現するのに適している。ＦＩＦＯの
重要な用途は、異なったデータ速度で演算し、例えばコ
ンピュータメモリと、プリンタのようなより遅い周辺装
置のように共通のクロックを共用しない、２つのサブシ
ステムの間の全同期性インタフェース装置としてである
。
示す。好適な実施例において、ＦＩＦＯは２６５の９ビ
ツトワードまでのデータブロックをバッファとして記憶
でき、特にＭＭＯ８あるいはＣＭＯ８技術を用いた大規
模集積回路として実現するのに適している。ＦＩＦＯの
重要な用途は、異なったデータ速度で演算し、例えばコ
ンピュータメモリと、プリンタのようなより遅い周辺装
置のように共通のクロックを共用しない、２つのサブシ
ステムの間の全同期性インタフェース装置としてである
。
ＦＩＦＯは双方同性であって、いずれかの１回でデータ
の全ブロックを記憶し、かつ転送する。
の全ブロックを記憶し、かつ転送する。
これは、入力バス１６、出力バス２０および従来の三状
態装置を用いるＩ／Ｄボート１２及び１４とを用いるこ
とによって可能とされる。第１図を参照すれば、ＦＩＦ
Ｏは６個のメインブロックを有するものとして示されて
いる。データＡ。−Ａ８はボートＡ１２によりＦＩＦＯ
ｌｏへ入り、データＢ。−Ｂ８ はＦＩＦＯの選択した
方向に応じてボート８．１４によって入る。双方向性デ
ータボート１２と１４とは全同期性のオイレーションを
提供するために、データをそれぞれシフトインあるいは
シフトアウトするためにクロック人力ＡＣＬＫおよびＢ
ＣＬＫを有する。フラッグ出力ＡＲＦＤ／ＤＡＶおよび
ＢＲＦＤ／ＤＡＶとはＦＩＦＯレジスタブロック１８の
最初と最後の記憶レジスタステージの状態を示す。レジ
スタブロックにおいて三状態の出カバソファに対して出
力使用可能入力ＡＯＥおよびＥＯＥが提供され、これは
以下においてさらに詳細に説明する。
態装置を用いるＩ／Ｄボート１２及び１４とを用いるこ
とによって可能とされる。第１図を参照すれば、ＦＩＦ
Ｏは６個のメインブロックを有するものとして示されて
いる。データＡ。−Ａ８はボートＡ１２によりＦＩＦＯ
ｌｏへ入り、データＢ。−Ｂ８ はＦＩＦＯの選択した
方向に応じてボート８．１４によって入る。双方向性デ
ータボート１２と１４とは全同期性のオイレーションを
提供するために、データをそれぞれシフトインあるいは
シフトアウトするためにクロック人力ＡＣＬＫおよびＢ
ＣＬＫを有する。フラッグ出力ＡＲＦＤ／ＤＡＶおよび
ＢＲＦＤ／ＤＡＶとはＦＩＦＯレジスタブロック１８の
最初と最後の記憶レジスタステージの状態を示す。レジ
スタブロックにおいて三状態の出カバソファに対して出
力使用可能入力ＡＯＥおよびＥＯＥが提供され、これは
以下においてさらに詳細に説明する。
ＦＩＦＯの入力バス１６は９ビツトの先入れ／先出しレ
ジスタブロック１８により２６５ワードの入力側にボー
トＡ１２あるいはボートＢ１４のいずれかからデータを
転送する。ＦＩＦＯレジスタブロック１８は種々の長さ
のレジスタセク７ヨンヘグループ化された多数のシフト
レジスタ段と、各レジスタ・ステーションに連結された
バイパスバス４０とを含む。本発明のこれらの重要な特
徴については第２図に関して詳細に説明する。ＦＩＦＯ
出力バス２０は出力データをＦＩＦＯレジスタブロック
１８からボートＢ１４あるいはボート、４１２まで転送
する。ＦＩＦＯの動作の方向は制御ブロック２２への入
力ＤＩＲによって制御される。
ジスタブロック１８により２６５ワードの入力側にボー
トＡ１２あるいはボートＢ１４のいずれかからデータを
転送する。ＦＩＦＯレジスタブロック１８は種々の長さ
のレジスタセク７ヨンヘグループ化された多数のシフト
レジスタ段と、各レジスタ・ステーションに連結された
バイパスバス４０とを含む。本発明のこれらの重要な特
徴については第２図に関して詳細に説明する。ＦＩＦＯ
出力バス２０は出力データをＦＩＦＯレジスタブロック
１８からボートＢ１４あるいはボート、４１２まで転送
する。ＦＩＦＯの動作の方向は制御ブロック２２への入
力ＤＩＲによって制御される。
制御ブロック２２はプログラム可能のデータ循環ブロッ
ク２４とＣＲＣ計算ブロック２６とを制御する手段を提
供する。制御ブロック２２は送出側サブシステム−ＭＲ
（マスターリセット）、ＤＩＲ（方向制御）およびＣＱ
ＮＴ Ａ；’Ｎ（制御使用可能）からの入力信号を受
取る。データ循環ブロック２４はプログラム命令特にＦ
ＩＦＯを大 １規模の循環シフトレジスタ
に変換する。ＣＲＣ計算ブロック２６はビット誤りの検
出に対して周期的な冗長性検査文字を計算する従来の回
路を提供する。
ク２４とＣＲＣ計算ブロック２６とを制御する手段を提
供する。制御ブロック２２は送出側サブシステム−ＭＲ
（マスターリセット）、ＤＩＲ（方向制御）およびＣＱ
ＮＴ Ａ；’Ｎ（制御使用可能）からの入力信号を受
取る。データ循環ブロック２４はプログラム命令特にＦ
ＩＦＯを大 １規模の循環シフトレジスタ
に変換する。ＣＲＣ計算ブロック２６はビット誤りの検
出に対して周期的な冗長性検査文字を計算する従来の回
路を提供する。
第２図を参照すれば、レジスタブロック８がさらに詳し
く示されている。ＦＩＦＯ入カバメカバス１６−タを受
取る入力ステージ３８が示されている。長さの異なる５
個のＦＩＦＯレジスタセクション２８．３０．３２．３
４および３６が設けられている。前記レジスタセクショ
ンは一緒になって２６５ワード×９ビツトのアレイを形
成する。
く示されている。ＦＩＦＯ入カバメカバス１６−タを受
取る入力ステージ３８が示されている。長さの異なる５
個のＦＩＦＯレジスタセクション２８．３０．３２．３
４および３６が設けられている。前記レジスタセクショ
ンは一緒になって２６５ワード×９ビツトのアレイを形
成する。
個々のレジスタセクションの構成については第３図に詳
細に示し、かつ以下さらに詳しく説明する。
細に示し、かつ以下さらに詳しく説明する。
レジスタセクション２８がら３６までは一方のセクショ
ンの出力側が次のセクションの入力側に接続されるよう
にしてラインに沿って接続されてカスケードオイレーシ
ョンを行なうよう連結されている。レジスタセクション
２８の入力側に提供されるデータはレジスタ段３６に向
かって流れ始める。
ンの出力側が次のセクションの入力側に接続されるよう
にしてラインに沿って接続されてカスケードオイレーシ
ョンを行なうよう連結されている。レジスタセクション
２８の入力側に提供されるデータはレジスタ段３６に向
かって流れ始める。
サラニ、各レジスタセクションはバイパスバス４０を介
して入力段３８からデータを受取ることができる。ＦＩ
ＦＯ入カバメカバス１６るデータはバイパスバス４０に
提供され、各レジスタセクションは、レジスタセクショ
ン３６かう始ってレジスタセクション２８で終るように
順次充填される。
して入力段３８からデータを受取ることができる。ＦＩ
ＦＯ入カバメカバス１６るデータはバイパスバス４０に
提供され、各レジスタセクションは、レジスタセクショ
ン３６かう始ってレジスタセクション２８で終るように
順次充填される。
データは出力段４２を介してＦＩＦＯアレイからアンロ
ードされ、その結果、前のレジスタセクションにおける
データが出力段４２に向がって順次流れる。入力段４２
から入ってくるデータは常にアレイに記憶された既存の
データを迂回してデータの順序を保持する。
ードされ、その結果、前のレジスタセクションにおける
データが出力段４２に向がって順次流れる。入力段４２
から入ってくるデータは常にアレイに記憶された既存の
データを迂回してデータの順序を保持する。
入ってくるデータの目的地はいずれか任意の時でのＦＩ
ＦＯアレイの状態によって決定される。
ＦＯアレイの状態によって決定される。
レジスタセクション２８から３６までの各々は（データ
用に準備された）ローカルＲＦＤと、ＭＴ（空）フラッ
グ出力信号とを発生させ、それらはＦＣ（フルカスケー
ド）制御入力と共に状態レジスタおよび制御ロジック４
４へ提供される。
用に準備された）ローカルＲＦＤと、ＭＴ（空）フラッ
グ出力信号とを発生させ、それらはＦＣ（フルカスケー
ド）制御入力と共に状態レジスタおよび制御ロジック４
４へ提供される。
状態レジスタおよび制御ロジック４４への入力信号は、
入力データがあるとすればいずれのレジスタセクション
がそれを受取るかを決定するために使用される状態変数
である。
入力データがあるとすればいずれのレジスタセクション
がそれを受取るかを決定するために使用される状態変数
である。
有効なシフトイン（ＳＩ）クロックエツジにおいて、ア
レイの状態は、データがＦＩＦＯ入力段３８ヘクロック
されるにつれて状態レジスタおよび制御ロジック４４ヘ
ラツチされる。状態レジスタおよび制御ロジック４４の
出力が信号ＬＤｎ（ロードデータ）を介して適当なレジ
スタセクションが入力段３８からデータを受入れできる
ようにする。ＦＩＦＯ入カバメカバス１６ＦＤ（データ
用に準備された）フラッグは、データが入力段３８から
、レジスタセクション２８−３６の中の１個あるいは出
力段４２へ転送されている間は無効となる。
レイの状態は、データがＦＩＦＯ入力段３８ヘクロック
されるにつれて状態レジスタおよび制御ロジック４４ヘ
ラツチされる。状態レジスタおよび制御ロジック４４の
出力が信号ＬＤｎ（ロードデータ）を介して適当なレジ
スタセクションが入力段３８からデータを受入れできる
ようにする。ＦＩＦＯ入カバメカバス１６ＦＤ（データ
用に準備された）フラッグは、データが入力段３８から
、レジスタセクション２８−３６の中の１個あるいは出
力段４２へ転送されている間は無効となる。
ＲＦＤフラッグはＯＲゲート４７の出力により制御され
、ＯＲゲートの入力はレジスタセクション２８から３６
までにおけるクロック信号として発生する。ＲＦＤフラ
ッグは各クロックサイクル毎に休止し：ＲＦＤがアクテ
ィブ（αｃｔｚ−ｖｇ）となる限りはＦＩＦＯは充満さ
れていない。深さ方向に多数の装置をカスケード（縦続
）することによりＦＩＦＯを延ばすことができるように
制御入力ＦＣ（フルカスケード）が設けられている。Ｆ
Ｃ入力がカスケード化した装置のアレイにおける空のＦ
ＩＦＯバッファに対して休止しているとすれば、その場
合データは入力段３８から直接出力段４２までフォール
スルー（ＦＴ）を行い、アレイ全体に対する全体のフォ
ールスル一時間を最小にす６・ｉ ｏ −ｔ（Ａ／ ７
’） −０’） ７１“６“・′″ＦＯ。
、ＯＲゲートの入力はレジスタセクション２８から３６
までにおけるクロック信号として発生する。ＲＦＤフラ
ッグは各クロックサイクル毎に休止し：ＲＦＤがアクテ
ィブ（αｃｔｚ−ｖｇ）となる限りはＦＩＦＯは充満さ
れていない。深さ方向に多数の装置をカスケード（縦続
）することによりＦＩＦＯを延ばすことができるように
制御入力ＦＣ（フルカスケード）が設けられている。Ｆ
Ｃ入力がカスケード化した装置のアレイにおける空のＦ
ＩＦＯバッファに対して休止しているとすれば、その場
合データは入力段３８から直接出力段４２までフォール
スルー（ＦＴ）を行い、アレイ全体に対する全体のフォ
ールスル一時間を最小にす６・ｉ ｏ −ｔ（Ａ／ ７
’） −０’） ７１“６“・′″ＦＯ。
レジスタブロックの状態を全体として指示するよう信号
ＦＵＬＬ２−よびＥＭＰＴ’Ｙを提供する単に組合せロ
ジックである。これらの信号は各レジスタセクションか
らのローカルＦＬ（充満）およびＭＴ（空）状態入力か
ら発生する。
ＦＵＬＬ２−よびＥＭＰＴ’Ｙを提供する単に組合せロ
ジックである。これらの信号は各レジスタセクションか
らのローカルＦＬ（充満）およびＭＴ（空）状態入力か
ら発生する。
以下の論理式は、有効なシフトインクロックエツジにお
いて人力ステージ３８からデータを受入れるよう、レジ
スタセクション２８から３６１での１個あるいは出力段
４２を選択するに要する状態を規定し、ＬＤｎ（ロード
データ）は当該セクタ ｉヨンに対する選定
信号である。信号ＦＴ（フォールスルー）は前述のよう
にアレイ全体をバイパスするためのものである。これら
の等式に対して、レジスタセクション２８から３６まで
はそれぞれ１から５までとして説明し、５は入力側に最
も近く、■は出力側に最も近い。
いて人力ステージ３８からデータを受入れるよう、レジ
スタセクション２８から３６１での１個あるいは出力段
４２を選択するに要する状態を規定し、ＬＤｎ（ロード
データ）は当該セクタ ｉヨンに対する選定
信号である。信号ＦＴ（フォールスルー）は前述のよう
にアレイ全体をバイパスするためのものである。これら
の等式に対して、レジスタセクション２８から３６まで
はそれぞれ１から５までとして説明し、５は入力側に最
も近く、■は出力側に最も近い。
ＬＤ １ ＝ Ｉ Ｒ’ＦＤ・２ＭＴ・（ＦＣ＋ＩＭＴ
）ＬＤ２＝２ＥＦＤ・３ＭＴ・Ｃ２ＭＴ＋ＬＲＦＤ）Ｌ
Ｄ３＝３ＲＦＤ・４ＭＴ・（３ＭＴ＋２ＲＦＤ）ＬＤ４
＝４ＲＦＤ・５ＭＴ・（４ＭＴ＋３ＲＦＤ）ＬＤ５＝５
ＲＦＤ・Ｃ５ＭＴ＋４ＲＦＤ）ＦＴ＝ＦＣ・ ＩＭＴ 有効シフトアウト（ＳＯ）クロックエツジにおいてデー
タは出力段４２からアンロードできる。入力段３８にお
ける類似の制御ラッチが、ＦＩＦＯが充満あるいはリセ
ットさ几れば入ってくるデータを常に丁度阻止するよう
に、出カバソファが三状態であれば常に、データがシフ
トアウトされないよう阻止する。
）ＬＤ２＝２ＥＦＤ・３ＭＴ・Ｃ２ＭＴ＋ＬＲＦＤ）Ｌ
Ｄ３＝３ＲＦＤ・４ＭＴ・（３ＭＴ＋２ＲＦＤ）ＬＤ４
＝４ＲＦＤ・５ＭＴ・（４ＭＴ＋３ＲＦＤ）ＬＤ５＝５
ＲＦＤ・Ｃ５ＭＴ＋４ＲＦＤ）ＦＴ＝ＦＣ・ ＩＭＴ 有効シフトアウト（ＳＯ）クロックエツジにおいてデー
タは出力段４２からアンロードできる。入力段３８にお
ける類似の制御ラッチが、ＦＩＦＯが充満あるいはリセ
ットさ几れば入ってくるデータを常に丁度阻止するよう
に、出カバソファが三状態であれば常に、データがシフ
トアウトされないよう阻止する。
第１図の制御ブロック２２からくるマスクリセット制御
ＭＲがそれぞれの内部レジスタ段で制御ロジックをリセ
ットするために提供され、アレイにおける全ての既存デ
ータを無効にする。
ＭＲがそれぞれの内部レジスタ段で制御ロジックをリセ
ットするために提供され、アレイにおける全ての既存デ
ータを無効にする。
第３図はＦＩＦＯレジスタセクション２８から３６まで
のいずれかにおける内部構造を示す。各ＦＩＦＯレジス
タセクションは多数の内部レジスタ段と支援制御ロジッ
クとから構成されている。各段はビットＯから８で示′
￥９個のＤタイプラッチから構成されるデータワードレ
ジスタ５０をクロックする制御ロジック４８を含む。ま
た、各制御ロジック４８は、関連のデータワードレジス
タが充満されているときを示すよう起動し、あるいは関
連のデータワードレジスタが空であるときを示すよう非
作動となる状態マーカビットＦＬｘ を記憶する。
のいずれかにおける内部構造を示す。各ＦＩＦＯレジス
タセクションは多数の内部レジスタ段と支援制御ロジッ
クとから構成されている。各段はビットＯから８で示′
￥９個のＤタイプラッチから構成されるデータワードレ
ジスタ５０をクロックする制御ロジック４８を含む。ま
た、各制御ロジック４８は、関連のデータワードレジス
タが充満されているときを示すよう起動し、あるいは関
連のデータワードレジスタが空であるときを示すよう非
作動となる状態マーカビットＦＬｘ を記憶する。
マーカビットは制御ロジック４８が、先の制御ロジック
段の状態を僅出し、かつそれ自体の状態を後続の制御ロ
ジック段へ継ぐことができるようにする。
段の状態を僅出し、かつそれ自体の状態を後続の制御ロ
ジック段へ継ぐことができるようにする。
ローカルツリーロジック４９は全体としてレジスタセク
ション用のＦＬおよびＭＴ状態信号を提供する単なる組
合せロジックであって、これらの出力バグローバルツリ
ーロジック４６へ送られる。
ション用のＦＬおよびＭＴ状態信号を提供する単なる組
合せロジックであって、これらの出力バグローバルツリ
ーロジック４６へ送られる。
各データワードレジスタ５０は関連の制御ロジック４８
により自動クロックする。制御ロジック４８がそれ自体
のデータワードレジスタで空の状態を示し、同時に先の
段のデータワードレジスタにおいて充満の状態を検出す
れば、先のデータワードレジスタからそれ自体のデータ
ワードレジスタへデータを転送し、それ自体のマーカビ
ットＦＬｘ を起動させ、かつ先の制御ロジック段４
８のマーカビットをリセットしイナクティブ（ｉｎα−
ｃｔｉυｅ）とさせるクロツクパルスＯｚ ｋ発生すせ
る。
により自動クロックする。制御ロジック４８がそれ自体
のデータワードレジスタで空の状態を示し、同時に先の
段のデータワードレジスタにおいて充満の状態を検出す
れば、先のデータワードレジスタからそれ自体のデータ
ワードレジスタへデータを転送し、それ自体のマーカビ
ットＦＬｘ を起動させ、かつ先の制御ロジック段４
８のマーカビットをリセットしイナクティブ（ｉｎα−
ｃｔｉυｅ）とさせるクロツクパルスＯｚ ｋ発生すせ
る。
データは、先のレジスタセクションからの通常のリップ
ル入力側５２の経路あるいは、第２図に示す状態レジス
タあるいは制御ロジック４４において発生する信号ＬＤ
ｎ（ロードデータ）により制御されたマルチプレクサ５
４を介してバイパスバス４０からのいずれかからレジス
タ２８から３６までのいずれかへ入ることができる。デ
ータがＦＩＦＯからシフトアウトされるにつれて、全て
の先行のデータは自動的に出力端に向かって流れる。所
定のレジスタセクションへの全ての有効入力データは出
力段まで流れるので、最後のロジン ・り段の状態ＦＬ
ｚ はＦＩＦＯがデータを出力する状態となったとき
を指示する。同様に、全ての空の位置が自動的に入力端
までバブル（ｂｌＬｂｂｌｅ）化するので、第１の制御
ロジックステージの入力セクションの状態は、ＦＩＦＯ
がデータを受取る状態となったときを指示する。
ル入力側５２の経路あるいは、第２図に示す状態レジス
タあるいは制御ロジック４４において発生する信号ＬＤ
ｎ（ロードデータ）により制御されたマルチプレクサ５
４を介してバイパスバス４０からのいずれかからレジス
タ２８から３６までのいずれかへ入ることができる。デ
ータがＦＩＦＯからシフトアウトされるにつれて、全て
の先行のデータは自動的に出力端に向かって流れる。所
定のレジスタセクションへの全ての有効入力データは出
力段まで流れるので、最後のロジン ・り段の状態ＦＬ
ｚ はＦＩＦＯがデータを出力する状態となったとき
を指示する。同様に、全ての空の位置が自動的に入力端
までバブル（ｂｌＬｂｂｌｅ）化するので、第１の制御
ロジックステージの入力セクションの状態は、ＦＩＦＯ
がデータを受取る状態となったときを指示する。
個々のレジスタセクションの適正長さの選択に対して重
要なのは内部ステージの２個のパラメータである。これ
らのパラメータは、ＦＩＦＯに入力されると、データが
すでにデータを含んでいる出力、即ち次の段に達するま
で空の段を通して連続的にシフトするという原理に基い
ている。
要なのは内部ステージの２個のパラメータである。これ
らのパラメータは、ＦＩＦＯに入力されると、データが
すでにデータを含んでいる出力、即ち次の段に達するま
で空の段を通して連続的にシフトするという原理に基い
ている。
一方のレジスタ段から次の連続した段までデータが要す
る時間、即ちデータの「ドロップ」はＴドリップ、即ち
「ドリップ時間」として規定される。一方のレジスタ段
から、先行する充満した段まで動く、データが空になる
、即ち「バブル化する」時間はＴバブル、即ち「バブル
化時間」として規定される。一般的には、Ｔドリップは
、概念的には同じように見えるが通常はＴバブルより僅
かに小さい。本実施例においては、Ｔドリップは２５ナ
ノ秒で、Ｔバブルは主として回路設計ならびに使用され
る半導体技術におけるゲート経路の差により２８ナノ秒
である。
る時間、即ちデータの「ドロップ」はＴドリップ、即ち
「ドリップ時間」として規定される。一方のレジスタ段
から、先行する充満した段まで動く、データが空になる
、即ち「バブル化する」時間はＴバブル、即ち「バブル
化時間」として規定される。一般的には、Ｔドリップは
、概念的には同じように見えるが通常はＴバブルより僅
かに小さい。本実施例においては、Ｔドリップは２５ナ
ノ秒で、Ｔバブルは主として回路設計ならびに使用され
る半導体技術におけるゲート経路の差により２８ナノ秒
である。
ある種の主なパラメータは、適正な性能を達成するため
に送出側サブシステムと受取側システムの相互作用によ
って左右される。レジスタセクション２８から３６まで
の適正長さを選択する上でのパラメータ全体に重要なこ
とは希望するフォールスル一時間、Ｔフォールスルーと
必要とすル入力あるいは出力シフト時間、Ｔシフトであ
る。
に送出側サブシステムと受取側システムの相互作用によ
って左右される。レジスタセクション２８から３６まで
の適正長さを選択する上でのパラメータ全体に重要なこ
とは希望するフォールスル一時間、Ｔフォールスルーと
必要とすル入力あるいは出力シフト時間、Ｔシフトであ
る。
フォールスル一時間は、必要なデータブロックサイズを
考慮に入れて、特定システムの要求に対してできるだけ
短くあるべきである。本実施例において、Ｔフォールス
ルーは２６５バイトの最小データブロックサイズに対し
て５００ナノ秒となるよう選定した。
考慮に入れて、特定システムの要求に対してできるだけ
短くあるべきである。本実施例において、Ｔフォールス
ルーは２６５バイトの最小データブロックサイズに対し
て５００ナノ秒となるよう選定した。
パラメータＴシフトは、シフトインおよびシフトアウト
クロックが速度上に制限がある故に、即ちデータが内部
ＦＩＦＯクロック回路が動作する以上に速くＦＩＦＯレ
ジスタブロックにシフトインあるいはシフトアウトでき
る故に重要である。
クロックが速度上に制限がある故に、即ちデータが内部
ＦＩＦＯクロック回路が動作する以上に速くＦＩＦＯレ
ジスタブロックにシフトインあるいはシフトアウトでき
る故に重要である。
本実施例においてはＴシフトは８０ナノ秒である。
データはＴシフトより常に速いそれ自体の自動クロック
速度で個々のレジスタステージの間でシフトされる。し
たがって、ＦＩＦＯへ入るデータは、それがシフトアウ
トしうる以上の速さで内部で移動するため、ＦＩＦＯを
通してすでにシフトしつつあるデータに「追いつく」。
速度で個々のレジスタステージの間でシフトされる。し
たがって、ＦＩＦＯへ入るデータは、それがシフトアウ
トしうる以上の速さで内部で移動するため、ＦＩＦＯを
通してすでにシフトしつつあるデータに「追いつく」。
また、本実施例に対して提供した数字は最悪のケースに
対するものであることを注目すべきである。
対するものであることを注目すべきである。
出力側に最も近いレジスタセクション３６におけるステ
ージ（Ｎ１）の適正数は単に次式の通りである： Ｎ、−Ｔフォールスルー／Ｔドリップ Ｎ１ は整数であって、実際のフォールスル一時間カ最
低のＴフォールスルーであることを保証するために丸め
る必要がある。また前記式に対して、レジスタセクショ
ン２８から３６までは１から５で指示し、５は入力側に
最も近く、１は出力側に最も近い。先行するレジスタセ
クションに対しては次式が適用されるべきである： Ｎｊ ＝ （Ｎ、十・・・・十＃（ｊ−１））ｘ（Ｔシ
フト−Ｔバブル−Ｔドリップ）／Ｔドリップ 前記と同じことがＮｊ にも適用され、整数に丸める必
要がある。市販のコンポーネントにより適当な組のＦＩ
ＦＯレジスタ長さを見つけることは困難である。しかし
ながら、カスタムＩＣにおいては、ＦＩＦＯの特定の応
用に対して適当なサイズである一連のレジスタセクショ
ン長さを有するＦＩＦＯを設計するために前記の式を使
用することができる。レジスタセクションの長さが特定
の応用に対して適正でないならば、データの遅れにより
時間のギャップを有する、連続的にシフトした入力デー
タの流れが出力データの流れにおいて発生しつる。しか
しデータの一貫性はレジスタセクションの長さとは独立
しており；セクション化することによって出力データの
タイミングのみが影響を受ける。
ージ（Ｎ１）の適正数は単に次式の通りである： Ｎ、−Ｔフォールスルー／Ｔドリップ Ｎ１ は整数であって、実際のフォールスル一時間カ最
低のＴフォールスルーであることを保証するために丸め
る必要がある。また前記式に対して、レジスタセクショ
ン２８から３６までは１から５で指示し、５は入力側に
最も近く、１は出力側に最も近い。先行するレジスタセ
クションに対しては次式が適用されるべきである： Ｎｊ ＝ （Ｎ、十・・・・十＃（ｊ−１））ｘ（Ｔシ
フト−Ｔバブル−Ｔドリップ）／Ｔドリップ 前記と同じことがＮｊ にも適用され、整数に丸める必
要がある。市販のコンポーネントにより適当な組のＦＩ
ＦＯレジスタ長さを見つけることは困難である。しかし
ながら、カスタムＩＣにおいては、ＦＩＦＯの特定の応
用に対して適当なサイズである一連のレジスタセクショ
ン長さを有するＦＩＦＯを設計するために前記の式を使
用することができる。レジスタセクションの長さが特定
の応用に対して適正でないならば、データの遅れにより
時間のギャップを有する、連続的にシフトした入力デー
タの流れが出力データの流れにおいて発生しつる。しか
しデータの一貫性はレジスタセクションの長さとは独立
しており；セクション化することによって出力データの
タイミングのみが影響を受ける。
本実施例においては、レジスタセクション２８から３６
までの適正長さは計２６２レジスタに対してそれぞれ１
３０．６９．３３．１６．１４である。ざらに、入力段
３８はデータのゲートインに対して２個のレジスタを要
し、出力段４２はデータのゲートアウトに対して１個の
追加レジスタを要する。したがって全体の長さは２６５
ピツトである。
までの適正長さは計２６２レジスタに対してそれぞれ１
３０．６９．３３．１６．１４である。ざらに、入力段
３８はデータのゲートインに対して２個のレジスタを要
し、出力段４２はデータのゲートアウトに対して１個の
追加レジスタを要する。したがって全体の長さは２６５
ピツトである。
さて第４図を参照すれば、内部の一方向性構造を用いて
ＦＩＦＯに双方向性オペレーションを提供するバス切換
ロジックを主として含むボートＡ１２の詳細なブロック
勝因が示されている。ポートＡ１２は送出側サブシステ
ムからの双方向性データバスにおいてデータバイトＡ。
ＦＩＦＯに双方向性オペレーションを提供するバス切換
ロジックを主として含むボートＡ１２の詳細なブロック
勝因が示されている。ポートＡ１２は送出側サブシステ
ムからの双方向性データバスにおいてデータバイトＡ。
−Ａ８を受取る。
入力制御装置５８は制御ブロック２２からＣＯＮ Ｅ
Ｎ（制御使用可能）およびＤＩＲ（方向選択）信号を受
取る。ＤＩＲ選択信号がＡからＢを指示し、かつＣ０Ｎ
Ｔ ＥＮが使用不能であれば、データバイトＡ。−Ａ
８ が三状態バッファ６０を介してＦＩＦＯ入カバヌ
カバス１６される。Ｃ０ＮＴＥＮが作用すれば、バッフ
ァ６０が使用不能となり、かつデータバイトＡ。−Ａ８
が代りにデータ再循環ブロック２４およびＣＲＣ計算ブ
ロック２６へ分岐される。
Ｎ（制御使用可能）およびＤＩＲ（方向選択）信号を受
取る。ＤＩＲ選択信号がＡからＢを指示し、かつＣ０Ｎ
Ｔ ＥＮが使用不能であれば、データバイトＡ。−Ａ
８ が三状態バッファ６０を介してＦＩＦＯ入カバヌ
カバス１６される。Ｃ０ＮＴＥＮが作用すれば、バッフ
ァ６０が使用不能となり、かつデータバイトＡ。−Ａ８
が代りにデータ再循環ブロック２４およびＣＲＣ計算ブ
ロック２６へ分岐される。
制御ブロック２２からの信号Ｃ０ＮＴ ＥＮ（制御使
用可能）およびＤＩＲ（方向選択）も出力制御ブロック
６４へ提供され、該ブロックが送出側サブシステムから
追加の信号人力ＡＯＥ （出力使用可能）を受取る。出
力制御ブロック６４は、ＤＩＲがＢからＡへ送られ、Ａ
ＯＥが使用可能で、かつＣ０ＮＴ ＥＮが使用不能の
ときのみ三状態バッファ６６を使用可能とする。３個の
制御信号が一緒になって、ポートＡ１２がデータ入力あ
るいはデータ出力ポートとして作動しているか否かを検
出する。
用可能）およびＤＩＲ（方向選択）も出力制御ブロック
６４へ提供され、該ブロックが送出側サブシステムから
追加の信号人力ＡＯＥ （出力使用可能）を受取る。出
力制御ブロック６４は、ＤＩＲがＢからＡへ送られ、Ａ
ＯＥが使用可能で、かつＣ０ＮＴ ＥＮが使用不能の
ときのみ三状態バッファ６６を使用可能とする。３個の
制御信号が一緒になって、ポートＡ１２がデータ入力あ
るいはデータ出力ポートとして作動しているか否かを検
出する。
送出側サブシステムからクロック発生器６８までのクロ
ックラインＡＣＬＫは適当なシフトイン速度あるいはシ
フトアウト速度を有する。クロッ′り発生器６８からの
クロック信号は信号ＳＩライン（シフトイン）としてＦ
ＩＦＯ入カバヌカバス１６号ラインＳＯ（シフトアウト
）としてＦＩＦＯ出力バス２０へ、かつ信号ラインＣＲ
ＣＣＬＫとしてＣＲＣ通信ブロック２６へ接続される。
ックラインＡＣＬＫは適当なシフトイン速度あるいはシ
フトアウト速度を有する。クロッ′り発生器６８からの
クロック信号は信号ＳＩライン（シフトイン）としてＦ
ＩＦＯ入カバヌカバス１６号ラインＳＯ（シフトアウト
）としてＦＩＦＯ出力バス２０へ、かつ信号ラインＣＲ
ＣＣＬＫとしてＣＲＣ通信ブロック２６へ接続される。
状態指示ロジック７０は送出側サブシステムあるいは受
取側サブシステムへフラッグ出力ＡＲＦＤ／ＤＡＶ を
発生させる。信号ＡＲＦＤ／ＤＡＶはＦＩＦＯレジスタ
ブロック１８の最初と最後の記憶レジスタの状態を指示
する。ポートＡが入力側として作用している場合信号は
ＲＦＤ （データが準備された〕、あるいはポートＡが
出力側として抑止ＲＦＤ、ＤＩＲおよびＤＡＶである。
取側サブシステムへフラッグ出力ＡＲＦＤ／ＤＡＶ を
発生させる。信号ＡＲＦＤ／ＤＡＶはＦＩＦＯレジスタ
ブロック１８の最初と最後の記憶レジスタの状態を指示
する。ポートＡが入力側として作用している場合信号は
ＲＦＤ （データが準備された〕、あるいはポートＡが
出力側として抑止ＲＦＤ、ＤＩＲおよびＤＡＶである。
ＤＩＥがＡからＢに対してセットされ、ＲＦＤが非使用
可能であれば、ＲＦＤ／ＤＡＶフラッグがセットサれる
（アクティブハイ）；またＤＩＲがＢからＡにセットさ
れ、ＤＡＶが使用可能であればＲＦＤ／ＤＡＴ／フラッ
グがセットされる（アクティブロー）。
可能であれば、ＲＦＤ／ＤＡＶフラッグがセットサれる
（アクティブハイ）；またＤＩＲがＢからＡにセットさ
れ、ＤＡＶが使用可能であればＲＦＤ／ＤＡＴ／フラッ
グがセットされる（アクティブロー）。
第５図はポートＢ１４のさらに詳しいブロック線図を示
し、該ポートはポート、４１２と同様、内部の一方向性
構造を用いてＦＩＦＯに双方向性オペレーションを提供
するバス切換ロジックを主として含む。ポートＢ１４は
送出側サブシステムからの双方向性データバスにおいて
データバイトＡｏ−Ａ、を受取る。ポートＢ１４の構造
は、ＦＩＦＯ入カバヌカバス１６態バッファ７４を使用
可能あるいは使用不能とする入力制御７２を備えたポー
トＡの構造と同一であり、かつ補完する。
し、該ポートはポート、４１２と同様、内部の一方向性
構造を用いてＦＩＦＯに双方向性オペレーションを提供
するバス切換ロジックを主として含む。ポートＢ１４は
送出側サブシステムからの双方向性データバスにおいて
データバイトＡｏ−Ａ、を受取る。ポートＢ１４の構造
は、ＦＩＦＯ入カバヌカバス１６態バッファ７４を使用
可能あるいは使用不能とする入力制御７２を備えたポー
トＡの構造と同一であり、かつ補完する。
出力制御ブロック７６は、ＤＩＲがＡからＢにセットさ
れ、かつＢＯＥが使用不能の際のみ三状態バッファ７８
を使用可能とする。再循環およびＣＲＣ通信機能はボー
）Ａｌ ２のみによって制御されるためポートＢ１４の
ロジックにはＣ０ＮＴＥＮ入力側は何ら介在しないが、
これは単に設計上の選択の問題であった。送出側サブシ
ステムからクロック発生器８０へのクロックラインＢＣ
ＬＫは適当なシフトイン速度あるいはシフトアウト速度
状態にある。状態指示ロジック８２Ｉ−ｉ送量側あるい
は喪取側サブシステムへフラッグ出力ＥＲＦＤ／ＤＡＶ
を発生させる。 ゛ さて、ポート、４’１２およびポートＥ１４の双方のオ
ペレーションを全体的に検討する。データは、入力ポー
トでのＲＦＤフラッグが、該ポートのクロック入力側に
対する適当なりロック遷移によって使用可能にされどい
つでもＦＩＦＯへ入ることができる。次いで、データが
内部ＦＩＦＯレジスタ段の第１の段から第２の段まで転
送されてしまうまでＲＦＤフラッグは一瞬使用不能とな
り、次いで使用可能状態へ戻る。２６５のワード位置の
全てが有効データで充填されると、ＲＦＤフラッグは使
用不能状態に留まり、その間ＦＵＬＬ フラッグが使用
不能となり当該装置が充満した状態であることを指示す
る。ＣＬＫ入力側におけるクロック遷移はＲＦＤフラッ
グが使用不能の間当該装置によって無視される。
れ、かつＢＯＥが使用不能の際のみ三状態バッファ７８
を使用可能とする。再循環およびＣＲＣ通信機能はボー
）Ａｌ ２のみによって制御されるためポートＢ１４の
ロジックにはＣ０ＮＴＥＮ入力側は何ら介在しないが、
これは単に設計上の選択の問題であった。送出側サブシ
ステムからクロック発生器８０へのクロックラインＢＣ
ＬＫは適当なシフトイン速度あるいはシフトアウト速度
状態にある。状態指示ロジック８２Ｉ−ｉ送量側あるい
は喪取側サブシステムへフラッグ出力ＥＲＦＤ／ＤＡＶ
を発生させる。 ゛ さて、ポート、４’１２およびポートＥ１４の双方のオ
ペレーションを全体的に検討する。データは、入力ポー
トでのＲＦＤフラッグが、該ポートのクロック入力側に
対する適当なりロック遷移によって使用可能にされどい
つでもＦＩＦＯへ入ることができる。次いで、データが
内部ＦＩＦＯレジスタ段の第１の段から第２の段まで転
送されてしまうまでＲＦＤフラッグは一瞬使用不能とな
り、次いで使用可能状態へ戻る。２６５のワード位置の
全てが有効データで充填されると、ＲＦＤフラッグは使
用不能状態に留まり、その間ＦＵＬＬ フラッグが使用
不能となり当該装置が充満した状態であることを指示す
る。ＣＬＫ入力側におけるクロック遷移はＲＦＤフラッ
グが使用不能の間当該装置によって無視される。
最初の有効データがＦＩＦＯレジスタの出力側ヘリツプ
ルされるやいなや、出力ポートのＤＡＶフラッグが使用
可能となる。データは前記ボートに対するＣＬＫ入力側
での適当なりロック遷移により除去することができる。
ルされるやいなや、出力ポートのＤＡＶフラッグが使用
可能となる。データは前記ボートに対するＣＬＫ入力側
での適当なりロック遷移により除去することができる。
このため、先行データが出力レジスタ段へ転送されてい
る間ＤＡＶ７ラツクを瞬間に使用不能とさせる。ＦＩＦ
Ｏが空となると、ＤＡＶフラッグは使用不可能状態に留
まり、空のフラッグが使用可能となる。ＣＬＫ入力側で
のクロックの遷移はＤＡＶフラッグが使用不能である間
当該装置によって無視される。
る間ＤＡＶ７ラツクを瞬間に使用不能とさせる。ＦＩＦ
Ｏが空となると、ＤＡＶフラッグは使用不可能状態に留
まり、空のフラッグが使用可能となる。ＣＬＫ入力側で
のクロックの遷移はＤＡＶフラッグが使用不能である間
当該装置によって無視される。
第６図は制御ブロック２２の機能を詳細に示す。
制御ロジックはデータ再循環ブロック２４の制御と、Ｃ
ＲＣ計算ブロック２６とに専用される２個の主要セクシ
ョンを有している。各セクションはＣ０ＮＴ ＥＮ（
制御使用可能）信号を受取ったときのみであるが、デー
タ入力側Ａ。−Ａ８においてポートＡ１２に提供された
指令バイトを復号化するロジックを有する。信号Ｃ０Ｎ
Ｔ ＥＮは励振器９２を介してポートＡ１２へ転送さ
れる。指令バイトはポートＡのサブシステムにおいて発
生する。
ＲＣ計算ブロック２６とに専用される２個の主要セクシ
ョンを有している。各セクションはＣ０ＮＴ ＥＮ（
制御使用可能）信号を受取ったときのみであるが、デー
タ入力側Ａ。−Ａ８においてポートＡ１２に提供された
指令バイトを復号化するロジックを有する。信号Ｃ０Ｎ
Ｔ ＥＮは励振器９２を介してポートＡ１２へ転送さ
れる。指令バイトはポートＡのサブシステムにおいて発
生する。
再循環命令解読ロジック８４は指令バイトを復号化し、
データ再循環ブロック２４に対して適当な制御信号を発
生させる。指令バイトは、状態レジスタ８６をセットし
再循環使用可能信号を発生させる再循環制御を付属した
ー状態ビットを有する。ボートルサブシステムからの指
令に応答して、パルス化された制御信号ＲＥＣＲＣＤＥ
ＬＥＴＥがＦＩＦＯからシフトアウトされたデータの最
後のバイトを再循環経路から削除することができる。
データ再循環ブロック２４に対して適当な制御信号を発
生させる。指令バイトは、状態レジスタ８６をセットし
再循環使用可能信号を発生させる再循環制御を付属した
ー状態ビットを有する。ボートルサブシステムからの指
令に応答して、パルス化された制御信号ＲＥＣＲＣＤＥ
ＬＥＴＥがＦＩＦＯからシフトアウトされたデータの最
後のバイトを再循環経路から削除することができる。
また、ＣＲＣ命令解読ロジック８８も指令バイトを復号
化し、かつ周期的な計算ブロック２６に対して適当な制
御信号を発生させる。状態レジスタ９０には周期的な冗
長性検査機能を関連した２個の状態ビットがあり、ＣＲ
Ｃクロック使用可能およびＣＲＣポリノミナル選択のた
めの出力信号を規定する。前記の２種類の機能はボート
ルサブシステムからの適正な指令バイトにより独立して
セットあるいはクリヤできる。パルス化した制御信号、
即ちＣＲＣリセットおよびＣＲＣダンプは適正な指令バ
イトに応答して信号ラインへ出力される。
化し、かつ周期的な計算ブロック２６に対して適当な制
御信号を発生させる。状態レジスタ９０には周期的な冗
長性検査機能を関連した２個の状態ビットがあり、ＣＲ
Ｃクロック使用可能およびＣＲＣポリノミナル選択のた
めの出力信号を規定する。前記の２種類の機能はボート
ルサブシステムからの適正な指令バイトにより独立して
セットあるいはクリヤできる。パルス化した制御信号、
即ちＣＲＣリセットおよびＣＲＣダンプは適正な指令バ
イトに応答して信号ラインへ出力される。
ＭＲ（マスタリセット）信号がボートルサブシステムか
ら受取られると、ステートレジスタ８６および９０にお
ける全ての状態ビットは零にクリヤされ、３個のパルス
化された制御信号が出力されリセット、ＣＲＣリセット
および再循環削除ラインを制御する。励振器９４を介し
てマスタリセット（ＭＲ）命令はＦＩＦＯの全ての回路
を適当な初期状態とする。
ら受取られると、ステートレジスタ８６および９０にお
ける全ての状態ビットは零にクリヤされ、３個のパルス
化された制御信号が出力されリセット、ＣＲＣリセット
および再循環削除ラインを制御する。励振器９４を介し
てマスタリセット（ＭＲ）命令はＦＩＦＯの全ての回路
を適当な初期状態とする。
また信号ＤＢ（方向選択）も送出側サブシステムにおい
て発生し、励振器９６を介してポートＡ１２およびポー
トＢ１４に通され、データがＦＩＦＯを通して送られる
方向、ＡからＢの方向あるいはＢからＡの方向のいずれ
かを選択する。ＦＩＦＯレジスタ１８はデータの転送方
向が変わる前あるいはその変更の結果の予測がつかない
前に空にしておく必要がある。方向を変更すべき際にＦ
ＩＦＯレジスタの状態が不明であれば、パルス化したマ
スクリセット（ＭＲ）をまずＦＩＦＯに適用してレジス
タをクリヤすべきである。
て発生し、励振器９６を介してポートＡ１２およびポー
トＢ１４に通され、データがＦＩＦＯを通して送られる
方向、ＡからＢの方向あるいはＢからＡの方向のいずれ
かを選択する。ＦＩＦＯレジスタ１８はデータの転送方
向が変わる前あるいはその変更の結果の予測がつかない
前に空にしておく必要がある。方向を変更すべき際にＦ
ＩＦＯレジスタの状態が不明であれば、パルス化したマ
スクリセット（ＭＲ）をまずＦＩＦＯに適用してレジス
タをクリヤすべきである。
データ再循環ブロック２４が第７図に詳細に示されてい
る。ＦＩＦＯから読出されたデータは自動的にＦＩＦＯ
へ再入力されデータ再循環特性を提供する。ＡとＢのデ
ータラインは外部で相互に接続される必要があり、デー
タ再循環はＡからＢの方向においてのみ発生し、ＦＩＦ
Ｏは基本的に大型シフトレジスタとなる。ＲＦ：ＣＲＣ
ＩＨの信号はボートＡ１２データラインへ再循環されつ
つあるデータ用の再循環クロックである。
る。ＦＩＦＯから読出されたデータは自動的にＦＩＦＯ
へ再入力されデータ再循環特性を提供する。ＡとＢのデ
ータラインは外部で相互に接続される必要があり、デー
タ再循環はＡからＢの方向においてのみ発生し、ＦＩＦ
Ｏは基本的に大型シフトレジスタとなる。ＲＦ：ＣＲＣ
ＩＨの信号はボートＡ１２データラインへ再循環されつ
つあるデータ用の再循環クロックである。
指令バイトおよびその結果゛発生する制御ブロック２２
からの再循環取消し信号に応答して、データバイトは明
らかに取消されＦＩＦＯにおけるデータの量を減少させ
ることができる。しかしながら、新しいデータバイトを
、特殊な指令バイトなしにＦＩＦＯへ投入し、循環して
いるデータの量を増加させることができる。挿入および
取消しオペレーションを同じバイトに対して実行するこ
とができ、そのため循環データの全長に影響することな
くデータバイトを置換することができる。も。
からの再循環取消し信号に応答して、データバイトは明
らかに取消されＦＩＦＯにおけるデータの量を減少させ
ることができる。しかしながら、新しいデータバイトを
、特殊な指令バイトなしにＦＩＦＯへ投入し、循環して
いるデータの量を増加させることができる。挿入および
取消しオペレーションを同じバイトに対して実行するこ
とができ、そのため循環データの全長に影響することな
くデータバイトを置換することができる。も。
し、再循環使用可能信号がＲＥＣＩＲＣＩＮクロックの
使用可能エツジで現わされるとすれば、Ａボートの９ビ
ツトのデータが保持レジスタ１０２ヘクロツクされ、保
持レジスタ１０２の古い中味は保持レジスタｌＯＯヘク
ロツクされる。再循環制御１０６が、ＲＥＣＩＲＣＩＮ
クロックが再循環使用可能を示した後保持レジスタ１０
２を充満しているとしてマークし、再循環取消しの後レ
ジスタ１０２を空としてマークする。ＲＥＣＩＲＣＩＮ
クロックが使用可能なときにレジスタ１０２が充満して
いるとマークされたとすれば、保持レジスタ１００の中
味は三状態バッファ１０４を介してＦＩＦＯ入カバメカ
バス１６され、ＦＩＦＯへ入る。ＦＩＦＯへのデータの
転送の間、抑止ＲＦＤが出されてＰ Ｉ Ｆ ＯＡ入力
バスの混乱を抑止する。
使用可能エツジで現わされるとすれば、Ａボートの９ビ
ツトのデータが保持レジスタ１０２ヘクロツクされ、保
持レジスタ１０２の古い中味は保持レジスタｌＯＯヘク
ロツクされる。再循環制御１０６が、ＲＥＣＩＲＣＩＮ
クロックが再循環使用可能を示した後保持レジスタ１０
２を充満しているとしてマークし、再循環取消しの後レ
ジスタ１０２を空としてマークする。ＲＥＣＩＲＣＩＮ
クロックが使用可能なときにレジスタ１０２が充満して
いるとマークされたとすれば、保持レジスタ１００の中
味は三状態バッファ１０４を介してＦＩＦＯ入カバメカ
バス１６され、ＦＩＦＯへ入る。ＦＩＦＯへのデータの
転送の間、抑止ＲＦＤが出されてＰ Ｉ Ｆ ＯＡ入力
バスの混乱を抑止する。
第８図はＣＥＣ計算ブロック２６を詳細に示す。
周期的冗長性検査文字の計算がＦＩＦＯのボートＡ１２
に対して提供され、ボートＡ１２へ出入りするデータバ
イトがＣＲＣ累算に対して使用される。ＣＲＣ回路は従
来型であって、２個の標準的なポリノミナルの中のいず
れかを備えた１６ビツトＣＲＣの累算を行う。その結果
のＣＲＣエラー出力が、伝送オにレーションのためにＦ
ＩＦＯ入カバメカバス１６てＦＩＦＯへ入力された２バ
イト、あるいはＣＲＣＮＺ（非零）信号ラインのエラー
検査信号のいずれかとして提供される。
に対して提供され、ボートＡ１２へ出入りするデータバ
イトがＣＲＣ累算に対して使用される。ＣＲＣ回路は従
来型であって、２個の標準的なポリノミナルの中のいず
れかを備えた１６ビツトＣＲＣの累算を行う。その結果
のＣＲＣエラー出力が、伝送オにレーションのためにＦ
ＩＦＯ入カバメカバス１６てＦＩＦＯへ入力された２バ
イト、あるいはＣＲＣＮＺ（非零）信号ラインのエラー
検査信号のいずれかとして提供される。
まず、ＣＲＣリセットが使用可能されると１６ビツトの
ＣＲＣレジスタが非同期的に零ヘクリャされる。２個の
標準的なＣＲＣポリノミナルが専用のＯＲロジック１１
０および１１２で実行され、前の１６ビツトのＣＲＣな
らびに現在の８ビツトのデータ入力の関数として２個の
ＣＲＣ計算がなされる。マルチプレクサ１１４はポリノ
ミナル選択ψＯＬ Ｙ Ｓ Ｈ： Ｌ Ｅ Ｃ７’）
制御信号を介して２個のＣＲＣ計算の中の一方を選択す
る。ＣＬＫ、ＨＥＮＡＢＬＥ制御入力が使用可能である
場合のみ新しいＣＲＣ値が１６ビツトのレジスタ１０８
をボートルクロック入力側の使用可能エツジにおけるポ
リノミナルコードを充填する。ＤＵＭＰ ＣＲＣ制御信
号を受取ると、レジスタ／ＭＵＸ １１６が使用可能と
なり以下の作用を実行する： 抑止（ＩＮＨＩＢＩＴ）ＲＦＤが出され、オペレーショ
ンが完了するまでいずれの入力もＦＩＦＯへ入らないよ
うにし； ｃＲｃの最も有効なバイトがＦＩＦＯ人カバ
ヌカバス１８てＦＩＦＯへ入り；ＣＲＣの最も有効でな
いバイトがＦＩＦＯ入力バス１８を介してＦＩＦＯへ入
り；最後にＩＮＨＩＢＩＴ ＲＦＤ が否定される。
ＣＲＣレジスタが非同期的に零ヘクリャされる。２個の
標準的なＣＲＣポリノミナルが専用のＯＲロジック１１
０および１１２で実行され、前の１６ビツトのＣＲＣな
らびに現在の８ビツトのデータ入力の関数として２個の
ＣＲＣ計算がなされる。マルチプレクサ１１４はポリノ
ミナル選択ψＯＬ Ｙ Ｓ Ｈ： Ｌ Ｅ Ｃ７’）
制御信号を介して２個のＣＲＣ計算の中の一方を選択す
る。ＣＬＫ、ＨＥＮＡＢＬＥ制御入力が使用可能である
場合のみ新しいＣＲＣ値が１６ビツトのレジスタ１０８
をボートルクロック入力側の使用可能エツジにおけるポ
リノミナルコードを充填する。ＤＵＭＰ ＣＲＣ制御信
号を受取ると、レジスタ／ＭＵＸ １１６が使用可能と
なり以下の作用を実行する： 抑止（ＩＮＨＩＢＩＴ）ＲＦＤが出され、オペレーショ
ンが完了するまでいずれの入力もＦＩＦＯへ入らないよ
うにし； ｃＲｃの最も有効なバイトがＦＩＦＯ人カバ
ヌカバス１８てＦＩＦＯへ入り；ＣＲＣの最も有効でな
いバイトがＦＩＦＯ入力バス１８を介してＦＩＦＯへ入
り；最後にＩＮＨＩＢＩＴ ＲＦＤ が否定される。
特許請求の範囲に記載の本発明の範囲から逸脱すること
なくＦＩＦＯに対して各種の修正を加えることが可能で
あることを理解すべきである。例えば、ＮＨＯ２あるい
は０ＭＯ８技術が実現のために好適であるがその他の適
当なチップ技術を用いてもよい。あるいは本発明による
ＦＩＦＯは本明細書に説明のものでなく、−組のチップ
を用いて実現することができる。さらに、ＦＩＦＯは設
計者の特定システム要件に適合するよう前述のものと異
るレジスタ長や幅とすることも可能である。
なくＦＩＦＯに対して各種の修正を加えることが可能で
あることを理解すべきである。例えば、ＮＨＯ２あるい
は０ＭＯ８技術が実現のために好適であるがその他の適
当なチップ技術を用いてもよい。あるいは本発明による
ＦＩＦＯは本明細書に説明のものでなく、−組のチップ
を用いて実現することができる。さらに、ＦＩＦＯは設
計者の特定システム要件に適合するよう前述のものと異
るレジスタ長や幅とすることも可能である。
第１図は本発明によるＦＩＦＯメモリ全体の機能ブロッ
ク線図； 第２図は本発明によるレジスタブロックの詳細ブロック
線図； 第３図は１個のレジスタセクションの内部構造を示す機
能図； 第４図はＦＩＦＯへのデータの入出力に用いる回路を示
す入力／出カポ−）Ａのブロック線図；第５図はＦＩＦ
Ｏへのデータの入出力に用いる別の回路を示す入力／出
力ポートＢのブロック線図； 第６図は制御ブロックのブロック線図；第７図はデータ
再循環ブロックの機能ブロック線図、および 第８図はＣＲＣ計算ブロックの機能ブロック線図である
。 図において、 １０・・・ＦＩＦＯデータメモリ 。 ２６−２８・・・セクション ２８−３６・・・セクション ４０・・・バイパスバス ４２・・・出力手段４８・
・・制御ロジック手段 ５０・・・シフトレジスタステージ ５２・・・入力手
段６８・・・クロック入力手段 ８０川クロック入力
手段（外５名） ＩＧ Ｊ 才、”−）Ａ （ＦＩＦＯ電７７＋１入り舎ラン Ｃ４
ク線図； 第２図は本発明によるレジスタブロックの詳細ブロック
線図； 第３図は１個のレジスタセクションの内部構造を示す機
能図； 第４図はＦＩＦＯへのデータの入出力に用いる回路を示
す入力／出カポ−）Ａのブロック線図；第５図はＦＩＦ
Ｏへのデータの入出力に用いる別の回路を示す入力／出
力ポートＢのブロック線図； 第６図は制御ブロックのブロック線図；第７図はデータ
再循環ブロックの機能ブロック線図、および 第８図はＣＲＣ計算ブロックの機能ブロック線図である
。 図において、 １０・・・ＦＩＦＯデータメモリ 。 ２６−２８・・・セクション ２８−３６・・・セクション ４０・・・バイパスバス ４２・・・出力手段４８・
・・制御ロジック手段 ５０・・・シフトレジスタステージ ５２・・・入力手
段６８・・・クロック入力手段 ８０川クロック入力
手段（外５名） ＩＧ Ｊ 才、”−）Ａ （ＦＩＦＯ電７７＋１入り舎ラン Ｃ４
Claims (1)
- 【特許請求の範囲】 １）それぞれがデータを書込むための入力手段を有する
複数の順次連結されたメモリステージと、データメモリ
からデータを読出すため前記ステージの中の最後のステ
ージに接続された出力手段と、 前記メモリステージのいずれかに書込まれたデータを順
に前記メモリステージを介して、データを現在含んでい
ない前記メモリステージの最後のステージへシフトする
手段と、 フオールスルー遅延時間を減少させるために、現在デー
タを含んでいない、出力手段に最も近いメモリへ直接デ
ータを選択的に書込む手段と、を含む 先入れ先出しデータメモリ。 ２）セクションに順次配置され、カスケードオペレーシ
ョンをするよう接続された複数のシフトレジスタステー
ジと、 データを書込むよう前記の各セクションに接続された入
力手段と、 前記データメモリからデータを読出すために前記セクシ
ョンの中の最後のセクションに接続された出力手段と、 順次前記ステージを介して、現在データを含んでいない
ステージの中の最後のステージへ、前記ステージのいず
れかへ書込まれたデータをシフトする手段と、 フオールスルー遅延時間を減少させるために現在データ
で充満していない出力手段に最も近いセクシヨンへ直接
データを選択的に書込む手段とを含む 先入れ先出しデータメモリ。 ３）特許請求の範囲第２項に記載の先入れ先出しデータ
メモリにおいて、前記セクションの各々は先行するもの
よりレジスタステージの数が少ない先入れ先出しデータ
メモリ。 ４）順次セクションに配置され、カスケードオペレーシ
ョンをするように接続された複数のシフトレジスタステ
ージと、 データを書込むよう各セクションに接続された入力手段
と； データを通す各セクションの入力手段に選択的に接続さ
れたバイパスバスと、 データメモリからデータを読出すために前記セクション
の最後のセクションに接続された出力手段と、 前記レジスタステージの各々と関連し、該ステージのデ
ータが空の状態と先行するレジスタステージのデータで
充満している状態とを指示する第１の状態手段と、 前記レジスタステージの各々と関連し、前記第１の状態
手段に応答し、先行するレジスタステージから現在のレ
ジスタステージまで前記データを進める第１の論理手段
と、 前記セクションの各々に接続され、当該セクションがデ
ータで充満しているか、あるいは充満していないかのい
ずれかの状態を指示する第２の状態手段と、 前記セクションの各々に接続され、前記第２の状態手段
に応答し、どのセクションが前記バイパスバスからデー
タを受取る予定かを選択する第２の制御論理手段と、を
含み、 フオールスルー遅延時間を減少させるために、現在デー
タで充満していない状態を示す前記出力手段に最も近い
セクシヨンへ前記データメモリへのデータ入力が常に書
込まれるようにした 先入れ先出しデータメモリ。 ５）セクションに順次配置され、カスケードオペレーシ
ョンをするよう接続された複数のシフトレジスタステー
ジと、 先行するものよりレジスタステージの数が少ない各セク
ションと； 各セクションに接続されデータを書込む入力手段と； データを通す各セクションの入力手段に選択的に接続さ
れるバイパスバスと、 前記セクションの最後のセクションに接続され、データ
メモリからデータを読出す出力手段と；前記レジスタス
テージの各々と関連し、当該レジスタステージのデータ
が空である状態と、先行するレジスタステージのデータ
で、充満している状態とを指示する第１の状態手段と、 前記レジスタステージの各々と関連し、前記第１の状態
手段に応答し、先行するレジスタステージから現在のレ
ジスタステージまでデータを進める第１の制御論理手段
と、 前記セクションの各々に接続され、当該セクションがデ
ータで充満しているか、していないかのいずれかの状態
を指示する第２の状態手段と、前記セクションの各々に
接続され、かつ前記第２の状態手段に応答し、前記バイ
パスバスからデータを受取るべきセクションを選択する
第２の制御論理手段と、を含み； フオールスルー遅延時間を減少させるために現在データ
が充満していない状態を示す出力手段に最も近いセクシ
ヨンへデータメモリへのデータ入力が常に書込まれるよ
うにする 先入れ先出しデータメモリ。 ６）特許請求の範囲第５項に記載の先入れ先出しデータ
メモリにおいて、 前記バイパスバスに接続され、該バイパスバスへデータ
が導入される速度を制御する第１のクロック入力手段と
、 前記出力手段に接続され、データメモリからデータが読
出される速度を制御する第２のクロック入力手段と、を 含む前記先入れ先出しデータメモリ。 ７）特許請求の範囲第４項に記載の先入れ先出しデータ
メモリにおいて、前記セクションの中の最後のセクショ
ンにおけるレジスタステージの数が、Ｎ＿１＝Ｔフオー
ルスルー／Ｔドリップの関係により決められ、かつ先行
するセクションにおけるレジスタステージの数が、 Ｎ＿ｊ＝（Ｎ＿１＋・・・・Ｎ＿ｊ＿＋＿１）×（Ｔシ
フト−Ｔバブル−Ｔドリップ）／Ｔドリップの関係によ
つて決められ前記レジスタセクションの長さを適正化し
、前記出力手段から読出す際前記セクションに導入され
た連続したデータの流れには時間遅延の空隙がないよう
にする先入れ先出しデータメモリ。 ８）特許請求の範囲第５項に記載の先入れ先出しデータ
メモリにおいて、前記メモリが固体集積回路として構成
されている前記先入れ先出しデータメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US750723 | 1985-06-28 | ||
| US06/750,723 US4833655A (en) | 1985-06-28 | 1985-06-28 | FIFO memory with decreased fall-through delay |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628224A true JPS628224A (ja) | 1987-01-16 |
| JP2537493B2 JP2537493B2 (ja) | 1996-09-25 |
Family
ID=25018929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15064186A Expired - Fee Related JP2537493B2 (ja) | 1985-06-28 | 1986-06-26 | フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4833655A (ja) |
| EP (1) | EP0207439B1 (ja) |
| JP (1) | JP2537493B2 (ja) |
| AU (1) | AU589629B2 (ja) |
| CA (1) | CA1263195A (ja) |
| DE (1) | DE3650063T2 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930102A (en) * | 1983-04-29 | 1990-05-29 | The Regents Of The University Of California | Dynamic activity-creating data-driven computer architecture |
| US5097442A (en) * | 1985-06-20 | 1992-03-17 | Texas Instruments Incorporated | Programmable depth first-in, first-out memory |
| US4962483A (en) * | 1986-09-18 | 1990-10-09 | Advanced Micro Devices, Inc. | Cascading FIFO memory devices for sequential storing |
| US4995005A (en) * | 1986-09-18 | 1991-02-19 | Advanced Micro Devices, Inc. | Memory device which can function as two separate memories or a single memory |
| US5241660A (en) * | 1986-10-30 | 1993-08-31 | National Semiconductor Corporation | Buffered asynchronous communications element with receive/transmit control and status reporting |
| US5179688A (en) * | 1987-06-30 | 1993-01-12 | Tandem Computers Incorporated | Queue system with uninterrupted transfer of data through intermediate locations to selected queue location |
| US5084837A (en) * | 1988-01-22 | 1992-01-28 | Sharp Kabushiki Kaisha | Fifo buffer with folded data transmission path permitting selective bypass of storage |
| JP2764908B2 (ja) * | 1988-02-04 | 1998-06-11 | 日本電気株式会社 | カスケード・バッファ回路 |
| US5056005A (en) * | 1988-04-18 | 1991-10-08 | Matsushita Electric Industrial Co., Ltd. | Data buffer device using first-in first-out memory and data buffer array device |
| DE68926347T2 (de) * | 1988-10-20 | 1996-11-14 | Chung | Speicherstruktur und verwendung |
| JP2736092B2 (ja) * | 1989-01-10 | 1998-04-02 | 株式会社東芝 | バッファ装置 |
| US5257359A (en) * | 1989-02-08 | 1993-10-26 | Hitachi Microsystems, Inc. | Instruction cache buffer with program-flow control |
| EP0382396A3 (en) * | 1989-02-08 | 1991-11-27 | Hitachi, Ltd. | Program memory buffer for processor |
| US5022030A (en) * | 1989-03-17 | 1991-06-04 | Digital Equipment Corporation | Skewed XOR data storage process |
| JPH0391188A (ja) * | 1989-09-04 | 1991-04-16 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ |
| US5121502A (en) * | 1989-12-20 | 1992-06-09 | Hewlett-Packard Company | System for selectively communicating instructions from memory locations simultaneously or from the same memory locations sequentially to plurality of processing |
| US5222243A (en) * | 1990-02-09 | 1993-06-22 | Hewlett-Packard Company | Sorting apparatus having plurality of registers with associated multiplexers and comparators for concurrently sorting and storing incoming data according to magnitude |
| US5095462A (en) * | 1990-05-25 | 1992-03-10 | Advanced Micro Devices, Inc. | Fifo information storage apparatus including status and logic modules for each cell |
| US5255239A (en) * | 1991-08-13 | 1993-10-19 | Cypress Semiconductor Corporation | Bidirectional first-in-first-out memory device with transparent and user-testable capabilities |
| US5648777A (en) * | 1993-12-16 | 1997-07-15 | Lucent Technologies Inc. | Data converter with FIFO |
| US5737547A (en) * | 1995-06-07 | 1998-04-07 | Microunity Systems Engineering, Inc. | System for placing entries of an outstanding processor request into a free pool after the request is accepted by a corresponding peripheral device |
| US5812799A (en) * | 1995-06-07 | 1998-09-22 | Microunity Systems Engineering, Inc. | Non-blocking load buffer and a multiple-priority memory system for real-time multiprocessing |
| IL117134A (en) * | 1996-02-14 | 2000-01-31 | Galileo Technology Ltd | First-in first-out (fifo) buffer |
| US5956492A (en) * | 1996-03-29 | 1999-09-21 | Lsi Logic Corporation | N-deep fixed latency fall-through FIFO architecture |
| US5898628A (en) * | 1996-04-19 | 1999-04-27 | Altera Corporation | Data transfer circuit |
| US5867672A (en) * | 1996-05-21 | 1999-02-02 | Integrated Device Technology, Inc. | Triple-bus FIFO buffers that can be chained together to increase buffer depth |
| JP3542463B2 (ja) * | 1997-07-29 | 2004-07-14 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、その動作制御方法 |
| US6029253A (en) * | 1997-10-30 | 2000-02-22 | Micron Electronics, Inc. | Method for synchronizing data with a bi-directional buffer |
| US6055597A (en) * | 1997-10-30 | 2000-04-25 | Micron Electronics, Inc. | Bi-directional synchronizing buffer system |
| JPH11232867A (ja) * | 1998-02-10 | 1999-08-27 | Oki Micro Design Miyazaki Co Ltd | レジスタ装置 |
| US6097655A (en) * | 1998-04-03 | 2000-08-01 | International Business Machines Corporation | Pull through FIFO memory device |
| US6178472B1 (en) * | 1998-06-15 | 2001-01-23 | International Business Machines Corporation | Queue having distributed multiplexing logic |
| US6286076B1 (en) * | 1999-01-05 | 2001-09-04 | Sun Microsystems, Inc. | High speed memory-based buffer and system and method for use thereof |
| US6611920B1 (en) * | 2000-01-21 | 2003-08-26 | Intel Corporation | Clock distribution system for selectively enabling clock signals to portions of a pipelined circuit |
| US6694389B2 (en) * | 2001-03-19 | 2004-02-17 | Sun Microsystems, Inc. | Method and apparatus for data flow analysis |
| US6802036B2 (en) | 2001-11-19 | 2004-10-05 | Sun Microsystems, Inc. | High-speed first-in-first-out buffer |
| US6978392B2 (en) * | 2002-01-11 | 2005-12-20 | Freescale Semiconductor, Inc. | Enable propagation controller |
| KR100464257B1 (ko) * | 2002-02-26 | 2005-01-03 | 엘지산전 주식회사 | 통신장치의 3단 통신 버퍼 |
| US7076682B2 (en) * | 2004-05-04 | 2006-07-11 | International Business Machines Corp. | Synchronous pipeline with normally transparent pipeline stages |
| US7707449B2 (en) * | 2006-03-29 | 2010-04-27 | Agere Systems Inc. | Systems and methods for low power multi-rate data paths |
| TWI312987B (en) * | 2006-08-11 | 2009-08-01 | Via Tech Inc | Computer system having raid control function and raid control method |
| US7660178B2 (en) * | 2008-05-13 | 2010-02-09 | Lsi Corporation | Area efficient first-in first-out circuit |
| JP2011022875A (ja) * | 2009-07-17 | 2011-02-03 | Sanyo Electric Co Ltd | データアクセス装置 |
| EP3255555B1 (en) * | 2009-07-21 | 2020-01-29 | Tadao Nakamura | A lower energy comsumption and high speed computer without the memory bottleneck |
| US20140250252A1 (en) * | 2013-03-04 | 2014-09-04 | Silicon Graphics International Corp. | First-in First-Out (FIFO) Modular Memory Structure |
| US10372413B2 (en) * | 2016-09-18 | 2019-08-06 | International Business Machines Corporation | First-in-first-out buffer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896343A (ja) * | 1981-12-02 | 1983-06-08 | Hitachi Ltd | デ−タスキユウバツフアカイロ |
| JPS58169388A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 待ち行列レジスタ |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3051929A (en) * | 1959-03-13 | 1962-08-28 | Bell Telephone Labor Inc | Digital data converter |
| US3646526A (en) * | 1970-03-17 | 1972-02-29 | Us Army | Fifo shift register memory with marker and data bit storage |
| US4058773A (en) * | 1976-03-15 | 1977-11-15 | Burroughs Corporation | Asynchronous self timed queue |
| US4056851A (en) * | 1976-09-20 | 1977-11-01 | Rca Corporation | Elastic buffer for serial data |
| US4151609A (en) * | 1977-10-11 | 1979-04-24 | Monolithic Memories, Inc. | First in first out (FIFO) memory |
| NL7713707A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met variabele ingang en vaste uitgang. |
| NL7713708A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met vaste ingang en variabele uitgang. |
| US4156288A (en) * | 1978-06-13 | 1979-05-22 | Sperry Rand Corporation | Asynchronous shift register with turnpike feature |
| US4296477A (en) * | 1979-11-19 | 1981-10-20 | Control Data Corporation | Register device for transmission of data having two data ranks one of which receives data only when the other is full |
| US4592019A (en) * | 1983-08-31 | 1986-05-27 | At&T Bell Laboratories | Bus oriented LIFO/FIFO memory |
| US4642797A (en) * | 1983-11-10 | 1987-02-10 | Monolithic Memories, Inc. | High speed first-in-first-out memory |
-
1985
- 1985-06-28 US US06/750,723 patent/US4833655A/en not_active Expired - Lifetime
-
1986
- 1986-05-09 AU AU57310/86A patent/AU589629B2/en not_active Ceased
- 1986-06-12 CA CA000511401A patent/CA1263195A/en not_active Expired
- 1986-06-25 DE DE3650063T patent/DE3650063T2/de not_active Expired - Fee Related
- 1986-06-25 EP EP86108683A patent/EP0207439B1/en not_active Expired - Lifetime
- 1986-06-26 JP JP15064186A patent/JP2537493B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896343A (ja) * | 1981-12-02 | 1983-06-08 | Hitachi Ltd | デ−タスキユウバツフアカイロ |
| JPS58169388A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 待ち行列レジスタ |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2537493B2 (ja) | 1996-09-25 |
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| US4833655A (en) | 1989-05-23 |
| AU5731086A (en) | 1987-01-08 |
| EP0207439A3 (en) | 1990-02-07 |
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