JPS58169388A - 待ち行列レジスタ - Google Patents
待ち行列レジスタInfo
- Publication number
- JPS58169388A JPS58169388A JP57052119A JP5211982A JPS58169388A JP S58169388 A JPS58169388 A JP S58169388A JP 57052119 A JP57052119 A JP 57052119A JP 5211982 A JP5211982 A JP 5211982A JP S58169388 A JPS58169388 A JP S58169388A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- contents
- circuit
- instruction
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（２）発明の技術分野
本発明は、待ち行列レジスタ、特にファースト・イン・
ファースト・アウト構成の待ち行列レジメタにおいて、
待ち行列を構成すｂシフト・レジスタのあらかじめ定め
られた単数、あるいは１数の段の内容は並列に出力され
ておシ、また同じくシフト・レジスタのあらかじめ定め
られた単数あるいは豪数の段に対しては同時には唯一つ
の、しかしこの範Ｓ−内では任意の段に対し１ｍ該段の
含・む待ち行列のエントリーのデキユーを指示すること
が可能であるよう構成し、これに対して、新たな待ち行
列エントリーのエンキエー指示時点において上記デキュ
ー指示が存在していた場合に、幽腋デキューが成される
ことを見越してエノキ具−位置を決定できるようｋした
待ち行列レジスタに関する亀のである。
ファースト・アウト構成の待ち行列レジメタにおいて、
待ち行列を構成すｂシフト・レジスタのあらかじめ定め
られた単数、あるいは１数の段の内容は並列に出力され
ておシ、また同じくシフト・レジスタのあらかじめ定め
られた単数あるいは豪数の段に対しては同時には唯一つ
の、しかしこの範Ｓ−内では任意の段に対し１ｍ該段の
含・む待ち行列のエントリーのデキユーを指示すること
が可能であるよう構成し、これに対して、新たな待ち行
列エントリーのエンキエー指示時点において上記デキュ
ー指示が存在していた場合に、幽腋デキューが成される
ことを見越してエノキ具−位置を決定できるようｋした
待ち行列レジスタに関する亀のである。
（６）技術の背景と問題点
従来からいわゆるＦ（ＦＯ構成の待ち行′列が知られて
おシ、処理に！２きができるとき当該待ち行列から取出
して処理を行うことが行われている。この場合、ＦＩＦ
Ｏ構成であるととから、登帰された順序に取出される形
となる。しかし１例えば上記待ち行列内から成る処１１
Ａが取出されて＃＆通されたとすると、可及的速やかに
、待ち行列内に登帰されて％／−ｈゐ順序に拘らず当該
待ち行列内の高優先位置に５１３されている４６１１Ｂ
を差し置いて善意Ｏ麩珊Ｃを取出して処理したいことが
ある。しかも。
おシ、処理に！２きができるとき当該待ち行列から取出
して処理を行うことが行われている。この場合、ＦＩＦ
Ｏ構成であるととから、登帰された順序に取出される形
となる。しかし１例えば上記待ち行列内から成る処１１
Ａが取出されて＃＆通されたとすると、可及的速やかに
、待ち行列内に登帰されて％／−ｈゐ順序に拘らず当該
待ち行列内の高優先位置に５１３されている４６１１Ｂ
を差し置いて善意Ｏ麩珊Ｃを取出して処理したいことが
ある。しかも。
このとき、処ｌＩＣを意味する待ち行列エントリーのデ
キユーによ〕待ち行列中にヌル−エントリーを會む段が
現われかつζＯヌル・エントリーを読み飛ばすか消去す
るためにデキユーＪ６１１と紘別に成る時間を要すゐと
いうこ１とは好ｔＬ＜ない・即ち、上記したデキユー処
理は他の待ち行列エントリー関の連続関係を修復するよ
う＆Ｊ６鳳を同時に行わねばならない０ （Ｏ発明の目的と構成 本発明は上記の如き処理を行ない得るようにすることを
目的としており９本発明の待ち行列レジスタは、複数ビ
ットで構成されるデータの各ビットに対応して構成され
るファースト・イン・ファースト・アウト構成のシフト
・レジスタを具備した待ち行列レジスタにおいて、上記
シフト・レジスタのあらかじめ定められた単数、あるい
は複数の段の内容は並列に出力されておシワ一方あらか
じめ定められた単数、あゐいは複数の段のうち任意の段
に対する選択的表デキエー指示によシ当該段より下位の
全ての段は上位方向にシフトされるよう構成されると共
に、上記シフト・レジスタの各段に対応して工ｙ中ニー
論理回路が設けられてお）、該エンキエー論理回路・は
、エンｄＦニー指示時点１１＃４時にデキュー指示がＩ
しない場合には。
キユーによ〕待ち行列中にヌル−エントリーを會む段が
現われかつζＯヌル・エントリーを読み飛ばすか消去す
るためにデキユーＪ６１１と紘別に成る時間を要すゐと
いうこ１とは好ｔＬ＜ない・即ち、上記したデキユー処
理は他の待ち行列エントリー関の連続関係を修復するよ
う＆Ｊ６鳳を同時に行わねばならない０ （Ｏ発明の目的と構成 本発明は上記の如き処理を行ない得るようにすることを
目的としており９本発明の待ち行列レジスタは、複数ビ
ットで構成されるデータの各ビットに対応して構成され
るファースト・イン・ファースト・アウト構成のシフト
・レジスタを具備した待ち行列レジスタにおいて、上記
シフト・レジスタのあらかじめ定められた単数、あるい
は複数の段の内容は並列に出力されておシワ一方あらか
じめ定められた単数、あゐいは複数の段のうち任意の段
に対する選択的表デキエー指示によシ当該段より下位の
全ての段は上位方向にシフトされるよう構成されると共
に、上記シフト・レジスタの各段に対応して工ｙ中ニー
論理回路が設けられてお）、該エンキエー論理回路・は
、エンｄＦニー指示時点１１＃４時にデキュー指示がＩ
しない場合には。
有効データが存在する最後尾段の次の段に書き込 ・み
指示を発し、かつエンキュー指示時点に同時にデキュー
指示が存在した場合には、デキュー指示が存在しない場
合に行われる書き込み指示の対象段よプも一段上位側の
段に書き込み指示を発するようｋしたことを特徴として
いる。以下図面を参照しつつ説明する。
指示を発し、かつエンキュー指示時点に同時にデキュー
指示が存在した場合には、デキュー指示が存在しない場
合に行われる書き込み指示の対象段よプも一段上位側の
段に書き込み指示を発するようｋしたことを特徴として
いる。以下図面を参照しつつ説明する。
０ 発明の実施例
第１図は本発明の一実施例構成を示し、第２図は第１図
図示１点鎖線内（ＦすＳ）の一実施例構成を示す。
図示１点鎖線内（ＦすＳ）の一実施例構成を示す。
第１図において１図示中央に水平方向に’４１在する１
、 ２．３は夫々Ｆ（ＦＯ構成の１ビツト・シフト・レ
ジスタであって、全体で３ビツト分のシフト・レジスタ
を構成して−る０″＆おシフト・レジスタ３の構成につ
いては第２図に示されＪＩＧ符号４ないし８，９ないし
１３．および１４ないし１８は夫々出力線であって、シ
フト争レジスタｌ、２゜３のいずれの段からもその内容
を並列に出力し得るよう構成されている。符号１９１に
いし２３はデキユー指示信号線であってシフト・レジス
タ１゜２．３のいずれの段の内容をデキユーすべきかを
指示するために用いられゐ０符号２４．２５． ！・は
夫々シフト・レジスタ１，２．３への書込み信号線であ
ってエンキュー回路が指定した段へ直接書込むことがで
きるように構成されている。
、 ２．３は夫々Ｆ（ＦＯ構成の１ビツト・シフト・レ
ジスタであって、全体で３ビツト分のシフト・レジスタ
を構成して−る０″＆おシフト・レジスタ３の構成につ
いては第２図に示されＪＩＧ符号４ないし８，９ないし
１３．および１４ないし１８は夫々出力線であって、シ
フト争レジスタｌ、２゜３のいずれの段からもその内容
を並列に出力し得るよう構成されている。符号１９１に
いし２３はデキユー指示信号線であってシフト・レジス
タ１゜２．３のいずれの段の内容をデキユーすべきかを
指示するために用いられゐ０符号２４．２５． ！・は
夫々シフト・レジスタ１，２．３への書込み信号線であ
ってエンキュー回路が指定した段へ直接書込むことがで
きるように構成されている。
符号３３ないし３７は、夫々ノア回路であって。
シフト・レジスタのいずれの段まで有効データが詰って
いるかを指示する。３８はノア回路であってデキュー指
示が存在するか否かを指示する０３９ｆｋいし４２は、
アンド回、路であって、シフト・レジスタの対応段（＃
（段）が空きであってかつ＃（段よ）も上位段に有効デ
ータが存在するととを指示する。４３と４８と４９．４
４とｓｏと６１゜４ｓと６２と５３，４１８と５４と５
５は夫々選択回路であって、デキュー指示が存在して゛
いるか否かによって選択が行われ、書込み許可信号２８
ないし３２のいずれかを論理「１」にする。５６はアン
ド回路を表わしている。
いるかを指示する。３８はノア回路であってデキュー指
示が存在するか否かを指示する０３９ｆｋいし４２は、
アンド回、路であって、シフト・レジスタの対応段（＃
（段）が空きであってかつ＃（段よ）も上位段に有効デ
ータが存在するととを指示する。４３と４８と４９．４
４とｓｏと６１゜４ｓと６２と５３，４１８と５４と５
５は夫々選択回路であって、デキュー指示が存在して゛
いるか否かによって選択が行われ、書込み許可信号２８
ないし３２のいずれかを論理「１」にする。５６はアン
ド回路を表わしている。
を九第２図において、符号１４ないし１自、！６゜１９
ないし２３．２８ないし３２．３８ないし３７は菖１図
に対応してい為０そして、５７ないし６２゜６Ｓないし
７０．７３ないし７８．８１表いしＩＩ。
ないし２３．２８ないし３２．３８ないし３７は菖１図
に対応してい為０そして、５７ないし６２゜６Ｓないし
７０．７３ないし７８．８１表いしＩＩ。
８９ないし・３は夫々書込み制御回路を構成し。
下位段からのデータと書込み信号線２６からのデータと
自己データの再書込みデータとのいずれかを選択して後
述する自段のフリップ・７ａツブに書込むようにされる
。６３と６４．７１と７２゜７９と８０．８７！−８８
，９４と９５は夫＃／７）・レジスタを構成する各段の
マスタ・スレーブ・フリップ・７０ツブを表わしている
。
自己データの再書込みデータとのいずれかを選択して後
述する自段のフリップ・７ａツブに書込むようにされる
。６３と６４．７１と７２゜７９と８０．８７！−８８
，９４と９５は夫＃／７）・レジスタを構成する各段の
マスタ・スレーブ・フリップ・７０ツブを表わしている
。
第１図において上位段は図示右側であシ１通常０Ｆ４Ｆ
Ｏ構成の待ち行列レジスタと同様に、上位段から＋（（
−１）段まで有効データが存在してい為場合にはエンキ
ューは＃一段に対して行われ、ｔたデキ二一は通常の場
合には最上位段＃Ｏ段からデキューされてゆく。
Ｏ構成の待ち行列レジスタと同様に、上位段から＋（（
−１）段まで有効データが存在してい為場合にはエンキ
ューは＃一段に対して行われ、ｔたデキ二一は通常の場
合には最上位段＃Ｏ段からデキューされてゆく。
しかし、零ＩＩ施例においては、デキュー指示信号線１
９ないし２３によって、いずれの段でもそれを指定して
デキューできるように構成されていゐｏ ・Ａえば信号
線２１を論理「ｉ□１にすゐと、ノア回路３８が論理「
０」となると共に、第２１１Ｊに明らかな如く、シフト
・レジスタａｌＩｃおける（１）７リツプ・７０ツブ６
３．６４は自己の内容をアンド回路６０を介して再書込
みし、（１）フリップ・フロップ７１．７２は自己の内
容をアンド回路を介して再書込みし、（■）フリップ・
フロップ７９．８０にはアンド回路７７を介して下位段
の内容が書込まれ、ｈ）７リツプ・フロップ８７．８８
にはアンド回路８５を介して下位段の内容が書込まれ、
（Ｖ）アリツブ−フロップ９４，９５にはｒＯＪが書込
まれる。そしてその際に７リツプ・フロップ７９゜８０
０内容が信号１Ｉ１１６を介して出力される。
９ないし２３によって、いずれの段でもそれを指定して
デキューできるように構成されていゐｏ ・Ａえば信号
線２１を論理「ｉ□１にすゐと、ノア回路３８が論理「
０」となると共に、第２１１Ｊに明らかな如く、シフト
・レジスタａｌＩｃおける（１）７リツプ・７０ツブ６
３．６４は自己の内容をアンド回路６０を介して再書込
みし、（１）フリップ・フロップ７１．７２は自己の内
容をアンド回路を介して再書込みし、（■）フリップ・
フロップ７９．８０にはアンド回路７７を介して下位段
の内容が書込まれ、ｈ）７リツプ・フロップ８７．８８
にはアンド回路８５を介して下位段の内容が書込まれ、
（Ｖ）アリツブ−フロップ９４，９５にはｒＯＪが書込
まれる。そしてその際に７リツプ・フロップ７９゜８０
０内容が信号１Ｉ１１６を介して出力される。
上記の如く、任意の段の内容を選択的にデキューすゐこ
とができるように構成されているが、二ンｄＦニーは次
のように行われる〇 今仮にエンキ二一のみが指示されて時間的に重複してデ
キュー指示が存在していないものとする。
とができるように構成されているが、二ンｄＦニーは次
のように行われる〇 今仮にエンキ二一のみが指示されて時間的に重複してデ
キュー指示が存在していないものとする。
との場合には、ノア回路３３ないし３７がいずれの段壕
で有効データが存在しているかを検出すゐ。
で有効データが存在しているかを検出すゐ。
例えば第２図図示の１リツプ・フロップ７９．８０に対
応する段まで有効データが存在しフリップ・７諺ツブ８
７．８８中９４．９５が空き状態であるとすると、ノア
回路３８．３４が論理「１」を尭することから、アンド
回路４０が論理「１」と壜！、仁のとき、ノア回路３８
は論理「１」である、ことから、アンド回路５０を介し
て、書込み許可漬浸２９が論理「１」とされる。これｋ
よって。
応する段まで有効データが存在しフリップ・７諺ツブ８
７．８８中９４．９５が空き状態であるとすると、ノア
回路３８．３４が論理「１」を尭することから、アンド
回路４０が論理「１」と壜！、仁のとき、ノア回路３８
は論理「１」である、ことから、アンド回路５０を介し
て、書込み許可漬浸２９が論理「１」とされる。これｋ
よって。
第２図において、アンド回路８１がオンされて信号線２
６の内容が７リツプ・フロップ８７，１１８に書込まれ
る。
６の内容が７リツプ・フロップ８７，１１８に書込まれ
る。
ｉ九仮に、上記と同様に第２図図示のフリップ・７０ツ
ブ段７９．８０に対応ず石段まで有効データが存在して
いる状態にあるとし、更にエンキュー指示時に重重して
例えば第８図図示の７リツプ・フロップ７１．７２に対
応する段に対するデキュー指示があったとする。この場
合、７リツプ・フロップ７１．７２の内容は信号１ｌｌ
ｓを介して出力されていることは言うまでもないが、轟
該設定例の場合に第１図図示のノア回路３＄が論理ｒＯ
Ｊとなってい石。し九がって、上述の場合２同様に空き
状態に対応してアンド回路４０が論理「１」となり九と
き、アンド回路５１を介して書込み許可信号３０が論Ｉ
ｌ「１」と）る。したがって。
ブ段７９．８０に対応ず石段まで有効データが存在して
いる状態にあるとし、更にエンキュー指示時に重重して
例えば第８図図示の７リツプ・フロップ７１．７２に対
応する段に対するデキュー指示があったとする。この場
合、７リツプ・フロップ７１．７２の内容は信号１ｌｌ
ｓを介して出力されていることは言うまでもないが、轟
該設定例の場合に第１図図示のノア回路３＄が論理ｒＯ
Ｊとなってい石。し九がって、上述の場合２同様に空き
状態に対応してアンド回路４０が論理「１」となり九と
き、アンド回路５１を介して書込み許可信号３０が論Ｉ
ｌ「１」と）る。したがって。
この場合、（１）クリップ・フロップ６３．６４にはア
ンド回路６０を介して自己の内容が再書込みされ。
ンド回路６０を介して自己の内容が再書込みされ。
（ｉｔ） ７リツプ・フロップ７１．７２には７リツプ
・フロップ７９．８０の内容がアンド回路６９を介して
書込まれ、（−）フリップ・フロップ７９．８０にはア
ンド回路７３を介して信号線２６の内容が書込まれ、
Ｏｖ）フリップ・７０ツブ８７．８８には７リツプ・７
０ツブ・４．９５の内容ｒＯＪが書込まれ、（Ｖ）７リ
ツプ・フロップ９４．９５にはｒＯＪが書込まれる。
・フロップ７９．８０の内容がアンド回路６９を介して
書込まれ、（−）フリップ・フロップ７９．８０にはア
ンド回路７３を介して信号線２６の内容が書込まれ、
Ｏｖ）フリップ・７０ツブ８７．８８には７リツプ・７
０ツブ・４．９５の内容ｒＯＪが書込まれ、（Ｖ）７リ
ツプ・フロップ９４．９５にはｒＯＪが書込まれる。
（至）発明の詳細
な説明した如く１本発明によればＦ（ＦＯ構成の待ち行
列レジスタから任意のものを選択的に取出すことが可能
となり、がっエンキュ時にデキュー指示が重複している
とこれを合わせて判断した形でエンキューが行われる。
列レジスタから任意のものを選択的に取出すことが可能
となり、がっエンキュ時にデキュー指示が重複している
とこれを合わせて判断した形でエンキューが行われる。
第１図は本発明の−ＩＩＩ−例構成を示し、第２図は第
１図図示１点鎖線内（Ｆ（１りの一実施例構成を示す。 図中、 １．２．３は夫々１ビット分の１４ＦＯ構成
のシフト嚇レジスタ、４′＆いし１８はデキエー出力線
、１９″＆いし２３はデ命ニー指示信号線、２４ないし
２６は書込み信号線、２８ないし３２は書込み許可信号
、３３ないし３７および３９ないし４２は有効データが
詰っている状態を指示するゲート回路、３８はデキエー
指示の有無を検出するゲート回路、４ｇと４８と４１１
．４４とＳＯと！ｓ１゜４Ｓと５’ｌとｓＬ ４６と
ｓｉとＳＳ、４７８−争は夫々選択回路、５７’＆いし
６２．６５ないしＴｏ。 ７３ないし７８．８１ないし８６，８９１にいし９ｓは
夫々書込み制御回路、６３と１１４．７１と７２゜７９
と８０．８７と８８．９４とａｓは夫々フリップ・フロ
ップを表わす。 特許出、願人 富士通株式会社
１図図示１点鎖線内（Ｆ（１りの一実施例構成を示す。 図中、 １．２．３は夫々１ビット分の１４ＦＯ構成
のシフト嚇レジスタ、４′＆いし１８はデキエー出力線
、１９″＆いし２３はデ命ニー指示信号線、２４ないし
２６は書込み信号線、２８ないし３２は書込み許可信号
、３３ないし３７および３９ないし４２は有効データが
詰っている状態を指示するゲート回路、３８はデキエー
指示の有無を検出するゲート回路、４ｇと４８と４１１
．４４とＳＯと！ｓ１゜４Ｓと５’ｌとｓＬ ４６と
ｓｉとＳＳ、４７８−争は夫々選択回路、５７’＆いし
６２．６５ないしＴｏ。 ７３ないし７８．８１ないし８６，８９１にいし９ｓは
夫々書込み制御回路、６３と１１４．７１と７２゜７９
と８０．８７と８８．９４とａｓは夫々フリップ・フロ
ップを表わす。 特許出、願人 富士通株式会社
Claims (1)
- １数ビットで構成されるデータの各ビットに対応して構
成されるファースト・イン・ファースト・アウト構成の
シフト・レジスタを具備した待ち行列レジスタにおいて
、上記シフト・レシス／ノＩｂらかじめ定められた単数
、あるいは１数の段の内容は並列に出力されており、一
方あらかじめ定められた単数、あるいは１［数の段のう
ち任意の段に対する選択的なデキュー指示により蟲該段
より下位の全ての段は上位方向にシフトされるよう構成
されると共に、上記シフト・レジスタの各段に対応して
エン中ニー論理回路が設けられてお都該エン命ニー論理
回路・は、工ンキエー指示峙点に同時にデキュー指示が
存在しない場合には、有効データが存在する最後尾段の
次の＠に書き込み指示を発し、かつエンキエー指示時点
ＫｆＩＵＩＩＫｆ命ニー指示が存在した場合には、デキ
ュー指示が存在しない場合に行われる書き込み指示の対
象段よりも一段上位側の段に書き込み指示を発するよう
にしたことをＩｆＩＩｍとする待ち行列レジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052119A JPS58169388A (ja) | 1982-03-30 | 1982-03-30 | 待ち行列レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052119A JPS58169388A (ja) | 1982-03-30 | 1982-03-30 | 待ち行列レジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169388A true JPS58169388A (ja) | 1983-10-05 |
Family
ID=12905980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052119A Pending JPS58169388A (ja) | 1982-03-30 | 1982-03-30 | 待ち行列レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169388A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211742A (ja) * | 1985-03-18 | 1986-09-19 | Nec Corp | バツフアレジスタ |
| JPS628224A (ja) * | 1985-06-28 | 1987-01-16 | ウオング・ラボラトリ−ズ・インコ−ポレ−テツド | フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリ |
| JPS6246343A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | キユ−バツフアレジスタ |
| JPH035986A (ja) * | 1989-06-02 | 1991-01-11 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ |
-
1982
- 1982-03-30 JP JP57052119A patent/JPS58169388A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211742A (ja) * | 1985-03-18 | 1986-09-19 | Nec Corp | バツフアレジスタ |
| JPS628224A (ja) * | 1985-06-28 | 1987-01-16 | ウオング・ラボラトリ−ズ・インコ−ポレ−テツド | フオ−ルスル−遅延を減少させた先入れ先出しデ−タメモリ |
| JPS6246343A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | キユ−バツフアレジスタ |
| JPH0516611B2 (ja) * | 1985-08-23 | 1993-03-04 | Nippon Electric Co | |
| JPH035986A (ja) * | 1989-06-02 | 1991-01-11 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ |
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