JPH035986A - Ｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル通信機器等に使用するＦＩＦＯ（ファ
ーストインファーストアウト）メモリに関する。

従来の技術 第３図は従来のＦＩＦＯメモリの構成を示している。

第３図において３１．３２．３３はデータの記憶素子用
回路として、データ１ワードのビット数に相当する数だ
け設けられるＤラッチ回路（Ｄフリップフロップ回路で
代替可能）である。また、ＮＡＮＤ回路３４．３５．３
６とＤフリップフロップ回路３７．３８．３９およびＲ
−Ｓフリップフロップ回路３１０．３１１．３１２とに
よりそれぞれＤラッチ回路３１．３２．３３の制御回路
を構成している。

なお、第３図では、例えばＮＡＮＤ回路３５とＤフリッ
プ７０ツブ回路３８とＲ−Ｓフリップ７０ツブ回路３１
１およびＤラッチ回路３２とで１段分を構成する３段分
より成るＦＩＦＯメモリの構成例を示している。

次に上記従来例の動作について説明する。

なお、初期状態として、ここではＲ−Ｓフリップフロッ
プ回路３１０．３１１．３１２はリセット状態（Ｑ出力
はロウレベル）にあり、Ｄフリップフロツブ回路３７．
３８．３９はセット状態（Ｑ出力はハイレベル）にあシ
、入力Ｗはロウレベル、入力Ｒは・・イレベルとする。

そこで、まず書き込み動作を第４図の書き込み動作時の
タイミングチャートについて説明する。

入力Ｗがハイレベルになると、ＮＡＮＤ回路３４の出力
がロウレベルになる。１つの外部クロック信号（以下、
単にパルスという）ＣＫが入力されると、その立上シエ
ッジでＤフリップフロラプ回路３７のＱ出力がロウレベ
ルとなる。

すると、Ｒ−Ｓフリップフロップ回路３１０はセットさ
れ、Ｄラッチ回路３１のイネーブルゲートＧは開き、か
つＮＡＮＤ回路３４の出力はハイレベルに戻る。Ｒ−Ｓ
クリップフロップ回路３１０がセットされれば、ＮＡＮ
Ｄ回路３５の出力はロウレベルになる。

次にパルスＣＫが再び入力されると（このときまでに入
力Ｗはロウレベルに戻りているものとする）、Ｄフリツ
ブフロ２プ回路３８のＱ出力はロウレベルになる。これ
によりＲ−８，フリップフロップ回路３１０はリセット
され、Ｒ−Ｓフリップフロップ回路３１１はセットされ
る。同時にＤフリップフロラプ回路３７のＱ出力はハイ
レベルになる。

以下、同様な動作が次々と後段へ引き継がれて行く。こ
こでＤタリフ１フ０フ１回路３７のＱ出力、即ちＤラッ
チ回路３１のイネーブルゲート信号に注目すると、この
信号は明らかにパルスＣＫの１周期分の幅をもっている
（第４図参照）０書き込みを繰υ返し、いくつかデータ
が蓄積した場合の動作についても同様である。例えば、
データがＤラッチ回路３３まで蓄積されていればＲ−８
７リツプフロツプ回路３１２はセット状態となっている
。

そこで１度書き込みが行われ、Ｒ−８フリップフロップ
回路３１１のＱ出力がノ・イレペルになったとしても、
Ｒ−８７リツプフロツプ回路３１２のＱ出力がロウレベ
ルであるため、ＮＡＮＤ回路３６の出力はハイレベルの
ままである。

従ってＤラッチ回路３３にイネーブルゲート信号は加わ
らず、データはＤラッチ回路３２に保持されたままとな
る。更にもう１度書き込みが行なわれれば、データはＤ
ラッチ回路３１まで蓄積されることは明らかである。

次に読み出し動作を第５図の読み出し動作時のタイミン
グチャート図について説明する。上記まででデータはＤ
ラッチ回路３１〜３３全てに蓄積されており、それに伴
いＲ−Ｓフリップ７０ツブ回路３１０〜３１２はすべて
セット状態にある。

ここで読み出しが行われると、入力Ｒに負パルスが現わ
れる。するとＲ−８フリップフロップ回路３１２はリセ
ットされ、ＮＡＮＤ回路３６の出力はロウレベルとなる
。

そこで入力ＣＫにパルスが１発発生すると、Ｄフリップ
フロラプ回路３９のＱ出力はロウレベルとなり、Ｄラッ
チ回路３３は前段のＤラッチ回路３２のＱ出力のデータ
を読み込む。同時にＲ−Ｓフリップフロップ回路３１２
がセットされるので、ＮＡＮＤ回路３６の出力はハイレ
ベルに戻る。

更に入力ＣＫにパルスが発生すると、Ｄフリップフロラ
プ回路３９のＱ出力はハイレベルに戻る〇ここでＤクリ
ップフロラプ回路３９のＱ出力に注目すると、入力Ｒに
負パルスが現われるとＤフリップフロラプ回路３９のＱ
出力に負パルスが生じることになる。

この負パルスはＤラッチ回路３３のイネーブルゲート信
号になると同時にＲ−Ｓフリップフロップ回路３１１及
びＮＡＮＤ回路３５にも加わる。ところがこれは、Ｒ−
Ｓフリップフロップ回路３１２とＮＡＮＤ回路３６に対
する入力Ｒの負パルスと同等なものである。

従ってＤフリツブフロ２プ回路３８のＱ出力には負パル
スが生じ、Ｄラッチ回路３２にはＤラッチ回路３１のＱ
出力のデータが読み込まれる。

更にＤフリップフロラプ回路３７のＱ出力に負パルスが
生じ、Ｄラッチ回路３１は入力りのデータを読み込む。

以上要するに、読み出し動作においては、入力Ｒに負パ
ルスが現われると、データ全体が図において、右方へ１
段シフトすることになり、読み出しが行われる。

このようにして、ＦＩＦＯ（７アーストイン・ファース
トアウト）メモリを動作させることができる。

発明が解決しようとする課題 しかしながら、上記従来のＦＩＦＯメモリでは、１度書
き込んだデータを読み出し以前に消去することができな
いという問題があった。

本発明はこのような従来の問題を解決するものであり、
１度書き込んだデータでも重要度に応じて消去できる優
れたＦＩＦＯメモリを提供することを目的とするもので
ある。

課題を解決するための手段 本発明は上記目的を達成するために、記憶回路にデータ
が蓄えられている場合にセットされ蓄えられていない場
合にリセットされる状態回路を設け、外部からの消去信
号と上記記憶回路に蓄えられているデータとがアクティ
ブであるとき、上記状態回路にリセットをかけて上記記
憶回路のデータを消去するデコーダ回路とを具備したも
のである。

作用 本発明は上記構成により、消去信号が入力されると、デ
コーダ回路の出力をアクティブとするデータの蓄積され
ている段の記憶回路がリセットされ、当該段の記憶回路
はデータが蓄積されていないものとみなされ、前段記憶
回路のデータがシフトされることによシ、当該段の記憶
回路のデータが消去されることになる。

実施例 第１図は本発明の一実施例の構成を示すものである。第
１図の実施例では、デコーダを簡略化するために、デー
タＭのビットがハイレベルとなっているデータを、消去
信号Ｋによって消去するようになっている。

第１図において、１１．１２．１３、工４．１５．１６
はデータの記憶素子用回路として、データ１ワードのビ
ット数に相当する数（第１図では各段２個）だけ設けら
れるＤラッチ回路（Ｄフリップフロップで代替可能）で
あシ、Ｄラッチ回路１４．１５．１６は状態回路として
機能する。

また、３人力ＮＡＮＤ回路１７．１８．１９と、Ｄフリ
ツプフロツプ回路１１０．１１１．１１２と、デコーダ
回路を構成する２人力ＮＡＮＤ回路１１３．１１４．１
１５および２つのリセット入力をもったＲ−Ｓフリップ
フロップ回路１１６．１１７．１１８と、このＲ−８７
リツプフロツプ回路１１６．１１７．１１８のリセット
入力を増設するＮＯＲ回路１１９．１２０．１２１とに
より制御回路を構成している。

なお、第１図では、例えば３人力ＮＡＮＤ回路１８と、
Ｄフリップフロップ１１１と、２人力ＮＡＮＤ回路１１
４と、Ｒ−Ｓフリップフロップ１１７と、ＮＯＲ回路１
２０と、Ｄラッチ回路１２およびＤラッチ１５とで１段
分を構成する３段分より成るＦＩＦＯメモリの構成例を
示している。

上記構成を図示破線で示す段について説明すると、まず
Ｄラッチ回路１２のＤ端子は前段のＤラッチ回路１１の
Ｑ端子に接続され、Ｑ端子は後段のＤラッチ回路１３の
Ｄ端子に接続されている。なお、最前段のＤラッチ回路
１１のＤ端子にはデータＤが入力する。

また、Ｄラッチ回路１５のＤ端子は前段のＤラッチ回路
１４のＱ端子に接続され、Ｑ端子は後段のＤラッチ回路
１６のＤ端子に接続されている。なお、最前段のＤラッ
チ回路１４のＤ端子にはデータＭが入力する。

そして、３人力ＮＡＮＤ回路１８０３つの入力端子には
、前段のＲ−Ｓフリップフロップ回路１１６のＱ端子と
当該段のＲ−Ｓフリップフロップ回路１１７のＱ端子と
、後段のＤ７リツプフロツプ１１２のＱ端子が接続され
ている。なお、最前段のＮＡＮＤ回路１７の入力端子の
１つには、書き込み時に正のパルスＷが入力する。

またＤフリップフロップ回路１１１のＤ端子には３人力
ＮＡＮＤ回路１８の出力端子が接続され、クロック端子
には外部クロック信号ＣＫが入力し、Ｑ端子は当該段の
Ｄラッチ回路１２および１５のイネーブルゲートＧと、
Ｒ−Ｓフリップフロップ回路１１７のＳ端子に接続され
るとともに、前段のＮＯＲ回路１１９の一方の入力端子
に接続されている。

さらに２人力ＮＡＮＤ回路１１４の一方の入力端子には
Ｄラッチ１５端子のＱ端子が接続され、他方の入力端子
には外部から削除信号Ｋが入力される。

また、２人力ＮＯＲ回路１２０の一方の入力端子には２
人力ＮＡＮＤ回路１１４の出力端子が接続され、他の入
力端子には後段のＤフリップフロップ１１２のＱ端子が
接続されている。

最後にＲ−８７リツプフロツプ１１７のＲ端子にはＮＯ
Ｒ回路１２０の出力端子が接続され、Ｑ端子は後段の３
人力ＮＡＮＤ回路１９０入力端子の１つに接続されてい
る。なお、最後段のＮＯＲ回路１２１の一方のＲ端子に
は読み出し時に負のパルスＲが入力する。

次に上記実施例の動作について説明する。ただし、通常
の書き込み、読み出しの動作については、上記従来例と
全く同様であるので重複説明は省略する。

そこで、データの消去動作を第２図のタイミングチャー
ト図について説明する。いま、第１図において、データ
はＤラッチ回路１１〜１６すべてに蓄積されておシ、そ
れに伴いＲ−Ｓフリップフロップ回路１１６〜１１８は
すべてセット状態であるとする。ただし、Ｄラッチ回路
１４〜１６のＱ端子はそれぞれ順に、ロウ、ハイ、ロウ
のレベルであるとする。

入力Ｋにパルスが一発発生すると、このパルスは、２人
力ＮＡＮＤ回路１１３〜１１５に加えられるが、２人力
ＮＡＮＤ回路１１３と１１５は、他方の入力端子がロウ
レベルであるため、その出力はノ・イレベルのままで変
化しない。

ところが、２人力ＮＡＮＤ回路１１４は、両入力端子共
ハイレベルとなるため、その出力はロウレベルとなる。

それによりＲ−Ｓフリップフロップ１１７はＮＯＲ回路
１２０の出力がノ・イとなることによりリセットされる
。すると３人力ＮＡＮＤ回路１８の３つの入力すべてが
ノ＼イレベルとなるため、その出力、すなわちＤフリッ
プ７０ツブ１１１のＤ端子はロウレベルとなる。

その後、パルスＣＫが立上がると、Ｄフリップフロップ
１１１のＱ端子はロウレベルとなシ、Ｄラッチ回路１２
及び１５はそれぞれ前段のＤラッチ回路１１及び工４の
データを読み込む。同時にＲ−８７リツプフロツプ回路
１１７がセットされるので３人力ＮＡＮＤ回路１８の出
力はハイレベルに戻る。

このように上記実施例によれば、入力Ｋによって、入力
Ｍから書き込まれた値がハイレベルであるデータを消去
できるという効果を有する。

なお、上記実施例では特定のビットがハイレベルである
ものが消去できるようになっているが、データが複数ビ
ットから成る場合は、そのデータをデコードした結果に
よって、Ｒ−Ｓフリップフロップをリセットするように
すれば、複雑な条件を満足するデータを消去することも
できる。

発明の詳細 な説明したように、本発明によれば、外部からの消去信
号によシ、特定の段の制御回路に対し、データが蓄積さ
れていないとみなすように強制的に設定するものであり
、書き込まれたデータを消去できる。従って、ＦＩＦＯ
メモリがオーバーフローしそうなときに、重要度の低い
データを消去するようにすれば、後から書き込まれる重
要なデータをオーバーフローによって消去することがな
くなるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＦＩＦＯメモリの回
路図、第２図はそのＦＩＦＯメモリにおけるデータの消
去動作時のタイミングチャート、第３図は従来のＦＩＦ
Ｏメモリの回路図、第４図はそのＦＩＦＯメそりにおけ
るデータの書き込み時のタイミングチャート、第５図は
そのＦＩＦＯメモリにおけるデータの読み出し時のタイ
ミングチャートである。 １１〜１６・・・Ｄラッチ回路、１７〜１９・・・３人
力ＮＡＮＤ回路、１１０〜１１２・・・Ｄフリップフロ
ップ回路、１１３〜１１５・・・２人力ＮＡＮＤ回路、
１１６〜１１８・・・Ｒ−８７リツプフロツプ回路。

Claims (1)

【特許請求の範囲】
1. データが１ビットづつ順次書き込まれ、順次読み出され
   る複数の記憶回路と、外部クロック信号により前記記憶
   回路のデータの書き込み、読み出しをそれぞれ制御する
   複数の制御回路と、前記記憶回路にデータが蓄えられて
   いる場合にセットされ蓄えられていない場合にリセット
   される状態回路と、外部からの消去信号と前記記憶回路
   に蓄えられているデータを入力し、両方がアクティブで
   あるとき前記状態回路にリセットを掛けてデータを消去
   するデコーダ回路とを備えたＦＩＦＯメモリ。