JP3378681B2 - メモリのデータ書き込み読み出し回路 - Google Patents
メモリのデータ書き込み読み出し回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データの書き込み及び
読み出しが可能な不揮発性メモリの書き込み読み出し動
作を容易とできるメモリのデータ書き込み読み出し回路
に関する。 【０００２】 【従来の技術】一般に、量産される１チップマイクロコ
ンピュータ内部には、該１チップマイクロコンピュータ
の動作制御を行う為のプログラムデータを記憶したマス
クＲＯＭが内蔵されている。ところが、マスクＲＯＭの
記憶内容は一旦書き込んでしまうと書き直しができない
為、マスクＲＯＭをチップ上に焼き付ける以前に、該マ
スクＲＯＭに書き込むべきプログラムデータに誤りが全
くないことを確認しておく必要がある。そこで、量産用
１チップマイクロコンピュータと略同一機能を有し、マ
スクＲＯＭに代えてデータの書き込み読み出しが可能な
不揮発性メモリ（例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等）
を内蔵した評価用１チップマイクロコンピュータが使用
される。 【０００３】該評価用１チップマイクロコンピュータに
おいて、例えばデータの書き込み読み出しが可能であり
且つ電気的にデータ消去が可能なＥＥＰＲＯＭが内蔵さ
れているものとし、前記ＥＥＰＲＯＭにデータの書き込
みを行う場合、前記ＥＥＰＲＯＭの現時点のデータ保持
状態に関わらず全内容を書き換えている。具体的には、
前記ＥＥＰＲＯＭの先頭番地から最終番地までを順次ア
クセスし、アクセスされている番地に対してｎビットの
プログラムデータを書き込んでいた。また、前記ＥＥＰ
ＲＯＭからのデータの読み出しは、データ書き込み時と
同様に、先頭番地から最終番地までを順次アクセスし、
アクセスされた番地から書き込み済みのｎビットデータ
を読み出す様にしていた。 【０００４】 【発明が解決しようとする課題】しかしながら、上記従
来の技術では、前記ＥＥＰＲＯＭのデータを書き換える
際に或る一部の番地のみのデータの書き換えを希望して
いても、即ち残りの番地のデータの書き換えが不要な場
合であっても、全番地のデータを書き換えなければなら
ず、書き込み時間が長くなると共に消費電流が増大する
問題があった。また、前記ＥＥＰＲＯＭに書き込まれた
プログラムデータが使用者が希望する正しい値となって
いるか否かを確認する場合も、上記した様に、前記ＥＥ
ＰＲＯＭの先頭番地から最終番地まで全ての番地をアク
セスしなければならない。この場合もデータ書き込み時
と同様に読み出し時間が長くなると共に消費電流の増大
も無視できない。特に、プログラムデータの読み出しチ
ェックを或る特定の番地に限って行いたくても全番地を
アクセスしてしまい、無駄があった。 【０００５】そこで、本発明は、データの書き込み読み
出しが可能な不揮発性メモリの或る特定領域のみデータ
の書き込み読み出しを行うことのできるメモリのデータ
書き込み読み出し回路を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明は、前記問題点を
解決するために為されたものであり、その特徴とすると
ころは、複数アドレスを１ブロックとする複数ブロック
から成り、プログラムデータの書き込み及び読み出しが
可能な不揮発性メモリと、前記複数のブロックの所定の
１ブロックを指定するアドレスデータがシリアル入力さ
れると共に、プログラムデータがシリアル入出力される
シフトレジスタと、前記シフトレジスタに前記アドレス
データがシリアル入力されたことを検知して第１の検知
信号を出力する第１の検知回路と、前記第１の検知回路
が出力する第１の検知信号に応じて前記シフトレジスタ
のアドレスデータをラッチする第１のラッチ回路と、前
記シフトレジスタにプログラムデータがシリアル入出力
されたことを検知して第２の検知信号を出力する第２の
検知回路と、前記不揮発性メモリから読み出されたプロ
グラムデータをラッチすると共に該プログラムデータを
前記シフトレジスタに出力する第２のラッチ回路と、前
記第２の検知信号に応じて、前記アドレスデータによっ
て指定された１ブロック内に存在するアドレスを順次ア
クセスするアドレスカウンタと、前記第２の検出信号に
応じて前記不揮発性メモリを書き込み状態にすると共
に、前記第１の検出信号に応じて前記不揮発性メモリを
読み出し状態にする制御回路と、を備えた点である。 【０００７】 【作用】本発明によれば、制御手段により不揮発性メモ
リを書き込み又は読み出し状態にすると共に、アドレス
データがラッチされた第１のラッチ回路により指定され
た不揮発性メモリの１ブロック内の各アドレスを、アド
レスカウンタにより順次アクセスしてデータの書き込み
又は読み出しを実行できる。即ち、不揮発性メモリの一
部の記憶領域に対してプログラムデータの書き込み読み
出しが可能となる。 【０００８】 【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は、本発明のメモリのデータ書き込み読み出し
回路を示す図である。尚、図１の構成は１チップマイク
ロコンピュータ内部に集積化され、外部からの命令に応
じて動作するものとする。 【０００９】図１において、（１）はデータの書き込み
及び読み出しが可能であり且つ書き込み済みデータを電
気的に消去可能なＥＥＰＲＯＭ（不揮発性メモリ）であ
る。例えば、ＥＥＰＲＯＭ（１）の全記憶容量が１．０
２４Ｍビット、各アドレスのビット数が８ビットに設定
されているものとすると、ＥＥＰＲＯＭ（１）は１２８
Ｋバイトのアドレスを有することになる。ＥＥＰＲＯＭ
（１）の全記憶容量を１０００ブロック（１０００ペー
ジ）に分割すると、各ブロックは１２８バイトとなる。
ここで、ＥＥＰＲＯＭ（１）の所定の１つのブロックを
選択指定するには１０ビットのアドレスデータ即ちＥＥ
ＰＲＯＭ（１）の上位１０ビットのアドレスデータＡＤ
７〜ＡＤ１６が必要となる。また、指定されたＥＥＰＲ
ＯＭ（１）の所定の１つのブロックの中の１２８バイト
を指定するには７ビットのアドレスデータ即ちＥＥＰＲ
ＯＭ（１）の下位７ビットのアドレスデータＡＤ０〜Ａ
Ｄ６が必要となる。また、ＥＥＰＲＯＭ（１）には、該
ＥＥＰＲＯＭ（１）を動作状態とする為の＊ＣＥ（チッ
プイネーブル）端子、該ＥＥＰＲＯＭ（１）を読み出し
状態とする為の＊ＯＥ（アウトプットイネーブル）端
子、及び該ＥＥＰＲＯＭ（１）を書き込み状態とする為
の＊ＷＥ（ライトイネーブル）端子が設けられている。
そして、ＥＥＰＲＯＭ（１）は、＊ＣＥ端子及び＊ＷＥ
端子入力が共にローレベルの時に書き込み状態となり、
また、＊ＣＥ端子及び＊ＯＥ端子が共にローレベルの時
に読み出し状態となる様に設定されている。 【００１０】（２）は１０ビット構成のシフトレジスタ
であり、クロックＣＬＫの立ち上がりに同期してＥＥＰ
ＲＯＭ（１）の為の上位１０ビットのアドレスデータ又
は８ビットのプログラムデータをシリアル入力して保持
するものである。（３）はＥＥＰＲＯＭ（１）に対して
上位１０ビットのアドレスデータ及び８ビットのプログ
ラムデータの何れが入力されるのかを認識する認識回路
であり、スタート信号ＳＴＡＲＴが印加されることによ
りハイレベルを出力する。因みに、認識回路（３）の出
力ＲＥＣがハイレベルの時、ＥＥＰＲＯＭ（１）にはア
ドレスデータが印加され、認識回路（３）の出力ＲＥＣ
がローレベルの時、ＥＥＰＲＯＭ（１）にはプログラム
データが印加されることを意味する。（４）は４ビット
構成のカウンタであり、クロックＣＬＫの立ち上がりを
計数するものである。つまり、シフトレジスタ（２）が
アドレスデータのシリアル入力を行っている時はクロッ
クＣＬＫを１０個計数し、またシフトレジスタ（２）が
プログラムデータのシリアル入出力を行っている時はク
ロックＣＬＫを８個計数する。（５）は、前記上位１０
ビットのアドレスデータＡＤ７〜ＡＤ１６がシフトレジ
スタ（２）にシリアル入力されたことを検出し、第１の
検出信号ＤＥＴ１を出力する第１の検出回路である。つ
まり、クロックＣＬＫを１０個計数してカウンタ（４）
の値が「１０１０」となった時に所定期間だけハイレベ
ルとなる第１の検出信号ＤＥＴ１を出力できる様に、第
１の検出回路（５）の内部論理が組まれている。尚、カ
ウンタ（４）のＲ（リセット）入力にはＯＲゲート
（６）が設けられており、カウンタ（４）はスタート信
号ＳＴＡＲＴ及び第１の検出信号ＤＥＴ１によってリセ
ットされる。同時に、認識回路（３）も第１の検出信号
ＤＥＴ１によりリセットされ、出力ＲＥＣがローレベル
に立ち下がる。（７）はラッチ回路であり、シフトレジ
スタ（２）に保持された１０ビットのアドレスデータＡ
Ｄ７〜ＡＤ１６をラッチするものである。ラッチ回路
（７）のＬＣ（ラッチクロック）端子入力にはＡＮＤゲ
ート（８）が接続されており、一方の入力端子には認識
回路（３）の出力ＲＥＣが印加され、他方の入力端子に
は第１の検出信号ＤＥＴ１が印加される。即ち、上位１
０ビットのアドレスデータＡＤ７〜ＡＤ１６がシフトレ
ジスタ（２）にシリアル入力された後第１の検出信号Ｄ
ＥＴ１が出力されるタイミングで、ラッチ回路（７）は
シフトレジスタ（２）の内容をラッチする。その後、Ａ
ＮＤゲート（８）の一方の入力端子に印加される信号Ｒ
ＥＣは常にローレベルとなる為、ラッチ回路（７）の内
容が変化することはない。即ち、ＥＥＰＲＯＭ（１）の
所定の１つのブロック内部に存在する１２８バイトのア
ドレスのみが指定されたことになる。 【００１１】（９）は制御回路であり、図１の構成を制
御するものである。該制御回路（９）には、ＥＥＰＲＯ
Ｍ（１）へのデータの書き込み時にローレベル、データ
の読み出し時にハイレベルとなる信号Ｗ／Ｒが印加さ
れ、書き込み読み出し動作制御を行う為の各種制御信号
を出力するものである。また、（１０）は、シフトレジ
スタ（２）が８ビットのプログラムデータのシリアル入
出力を行った時に所定期間だけハイレベルとなる第２の
検出信号ＤＥＴ２を出力する第２の検出回路である。即
ち、カウンタ（４）の下位３ビットの状態のみを検出す
るものであり、カウンタ（４）の下位３ビットの値が
「０００」になった時に第２の検出信号ＤＥＴ２を出力
する様に、内部論理が組まれている。尚、第２の検出信
号ＤＥＴ２が出力される時にはカウンタ（４）の下位３
ビットは再び「０００」（３ビットリセット状態）とな
っているので、改めてカウンタ（４）をリセットする必
要はない。ここで、制御回路（９）には、認識回路
（３）の出力が印加されており、即ち認識回路（３）の
出力ＲＥＣがハイレベルの時は第１の検出信号ＤＥＴ１
のみを受け付け、出力ＲＥＣがローレベルの時は第２の
検出信号ＤＥＴ２のみを受け付ける様に、制御回路
（９）は構成されている。（１１）はＥＥＰＲＯＭ
（１）の指定された所定の１つのブロック内部に存在す
る１２８バイトのアドレスを順次アクセスする為のアド
レスカウンタである。該アドレスカウンタ（１１）は制
御回路（９）からのインクリメント信号ＩＮＣにより＋
１ずつインクリメントされていく。（１２）はラッチ回
路であり、ＥＥＰＲＯＭ（１）が制御回路（９）の出力
により＊ＣＥ及び＊ＯＥ端子入力が共にローレベルとな
った時にＥＥＰＲＯＭ（１）の指定されたアドレスから
パラレル出力されたプログラムデータをラッチするもの
である。ラッチ回路（１２）のＬＣ端子入力にはＡＮＤ
ゲート（１３）の出力が接続されており、一方の入力端
子には信号Ｗ／Ｒが印加され、他方の入力端子には制御
回路（９）の出力ＬＣＬＫが印加される。即ち、制御回
路（９）の出力ＬＣＬＫが発生するタイミングでラッチ
回路（１２）はラッチ動作を行う。（１４）はバッファ
であり、制御回路（９）から出力される制御信号ＢＦに
より動作して、ラッチ回路（１２）の内容をシフトレジ
スタ（２）に転送するものである。 【００１２】以下、図１の動作を図２及び図３のタイム
チャートを用いて説明する。まず、ＥＥＰＲＯＭ（１）
にプログラムデータを書き込む場合について説明する。
初めに、信号Ｗ／Ｒをローレベルとした状態で、スター
ト信号ＳＴＡＲＴが発生すると、該スタート信号ＳＴＡ
ＲＴの立ち上がりに同期してカウンタ（４）がリセット
されると共に認識回路（３）の出力ＲＥＣがハイレベル
に立ち上がる。この状態で、クロックＣＬＫがシフトレ
ジスタ（２）のＣ（クロック）端子に印加され始め、ク
ロックＣＬＫの立ち上がりに同期してＥＥＰＲＯＭ
（１）の所定の１つのブロック（１２８バイト分）を指
定する為の上位１０ビットのアドレスデータＡＤ７〜Ａ
Ｄ１６がシフトレジスタ（２）にセットされる。同時に
クロックＣＬＫの立ち上がりに同期してカウンタ（４）
が計数動作を行っており、カウンタ（４）がクロックＣ
ＬＫを１０個計数してカウンタ（４）出力が「１０１
０」になると（シフトレジスタ（２）が１０ビットのア
ドレスデータＡＤ７〜ＡＤ１６をセットされた状態とな
ると）、第１の検出信号ＤＥＴ１がハイレベルとなり、
これよりＡＮＤゲート（８）出力が第１の検出信号ＤＥ
Ｔ１と同一タイミングでハイレベルとなり、ラッチ回路
（７）にはシフトレジスタ（２）の内容がラッチされる
ことになる。また、ハイレベルとなった第１の検出信号
ＤＥＴ１により認識回路（３）及びカウンタ（４）はリ
セットされる為、ＡＮＤゲート（８）の一方の入力端子
がローレベルとなり、ラッチ回路（７）の内容は変化す
ることなく特定の１ブロック分のアドレスのみを指定し
続けることになる。 【００１３】その後、図３に示す様に、クロックＣＬＫ
が再びシフトレジスタ（２）のＣ端子に印加され、そし
てＥＥＰＲＯＭ（１）に書き込むべき８ビットのプログ
ラムデータがそのＤ端子に印加されると、プログラムデ
ータはクロックＣＬＫの立ち上がりに同期してシフトレ
ジスタ（２）に順次セットされる。同時に、カウンタ
（４）がクロックＣＬＫを８個計数しており、カウンタ
（４）の下位３ビットが「０００」になると（シフトレ
ジスタ（２）に８ビットのプログラムデータがシリアル
印加されてセットが終了すると）、第２の検出信号ＤＥ
Ｔ２が発生する。この時、制御回路（９）は認識回路
（３）のローレベルの出力ＲＥＣが印加されている為
に、第１の検出信号ＤＥＴ１を受け付けることなく第２
の検出信号ＤＥＴ２のみを受け付ける。従って、第２の
検出信号ＤＥＴ２を受け付けた制御回路（９）の制御出
力により、ＥＥＰＲＯＭ（１）の＊ＣＥ及び＊ＷＥ端子
入力が第２の検出信号ＤＥＴ２のハイレベル期間のみロ
ーレベルに立ち下がり、この期間だけＥＥＰＲＯＭ
（１）は書き込み状態となる。この時、アドレスカウン
タ（１１）は７ビット全てが「０」になっている為、Ｅ
ＥＰＲＯＭ（１）の指定ブロックの先頭アドレスにシフ
トレジスタ（２）にセットされた８ビットのプログラム
データが書き込まれることになる。その後、第２の検出
信号ＤＥＴ２の立ち下がり時にインクリメント信号ＩＮ
Ｃがハイレベルとなり、アドレスカウンタ（１１）の内
容が＋１インクリメントされる。従って、ＥＥＰＲＯＭ
（１）の指定ブロックの先頭アドレスの次のアドレスが
指定されることになる。 【００１４】そして、再び、プログラムデータを取り込
む為にクロックＣＬＫが８周期分発生し、上記した動作
により上記した次のアドレスにプログラムデータが書き
込まれる。この動作をＥＥＰＲＯＭ（１）の指定ブロッ
クの最終アドレスまで繰り返すことにより指定ブロック
のみのデータ書き込みが終了する。次に、ＥＥＰＲＯＭ
（１）の特定アドレスからデータを読み出す場合につい
て図４を用いて説明する。初めに、信号Ｗ／Ｒをハイレ
ベルとして制御回路（９）が読み出し制御を行える状態
とする。まず、スタート信号ＳＴＡＲＴが発生すると、
カウンタ（４）がリセットされると共に認識回路（３）
の出力ＲＥＣがローレベルからハイレベルに立ち上が
る。この出力ＲＥＣは制御回路（９）に印加され、制御
回路（９）は第１の検出回路（５）の第１の検出信号Ｄ
ＥＴ１のみを受け付ける状態となる。その後、シフトレ
ジスタ（２）には、Ｃ端子にクロックＣＬＫが印加され
ると共に、Ｄ端子にはＥＥＰＲＯＭ（１）の所定の１つ
のブロックを指定する為の上位１０ビットのアドレスデ
ータＡＤ７〜ＡＤ１６が印加され、これより、シフトレ
ジスタ（２）には上記アドレスデータＡＤ７〜ＡＤ１６
がセットされる。同時に、カウンタ（４）がクロックＣ
ＬＫの立ち上がりを１０回計数すると（シフトレジスタ
（２）へのアドレスデータＡＤ７〜ＡＤ１６のセットが
完了すると）、カウンタ（４）の値が「１０１０」にな
り、第１の検出信号ＤＥＴ１が所定期間だけハイレベル
となる。従って、ＡＮＤゲート（８）の出力が第１の検
出信号ＤＥＴ１と同一タイミングでハイレベルとなり、
シフトレジスタ（２）にセットされたアドレスデータＡ
Ｄ７〜ＡＤ１６は、ＡＮＤゲート（８）のハイレベル出
力期間にラッチ回路（７）にラッチされる。これより、
ＥＥＰＲＯＭ（１）の所定の１ブロックの１２８バイト
の記憶領域が指定される。尚、第１の検出信号ＤＥＴ１
は、カウンタ（４）に印加されて該カウンタ（４）をリ
セットすると共に認識回路（３）に印加されて第１の検
出信号ＤＥＴ１の立ち下がりに同期して該認識回路
（３）の出力ＲＥＣをハイレベルからローレベルに立ち
下げる。従って、ＡＮＤゲート（８）の一方の入力端子
がローレベルとなる為、ラッチ回路（７）の値は変化す
ることなく即ちＥＥＰＲＯＭ（１）の指定された１ブロ
ックのアドレスデータＡＤ７〜ＡＤ１６は固定された状
態となる。 【００１５】さて、制御回路（９）に第１の検出信号Ｄ
ＥＴ１が印加されたことにより、制御回路（９）からＥ
ＥＰＲＯＭ（１）に向けて出力される制御信号により、
ＥＥＰＲＯＭ（１）の＊ＣＥ端子及び＊ＯＥ端子入力は
第１の検出信号ＤＥＴ１の立ち下がり後所定期間だけロ
ーレベルとなり、このローレベル期間だけＥＥＰＲＯＭ
（１）は読み出し状態となる。同時に、＊ＣＥ端子及び
＊ＯＥ端子入力がローレベルとなっている期間に制御回
路（９）から出力されるラッチクロックＬＣＬＫがハイ
レベルとなり、この時、アドレスカウンタ（１１）のビ
ットは全て「０」であることからＥＥＰＲＯＭ（１）の
指定された１ブロックの先頭アドレスに書き込まれてい
る８ビットのプログラムデータがラッチ回路（１２）に
ラッチされる。その後、ラッチクロックＬＣＬＫの立ち
下がりに同期してバッファ制御信号ＢＦが所定時間だけ
ハイレベルとなり、ラッチ回路（１２）の内容がバッフ
ァ（１４）を介してシフトレジスタ（２）にセットされ
る。尚、バッファ（１４）はラッチ回路（１２）の各ビ
ット毎に１個ずつ合計８個設けられている。 【００１６】そして、再びクロックＣＬＫが８周期発生
し始めると、該クロックＣＬＫに同期して８ビットのプ
ログラムデータがシフトレジスタ（２）からシリアルに
外部出力されることになる。同時に、カウンタ（４）が
クロックＣＬＫを計数しており、カウンタ（４）がクロ
ックＣＬＫの立ち上がりを８個計数すると（シフトレジ
スタ（２）からの８ビットのプログラムデータのシリア
ル出力が完了すると）、カウンタ（４）の下位３ビット
の値が「０００」になる為、第２の検出回路（１０）か
ら所定期間だけハイレベルとなる第２の検出信号ＤＥＴ
２が発生する。制御回路（９）に印加される認識回路
（３）の出力ＲＥＣはローレベルとなっている為、第２
の検出信号ＤＥＴ２のみが受け付けられる。この結果、
制御回路（９）からは、第２の検出信号ＤＥＴ２の発生
と同時にインクリメント信号ＩＮＣがハイレベルとな
り、アドレスカウンタ（１１）の値は＋１だけインクリ
メントされる。従って、ＥＥＰＲＯＭ（１）の指定され
た１ブロック内の次のアドレスが指定されることにな
る。更に、インクリメント信号ＩＮＣが立ち下がると、
制御回路（９）からＥＥＰＲＯＭ（１）の＊ＣＥ端子及
び＊ＯＥ端子への入力が所定期間だけローレベルとな
り、即ちＥＥＰＲＯＭ（１）は指定された１ブロックの
２番目のアドレスの読み出し状態となる。同時に制御回
路（９）から出力されるラッチクロックＬＣＬＫが＊Ｃ
Ｅ及び＊ＯＥ端子入力と同一期間だけハイレベルとな
り、ＥＥＰＲＯＭ（１）の指定された１ブロックの２番
目のアドレスから読み出されたプログラムデータがラッ
チ回路（１２）にラッチされる。その後、ラッチクロッ
クＬＣＬＫの立ち下がりに同期してバッファ制御信号Ｂ
Ｆが所定期間だけハイレベルとなり、この期間にラッチ
回路（１２）の値がシフトレジスタ（２）にセットされ
る。その後、クロックＣＬＫがシフトレジスタ（２）に
８周期印加され、シフトレジスタ（２）にセットされて
いる８ビットのプログラムデータがシリアルに外部出力
されることになる。以下、この動作を繰り返し、指定さ
れた１ブロック内の全てのプログラムデータを読み出す
ことができる。 【００１７】以上より、ＥＥＰＲＯＭ（１）に対してプ
ログラムデータを書き込む場合も読み出す場合も、ＥＥ
ＰＲＯＭ（１）の全記憶領域を複数分割した特定のアド
レスブロックに対して書き込み動作及び読み出し動作を
行える為、書き込み時においては、書き換える必要のな
いアドレスをアクセスしないで済み、また、読み出し時
においては、データの確認を行う必要のないアドレスを
アクセスしないで済み、これより、ＥＥＰＲＯＭ（１）
に対する書き込み読み出し時間を短縮でき、特に読み出
し時におけるデータの確認が容易となり、更に必要なブ
ロックのみをアクセスできる為、消費電流を低減できる
ことになる。 【００１８】 【発明の効果】本発明によれば、不揮発性メモリに対し
てプログラムデータを書き込む場合も読み出す場合も、
不揮発性メモリの全記憶領域を複数分割した特定のアド
レスブロックに対して書き込み動作及び読み出し動作を
行える為、書き込み時においては、書き換える必要のな
いアドレスをアクセスしないで済み、また、読み出し時
においては、データの確認を行う必要のないアドレスを
アクセスしないで済み、これより、不揮発性メモリに対
する書き込み読み出し時間を短縮でき、特に読み出し時
におけるデータの確認が容易となり、更に必要なブロッ
クのみをアクセスできる為、消費電流を低減できる利点
が得られる。
読み出しが可能な不揮発性メモリの書き込み読み出し動
作を容易とできるメモリのデータ書き込み読み出し回路
に関する。 【０００２】 【従来の技術】一般に、量産される１チップマイクロコ
ンピュータ内部には、該１チップマイクロコンピュータ
の動作制御を行う為のプログラムデータを記憶したマス
クＲＯＭが内蔵されている。ところが、マスクＲＯＭの
記憶内容は一旦書き込んでしまうと書き直しができない
為、マスクＲＯＭをチップ上に焼き付ける以前に、該マ
スクＲＯＭに書き込むべきプログラムデータに誤りが全
くないことを確認しておく必要がある。そこで、量産用
１チップマイクロコンピュータと略同一機能を有し、マ
スクＲＯＭに代えてデータの書き込み読み出しが可能な
不揮発性メモリ（例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等）
を内蔵した評価用１チップマイクロコンピュータが使用
される。 【０００３】該評価用１チップマイクロコンピュータに
おいて、例えばデータの書き込み読み出しが可能であり
且つ電気的にデータ消去が可能なＥＥＰＲＯＭが内蔵さ
れているものとし、前記ＥＥＰＲＯＭにデータの書き込
みを行う場合、前記ＥＥＰＲＯＭの現時点のデータ保持
状態に関わらず全内容を書き換えている。具体的には、
前記ＥＥＰＲＯＭの先頭番地から最終番地までを順次ア
クセスし、アクセスされている番地に対してｎビットの
プログラムデータを書き込んでいた。また、前記ＥＥＰ
ＲＯＭからのデータの読み出しは、データ書き込み時と
同様に、先頭番地から最終番地までを順次アクセスし、
アクセスされた番地から書き込み済みのｎビットデータ
を読み出す様にしていた。 【０００４】 【発明が解決しようとする課題】しかしながら、上記従
来の技術では、前記ＥＥＰＲＯＭのデータを書き換える
際に或る一部の番地のみのデータの書き換えを希望して
いても、即ち残りの番地のデータの書き換えが不要な場
合であっても、全番地のデータを書き換えなければなら
ず、書き込み時間が長くなると共に消費電流が増大する
問題があった。また、前記ＥＥＰＲＯＭに書き込まれた
プログラムデータが使用者が希望する正しい値となって
いるか否かを確認する場合も、上記した様に、前記ＥＥ
ＰＲＯＭの先頭番地から最終番地まで全ての番地をアク
セスしなければならない。この場合もデータ書き込み時
と同様に読み出し時間が長くなると共に消費電流の増大
も無視できない。特に、プログラムデータの読み出しチ
ェックを或る特定の番地に限って行いたくても全番地を
アクセスしてしまい、無駄があった。 【０００５】そこで、本発明は、データの書き込み読み
出しが可能な不揮発性メモリの或る特定領域のみデータ
の書き込み読み出しを行うことのできるメモリのデータ
書き込み読み出し回路を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明は、前記問題点を
解決するために為されたものであり、その特徴とすると
ころは、複数アドレスを１ブロックとする複数ブロック
から成り、プログラムデータの書き込み及び読み出しが
可能な不揮発性メモリと、前記複数のブロックの所定の
１ブロックを指定するアドレスデータがシリアル入力さ
れると共に、プログラムデータがシリアル入出力される
シフトレジスタと、前記シフトレジスタに前記アドレス
データがシリアル入力されたことを検知して第１の検知
信号を出力する第１の検知回路と、前記第１の検知回路
が出力する第１の検知信号に応じて前記シフトレジスタ
のアドレスデータをラッチする第１のラッチ回路と、前
記シフトレジスタにプログラムデータがシリアル入出力
されたことを検知して第２の検知信号を出力する第２の
検知回路と、前記不揮発性メモリから読み出されたプロ
グラムデータをラッチすると共に該プログラムデータを
前記シフトレジスタに出力する第２のラッチ回路と、前
記第２の検知信号に応じて、前記アドレスデータによっ
て指定された１ブロック内に存在するアドレスを順次ア
クセスするアドレスカウンタと、前記第２の検出信号に
応じて前記不揮発性メモリを書き込み状態にすると共
に、前記第１の検出信号に応じて前記不揮発性メモリを
読み出し状態にする制御回路と、を備えた点である。 【０００７】 【作用】本発明によれば、制御手段により不揮発性メモ
リを書き込み又は読み出し状態にすると共に、アドレス
データがラッチされた第１のラッチ回路により指定され
た不揮発性メモリの１ブロック内の各アドレスを、アド
レスカウンタにより順次アクセスしてデータの書き込み
又は読み出しを実行できる。即ち、不揮発性メモリの一
部の記憶領域に対してプログラムデータの書き込み読み
出しが可能となる。 【０００８】 【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は、本発明のメモリのデータ書き込み読み出し
回路を示す図である。尚、図１の構成は１チップマイク
ロコンピュータ内部に集積化され、外部からの命令に応
じて動作するものとする。 【０００９】図１において、（１）はデータの書き込み
及び読み出しが可能であり且つ書き込み済みデータを電
気的に消去可能なＥＥＰＲＯＭ（不揮発性メモリ）であ
る。例えば、ＥＥＰＲＯＭ（１）の全記憶容量が１．０
２４Ｍビット、各アドレスのビット数が８ビットに設定
されているものとすると、ＥＥＰＲＯＭ（１）は１２８
Ｋバイトのアドレスを有することになる。ＥＥＰＲＯＭ
（１）の全記憶容量を１０００ブロック（１０００ペー
ジ）に分割すると、各ブロックは１２８バイトとなる。
ここで、ＥＥＰＲＯＭ（１）の所定の１つのブロックを
選択指定するには１０ビットのアドレスデータ即ちＥＥ
ＰＲＯＭ（１）の上位１０ビットのアドレスデータＡＤ
７〜ＡＤ１６が必要となる。また、指定されたＥＥＰＲ
ＯＭ（１）の所定の１つのブロックの中の１２８バイト
を指定するには７ビットのアドレスデータ即ちＥＥＰＲ
ＯＭ（１）の下位７ビットのアドレスデータＡＤ０〜Ａ
Ｄ６が必要となる。また、ＥＥＰＲＯＭ（１）には、該
ＥＥＰＲＯＭ（１）を動作状態とする為の＊ＣＥ（チッ
プイネーブル）端子、該ＥＥＰＲＯＭ（１）を読み出し
状態とする為の＊ＯＥ（アウトプットイネーブル）端
子、及び該ＥＥＰＲＯＭ（１）を書き込み状態とする為
の＊ＷＥ（ライトイネーブル）端子が設けられている。
そして、ＥＥＰＲＯＭ（１）は、＊ＣＥ端子及び＊ＷＥ
端子入力が共にローレベルの時に書き込み状態となり、
また、＊ＣＥ端子及び＊ＯＥ端子が共にローレベルの時
に読み出し状態となる様に設定されている。 【００１０】（２）は１０ビット構成のシフトレジスタ
であり、クロックＣＬＫの立ち上がりに同期してＥＥＰ
ＲＯＭ（１）の為の上位１０ビットのアドレスデータ又
は８ビットのプログラムデータをシリアル入力して保持
するものである。（３）はＥＥＰＲＯＭ（１）に対して
上位１０ビットのアドレスデータ及び８ビットのプログ
ラムデータの何れが入力されるのかを認識する認識回路
であり、スタート信号ＳＴＡＲＴが印加されることによ
りハイレベルを出力する。因みに、認識回路（３）の出
力ＲＥＣがハイレベルの時、ＥＥＰＲＯＭ（１）にはア
ドレスデータが印加され、認識回路（３）の出力ＲＥＣ
がローレベルの時、ＥＥＰＲＯＭ（１）にはプログラム
データが印加されることを意味する。（４）は４ビット
構成のカウンタであり、クロックＣＬＫの立ち上がりを
計数するものである。つまり、シフトレジスタ（２）が
アドレスデータのシリアル入力を行っている時はクロッ
クＣＬＫを１０個計数し、またシフトレジスタ（２）が
プログラムデータのシリアル入出力を行っている時はク
ロックＣＬＫを８個計数する。（５）は、前記上位１０
ビットのアドレスデータＡＤ７〜ＡＤ１６がシフトレジ
スタ（２）にシリアル入力されたことを検出し、第１の
検出信号ＤＥＴ１を出力する第１の検出回路である。つ
まり、クロックＣＬＫを１０個計数してカウンタ（４）
の値が「１０１０」となった時に所定期間だけハイレベ
ルとなる第１の検出信号ＤＥＴ１を出力できる様に、第
１の検出回路（５）の内部論理が組まれている。尚、カ
ウンタ（４）のＲ（リセット）入力にはＯＲゲート
（６）が設けられており、カウンタ（４）はスタート信
号ＳＴＡＲＴ及び第１の検出信号ＤＥＴ１によってリセ
ットされる。同時に、認識回路（３）も第１の検出信号
ＤＥＴ１によりリセットされ、出力ＲＥＣがローレベル
に立ち下がる。（７）はラッチ回路であり、シフトレジ
スタ（２）に保持された１０ビットのアドレスデータＡ
Ｄ７〜ＡＤ１６をラッチするものである。ラッチ回路
（７）のＬＣ（ラッチクロック）端子入力にはＡＮＤゲ
ート（８）が接続されており、一方の入力端子には認識
回路（３）の出力ＲＥＣが印加され、他方の入力端子に
は第１の検出信号ＤＥＴ１が印加される。即ち、上位１
０ビットのアドレスデータＡＤ７〜ＡＤ１６がシフトレ
ジスタ（２）にシリアル入力された後第１の検出信号Ｄ
ＥＴ１が出力されるタイミングで、ラッチ回路（７）は
シフトレジスタ（２）の内容をラッチする。その後、Ａ
ＮＤゲート（８）の一方の入力端子に印加される信号Ｒ
ＥＣは常にローレベルとなる為、ラッチ回路（７）の内
容が変化することはない。即ち、ＥＥＰＲＯＭ（１）の
所定の１つのブロック内部に存在する１２８バイトのア
ドレスのみが指定されたことになる。 【００１１】（９）は制御回路であり、図１の構成を制
御するものである。該制御回路（９）には、ＥＥＰＲＯ
Ｍ（１）へのデータの書き込み時にローレベル、データ
の読み出し時にハイレベルとなる信号Ｗ／Ｒが印加さ
れ、書き込み読み出し動作制御を行う為の各種制御信号
を出力するものである。また、（１０）は、シフトレジ
スタ（２）が８ビットのプログラムデータのシリアル入
出力を行った時に所定期間だけハイレベルとなる第２の
検出信号ＤＥＴ２を出力する第２の検出回路である。即
ち、カウンタ（４）の下位３ビットの状態のみを検出す
るものであり、カウンタ（４）の下位３ビットの値が
「０００」になった時に第２の検出信号ＤＥＴ２を出力
する様に、内部論理が組まれている。尚、第２の検出信
号ＤＥＴ２が出力される時にはカウンタ（４）の下位３
ビットは再び「０００」（３ビットリセット状態）とな
っているので、改めてカウンタ（４）をリセットする必
要はない。ここで、制御回路（９）には、認識回路
（３）の出力が印加されており、即ち認識回路（３）の
出力ＲＥＣがハイレベルの時は第１の検出信号ＤＥＴ１
のみを受け付け、出力ＲＥＣがローレベルの時は第２の
検出信号ＤＥＴ２のみを受け付ける様に、制御回路
（９）は構成されている。（１１）はＥＥＰＲＯＭ
（１）の指定された所定の１つのブロック内部に存在す
る１２８バイトのアドレスを順次アクセスする為のアド
レスカウンタである。該アドレスカウンタ（１１）は制
御回路（９）からのインクリメント信号ＩＮＣにより＋
１ずつインクリメントされていく。（１２）はラッチ回
路であり、ＥＥＰＲＯＭ（１）が制御回路（９）の出力
により＊ＣＥ及び＊ＯＥ端子入力が共にローレベルとな
った時にＥＥＰＲＯＭ（１）の指定されたアドレスから
パラレル出力されたプログラムデータをラッチするもの
である。ラッチ回路（１２）のＬＣ端子入力にはＡＮＤ
ゲート（１３）の出力が接続されており、一方の入力端
子には信号Ｗ／Ｒが印加され、他方の入力端子には制御
回路（９）の出力ＬＣＬＫが印加される。即ち、制御回
路（９）の出力ＬＣＬＫが発生するタイミングでラッチ
回路（１２）はラッチ動作を行う。（１４）はバッファ
であり、制御回路（９）から出力される制御信号ＢＦに
より動作して、ラッチ回路（１２）の内容をシフトレジ
スタ（２）に転送するものである。 【００１２】以下、図１の動作を図２及び図３のタイム
チャートを用いて説明する。まず、ＥＥＰＲＯＭ（１）
にプログラムデータを書き込む場合について説明する。
初めに、信号Ｗ／Ｒをローレベルとした状態で、スター
ト信号ＳＴＡＲＴが発生すると、該スタート信号ＳＴＡ
ＲＴの立ち上がりに同期してカウンタ（４）がリセット
されると共に認識回路（３）の出力ＲＥＣがハイレベル
に立ち上がる。この状態で、クロックＣＬＫがシフトレ
ジスタ（２）のＣ（クロック）端子に印加され始め、ク
ロックＣＬＫの立ち上がりに同期してＥＥＰＲＯＭ
（１）の所定の１つのブロック（１２８バイト分）を指
定する為の上位１０ビットのアドレスデータＡＤ７〜Ａ
Ｄ１６がシフトレジスタ（２）にセットされる。同時に
クロックＣＬＫの立ち上がりに同期してカウンタ（４）
が計数動作を行っており、カウンタ（４）がクロックＣ
ＬＫを１０個計数してカウンタ（４）出力が「１０１
０」になると（シフトレジスタ（２）が１０ビットのア
ドレスデータＡＤ７〜ＡＤ１６をセットされた状態とな
ると）、第１の検出信号ＤＥＴ１がハイレベルとなり、
これよりＡＮＤゲート（８）出力が第１の検出信号ＤＥ
Ｔ１と同一タイミングでハイレベルとなり、ラッチ回路
（７）にはシフトレジスタ（２）の内容がラッチされる
ことになる。また、ハイレベルとなった第１の検出信号
ＤＥＴ１により認識回路（３）及びカウンタ（４）はリ
セットされる為、ＡＮＤゲート（８）の一方の入力端子
がローレベルとなり、ラッチ回路（７）の内容は変化す
ることなく特定の１ブロック分のアドレスのみを指定し
続けることになる。 【００１３】その後、図３に示す様に、クロックＣＬＫ
が再びシフトレジスタ（２）のＣ端子に印加され、そし
てＥＥＰＲＯＭ（１）に書き込むべき８ビットのプログ
ラムデータがそのＤ端子に印加されると、プログラムデ
ータはクロックＣＬＫの立ち上がりに同期してシフトレ
ジスタ（２）に順次セットされる。同時に、カウンタ
（４）がクロックＣＬＫを８個計数しており、カウンタ
（４）の下位３ビットが「０００」になると（シフトレ
ジスタ（２）に８ビットのプログラムデータがシリアル
印加されてセットが終了すると）、第２の検出信号ＤＥ
Ｔ２が発生する。この時、制御回路（９）は認識回路
（３）のローレベルの出力ＲＥＣが印加されている為
に、第１の検出信号ＤＥＴ１を受け付けることなく第２
の検出信号ＤＥＴ２のみを受け付ける。従って、第２の
検出信号ＤＥＴ２を受け付けた制御回路（９）の制御出
力により、ＥＥＰＲＯＭ（１）の＊ＣＥ及び＊ＷＥ端子
入力が第２の検出信号ＤＥＴ２のハイレベル期間のみロ
ーレベルに立ち下がり、この期間だけＥＥＰＲＯＭ
（１）は書き込み状態となる。この時、アドレスカウン
タ（１１）は７ビット全てが「０」になっている為、Ｅ
ＥＰＲＯＭ（１）の指定ブロックの先頭アドレスにシフ
トレジスタ（２）にセットされた８ビットのプログラム
データが書き込まれることになる。その後、第２の検出
信号ＤＥＴ２の立ち下がり時にインクリメント信号ＩＮ
Ｃがハイレベルとなり、アドレスカウンタ（１１）の内
容が＋１インクリメントされる。従って、ＥＥＰＲＯＭ
（１）の指定ブロックの先頭アドレスの次のアドレスが
指定されることになる。 【００１４】そして、再び、プログラムデータを取り込
む為にクロックＣＬＫが８周期分発生し、上記した動作
により上記した次のアドレスにプログラムデータが書き
込まれる。この動作をＥＥＰＲＯＭ（１）の指定ブロッ
クの最終アドレスまで繰り返すことにより指定ブロック
のみのデータ書き込みが終了する。次に、ＥＥＰＲＯＭ
（１）の特定アドレスからデータを読み出す場合につい
て図４を用いて説明する。初めに、信号Ｗ／Ｒをハイレ
ベルとして制御回路（９）が読み出し制御を行える状態
とする。まず、スタート信号ＳＴＡＲＴが発生すると、
カウンタ（４）がリセットされると共に認識回路（３）
の出力ＲＥＣがローレベルからハイレベルに立ち上が
る。この出力ＲＥＣは制御回路（９）に印加され、制御
回路（９）は第１の検出回路（５）の第１の検出信号Ｄ
ＥＴ１のみを受け付ける状態となる。その後、シフトレ
ジスタ（２）には、Ｃ端子にクロックＣＬＫが印加され
ると共に、Ｄ端子にはＥＥＰＲＯＭ（１）の所定の１つ
のブロックを指定する為の上位１０ビットのアドレスデ
ータＡＤ７〜ＡＤ１６が印加され、これより、シフトレ
ジスタ（２）には上記アドレスデータＡＤ７〜ＡＤ１６
がセットされる。同時に、カウンタ（４）がクロックＣ
ＬＫの立ち上がりを１０回計数すると（シフトレジスタ
（２）へのアドレスデータＡＤ７〜ＡＤ１６のセットが
完了すると）、カウンタ（４）の値が「１０１０」にな
り、第１の検出信号ＤＥＴ１が所定期間だけハイレベル
となる。従って、ＡＮＤゲート（８）の出力が第１の検
出信号ＤＥＴ１と同一タイミングでハイレベルとなり、
シフトレジスタ（２）にセットされたアドレスデータＡ
Ｄ７〜ＡＤ１６は、ＡＮＤゲート（８）のハイレベル出
力期間にラッチ回路（７）にラッチされる。これより、
ＥＥＰＲＯＭ（１）の所定の１ブロックの１２８バイト
の記憶領域が指定される。尚、第１の検出信号ＤＥＴ１
は、カウンタ（４）に印加されて該カウンタ（４）をリ
セットすると共に認識回路（３）に印加されて第１の検
出信号ＤＥＴ１の立ち下がりに同期して該認識回路
（３）の出力ＲＥＣをハイレベルからローレベルに立ち
下げる。従って、ＡＮＤゲート（８）の一方の入力端子
がローレベルとなる為、ラッチ回路（７）の値は変化す
ることなく即ちＥＥＰＲＯＭ（１）の指定された１ブロ
ックのアドレスデータＡＤ７〜ＡＤ１６は固定された状
態となる。 【００１５】さて、制御回路（９）に第１の検出信号Ｄ
ＥＴ１が印加されたことにより、制御回路（９）からＥ
ＥＰＲＯＭ（１）に向けて出力される制御信号により、
ＥＥＰＲＯＭ（１）の＊ＣＥ端子及び＊ＯＥ端子入力は
第１の検出信号ＤＥＴ１の立ち下がり後所定期間だけロ
ーレベルとなり、このローレベル期間だけＥＥＰＲＯＭ
（１）は読み出し状態となる。同時に、＊ＣＥ端子及び
＊ＯＥ端子入力がローレベルとなっている期間に制御回
路（９）から出力されるラッチクロックＬＣＬＫがハイ
レベルとなり、この時、アドレスカウンタ（１１）のビ
ットは全て「０」であることからＥＥＰＲＯＭ（１）の
指定された１ブロックの先頭アドレスに書き込まれてい
る８ビットのプログラムデータがラッチ回路（１２）に
ラッチされる。その後、ラッチクロックＬＣＬＫの立ち
下がりに同期してバッファ制御信号ＢＦが所定時間だけ
ハイレベルとなり、ラッチ回路（１２）の内容がバッフ
ァ（１４）を介してシフトレジスタ（２）にセットされ
る。尚、バッファ（１４）はラッチ回路（１２）の各ビ
ット毎に１個ずつ合計８個設けられている。 【００１６】そして、再びクロックＣＬＫが８周期発生
し始めると、該クロックＣＬＫに同期して８ビットのプ
ログラムデータがシフトレジスタ（２）からシリアルに
外部出力されることになる。同時に、カウンタ（４）が
クロックＣＬＫを計数しており、カウンタ（４）がクロ
ックＣＬＫの立ち上がりを８個計数すると（シフトレジ
スタ（２）からの８ビットのプログラムデータのシリア
ル出力が完了すると）、カウンタ（４）の下位３ビット
の値が「０００」になる為、第２の検出回路（１０）か
ら所定期間だけハイレベルとなる第２の検出信号ＤＥＴ
２が発生する。制御回路（９）に印加される認識回路
（３）の出力ＲＥＣはローレベルとなっている為、第２
の検出信号ＤＥＴ２のみが受け付けられる。この結果、
制御回路（９）からは、第２の検出信号ＤＥＴ２の発生
と同時にインクリメント信号ＩＮＣがハイレベルとな
り、アドレスカウンタ（１１）の値は＋１だけインクリ
メントされる。従って、ＥＥＰＲＯＭ（１）の指定され
た１ブロック内の次のアドレスが指定されることにな
る。更に、インクリメント信号ＩＮＣが立ち下がると、
制御回路（９）からＥＥＰＲＯＭ（１）の＊ＣＥ端子及
び＊ＯＥ端子への入力が所定期間だけローレベルとな
り、即ちＥＥＰＲＯＭ（１）は指定された１ブロックの
２番目のアドレスの読み出し状態となる。同時に制御回
路（９）から出力されるラッチクロックＬＣＬＫが＊Ｃ
Ｅ及び＊ＯＥ端子入力と同一期間だけハイレベルとな
り、ＥＥＰＲＯＭ（１）の指定された１ブロックの２番
目のアドレスから読み出されたプログラムデータがラッ
チ回路（１２）にラッチされる。その後、ラッチクロッ
クＬＣＬＫの立ち下がりに同期してバッファ制御信号Ｂ
Ｆが所定期間だけハイレベルとなり、この期間にラッチ
回路（１２）の値がシフトレジスタ（２）にセットされ
る。その後、クロックＣＬＫがシフトレジスタ（２）に
８周期印加され、シフトレジスタ（２）にセットされて
いる８ビットのプログラムデータがシリアルに外部出力
されることになる。以下、この動作を繰り返し、指定さ
れた１ブロック内の全てのプログラムデータを読み出す
ことができる。 【００１７】以上より、ＥＥＰＲＯＭ（１）に対してプ
ログラムデータを書き込む場合も読み出す場合も、ＥＥ
ＰＲＯＭ（１）の全記憶領域を複数分割した特定のアド
レスブロックに対して書き込み動作及び読み出し動作を
行える為、書き込み時においては、書き換える必要のな
いアドレスをアクセスしないで済み、また、読み出し時
においては、データの確認を行う必要のないアドレスを
アクセスしないで済み、これより、ＥＥＰＲＯＭ（１）
に対する書き込み読み出し時間を短縮でき、特に読み出
し時におけるデータの確認が容易となり、更に必要なブ
ロックのみをアクセスできる為、消費電流を低減できる
ことになる。 【００１８】 【発明の効果】本発明によれば、不揮発性メモリに対し
てプログラムデータを書き込む場合も読み出す場合も、
不揮発性メモリの全記憶領域を複数分割した特定のアド
レスブロックに対して書き込み動作及び読み出し動作を
行える為、書き込み時においては、書き換える必要のな
いアドレスをアクセスしないで済み、また、読み出し時
においては、データの確認を行う必要のないアドレスを
アクセスしないで済み、これより、不揮発性メモリに対
する書き込み読み出し時間を短縮でき、特に読み出し時
におけるデータの確認が容易となり、更に必要なブロッ
クのみをアクセスできる為、消費電流を低減できる利点
が得られる。
【図面の簡単な説明】
【図１】本発明のメモリのデータ書き込み読み出し回路
を示す図である。 【図２】不揮発性メモリの書き込み時における一部動作
を示すタイムチャートである。 【図３】不揮発性メモリの書き込み時における一部動作
を示すタイムチャートである。 【図４】不揮発性メモリの読み出し時における一部動作
を示すタイムチャートである。 【符号の説明】 （１） ＥＥＰＲＯＭ （７） ラッチ回路 （１１） アドレスカウンタ
を示す図である。 【図２】不揮発性メモリの書き込み時における一部動作
を示すタイムチャートである。 【図３】不揮発性メモリの書き込み時における一部動作
を示すタイムチャートである。 【図４】不揮発性メモリの読み出し時における一部動作
を示すタイムチャートである。 【符号の説明】 （１） ＥＥＰＲＯＭ （７） ラッチ回路 （１１） アドレスカウンタ
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数アドレスを１ブロックとする複数ブ
ロックから成り、プログラムデータの書き込み及び読み
出しが可能な不揮発性メモリと、 前記複数のブロックの所定の１ブロックを指定するアド
レスデータがクロックに同期してシリアル入力されると
共に、プログラムデータがクロックに同期してシリアル
入出力されるシフトレジスタと、前記アドレスデータ及び前記プログラムデータのいずれ
が入力されるのかを認識する認識回路と、 前記クロックを計数するカウンタと、 前記カウンタの計数結果に基づいて前記シフトレジスタ
に前記アドレスデータがシリアル入力されたことを検知
して第１の検知信号を出力する第１の検知回路と、前記認識回路のアドレスデータが入力されることを示す
出力信号及び 前記第１の検知回路が出力する第１の検知
信号に応じて前記シフトレジスタのアドレスデータをラ
ッチする第１のラッチ回路と、 前記カウンタの計数結果に基づいて前記シフトレジスタ
においてプログラムデータがシリアル入出力されたこと
を検知して第２の検知信号を出力する第２の検知回路
と、 前記不揮発性メモリから読み出されたプログラムデータ
をラッチすると共に該プログラムデータを前記シフトレ
ジスタに出力する第２のラッチ回路と、前記認識回路のプログラムデータが入力されることを示
す出力信号及び 前記第２の検知信号に応じて出力される
インクリメント信号をカウントすることでアドレス指定
し、前記アドレスデータによって指定された１ブロック
内に存在するアドレスを順次アクセスするアドレスカウ
ンタと、書き込み／読み出し制御信号に応じて前記不揮発性メモ
リを書き込み状態または読み出し状態にする 制御回路
と、を備えたことを特徴とするメモリの書き込み読み出
し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32523594A JP3378681B2 (ja) | 1994-12-27 | 1994-12-27 | メモリのデータ書き込み読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32523594A JP3378681B2 (ja) | 1994-12-27 | 1994-12-27 | メモリのデータ書き込み読み出し回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH08180692A JPH08180692A (ja) | 1996-07-12 |
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ID=18174544
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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|---|---|---|---|---|
| JPWO2007023544A1 (ja) | 2005-08-25 | 2009-03-26 | スパンション エルエルシー | 記憶装置、記憶装置の制御方法、および記憶制御装置の制御方法 |
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1994
- 1994-12-27 JP JP32523594A patent/JP3378681B2/ja not_active Expired - Fee Related
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