KR950007044Y1

KR950007044Y1 - 고속 데이타 처리 회로

Info

Publication number: KR950007044Y1
Application number: KR92016676U
Authority: KR
Inventors: 배정환
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1992-09-02
Filing date: 1992-09-02
Publication date: 1995-08-24
Also published as: KR940008386U

Abstract

내용 없음.

Description

고속 데이타 처리 회로

제1도는 일반적인 메모리의 기본 구성도.

제2a 내지 2b도는 본 고안 고속 데이타 처리회로에서 제어신호를 발생하는 소자의 기본 구성도.

제3도는 본 고안 고속 데이타 처리회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 11 : 카운터

12 : 디코더 M0∼M15 : 메모리

K0∼K32 : 스위치

본 고안은 고속 디지탈 신호의 메모리에 관한 것으로, 특히 일반적인 씨모스 메모리에 고속의 디지탈 데이타를 저장할 수 있도록 한 고속 데이타 처리 회로에 관한 것이다.

일반적으로 사용되고 있는 기존의 씨모스 메모리 회로는 제1도에서 도시한 바와 같이 데이타 입력단자(D)와 어드레스 입력단자(A₀∼A_n), 그리고 제어 신호를 입력하는 칩 인에이블 단자()와 리드/라이트 단자()가 기본적으로 구비되어 있다.

이와 같은 메모리 소자(1)를 사용하여 데이타의 리드/라이트를 행하는 회로는 씨모스 메모리 소자(1)의 전기적 특성상 데이타를 이드하거나 라이트하는데 소용되는 시간이 통상 100ns∼200ns 정도가 소요되어 외부에서 입력되는 10MHz 이상의 데이타는 메모리(1)에 쓸 수가 없다.

이에 따라 본 고안의 목적은 상기와 같은 기존의 메모리 제어회로에 따르는 결함을 해결하고 메모리의 어드레스를 분할하여 각기 분할된 어드레스의 데이타를 서로 다른 메모리 단위에 고속으로 저장해놓고 이들 분산된 데이타를 다시 메모리에 차례로 저장하여 고속의 데이타를 일반적인 씨모스 메모리에 저장할 수 있는 수단을 제공하는데 있다.

제2a 내지 b도는 제3도의 본 고안의 회로에 대한 제어 신호를 발생시키기 위한 회로소자의 구성도로서, 카운터(11)는 클럭 신호를 입력하여 순되적인 2진신호를 발생시키고, 디코더(12)는 상기 카운트(11)의 출력중에서 하위 4비트 신호(Q₀∼Q₃)를 입력하여 그 출력비트() 중에서 대응하는 비트를 로우의 로직 레벨로 만들며, 메모리(M16)는 스위치(K32)가 단락될 때 어드레스(A₀∼A₁)에 의해 지정되는 메모리 위치에 데이타를 저장하거나 출력한다.

한편, 제3도는 본 고안에 따른 회로도로서 이에 도시한 바와 같이, 전체 회로는 16개의 동일한 구조의 블록(B1∼B16)으로 구성되며, 그 동작도 동일학 작용하므로 이들 블록(B1∼B16)을 대표하여 제1블록(B1)의 회로에 대하여 그 구성과 동작을 설명하면 다음과 같다.

각 블록(B1∼B16)은 임의의 외부 회로로부터 데이타를 입력하여 클럭신호(CLK)에 동기되어 저장하는 플립플롭(1-1∼16-1)과, 클럭 신호(CLK)에 동기되어 메모리(M0∼M15)에 대한 칩 인에이블 신호()와 데이타 리드/라이트에 대한 제어신호()를 발생하는 플립플롭(1-3, 2-3, …, 16-3)과, 상기 제2도의 카운터(11)로부터의 출력신호(Q₀∼Q_n)를 입력하여 상기 메모리(M0∼M15)에 대한 어드레스 데이타(Q₀∼Q_n)를 래치하는 플립플롭(FF1-0∼FF1-n,…, FF16-0∼FF16-n)과, 상기 제2도의 디코더(12)로부터의 출력()에 따라 블록(B1∼B16) 내부의 각 회로에 클럭신호(CLK)를 인가하는 반전기(I∼I16)로 구성된다.

상기와 같이 구성한 본 고안의 회로에 대하여 그 동작과 효과를 상세히 설명하면 다음과 같다.

먼저, 본 고안에서는 메모리(M16)에 대한 어드레스를 분할하여 특정영역의 어드레스에 지정된 데이타는 그에 대응하는 블록의 메모리에 저장하고, 다른 영역의 어드레스에 대한 데이타는 그 어드레스에 할당된 다른 블록의 메모리에 저장되게 하여 외부로부터 인가되는 데이타를 고속으로 저장하였다가 상기와 같이 몇개의 메모리로 분산되어 저장된 데이타를 1개의 메모리(M16)에 다시 재저장함으로써 고속의 데이타 저장이 가능하도록 한다.

먼저, 데이타를 메모리(M0∼M15)에 써넣을 때에는 스위치(K0∼K31)가 모두 단자(A)에 접속됨 리세트 상태에 있는 카운터(11)에 최초의 클럭(CLK)이 인가되면 디코더(12)의 출력()은 하위 비트인만이 하이에서 로우로 반전되고 이 신호는 반전기 (I1)를 통하여 플립플롭(FF1-0∼FF1-n, 1-1∼1-3)에 대한 크럭펄스(CLK)로 인가된다.

한편, 상기 카운터(I1)의 출력(Q₀∼Q_n)은 모두 플립플롭(FF1-0∼FF1-n)에 입력되어 일시 저장되며 이 데이타는 다시 메모리(MO)의 어드레스 신호(A₀∼A_n)로 작용하여 지정된 메모리 위치에 플림플롭(FFO)에 저장된 데이타가 저장되게 한다.

그다음 클럭(CLK)이 상기 카운터(11)에 인가되면, 이 카운터(11)은 출력(Q₀∼Q_n)중에서 하위 4비트(Q₀∼Q₃)를 입력으로 하는 디코더(12)는 그 두번째 하위 비트()가 로우상태가 되고 나머지 모든 출력()은 하이의 상태를 갖게 되므로 제2블록(B2)의 플립플롭(FF2-0∼FF2-n, 2-1∼2-3)들만이 클럭펄스(CLK)에 의해 입력신호를 저장하게 된다.

이와 같은 동작은 클럭신호(CLK)가 카운터(11)에 입력될 때마다 나머지의 블록(B3∼B16)에 대하여 차례로 일어나며, 12번째의 클럭(CLK)에서12에 의하여 처음 동작되었던 제2블록(B2)의 플립플롭(FF2-0∼FF2-n, 2-1∼2-3)들은 리세트되고 그 블록(B2)의 메모리(M1)는 디스에이블 상태가 된다.

즉, 메모리(M2)는 최초 첫번째 클럭(CLK)에서 동작하여 11번째의 클럭(CLK)때까지의 시간동안 충분히 데이타를 라이트(write)하게 되고, 12번째 클럭(CLK)에서 라이트 동작을 멈추고 디스에이블 상태를 유지하게 된다.

이ㅗ아 같이 각 블록(B1~B16)들은 라이트 동작을 위하여 각 블록(B1~B16)의 플립플롭들이 동작하여 11개의 클럭(CLK)들이 더 인가되는 시간동안 라이트 동작을 계속하다 12번째 클럭(CLK)이 인가되는 시점에서 라이트 동작을 마치고 디스에이블 상태로 대기하게 된다.

한편, 외부로부터의 고속의 데이타를 메모리에 분산 저장한 것을 다시 1개의 메모리(M16)로 재정장하는 것이 필요한데, 이를 위하여 스위치(K0∼K31)를 단자(B)와 연결시키고 각 플립플롭(1-3, 2-3, …, 16-3)의 입력에 하이의 신호를 인가하여 메모리(M0∼M15)가 데이타의 리드 모드로 설정되도록 한다.

그리고 스위치(K32)를 온시켜서 데이타 버스의 데이타가 메모리(M16)에 저장될 수 있게 하고 상기 메모리(M16)의 칩 인에이블 단자() 및 리드/라이트 단자()를 그라운드시켜서 메모리(M16)가 라이트 모드로 설정되게 하며 상기 카운터(11)에 인가되는 클럭신호(CLK)의 주파수를 씨모스에 충분한 5MH_Z로 한다.

이후에는 각 메모리(M0∼M15)에 대한 데이타의 저장때와 마찬가지로 각 블록(B1∼B16)들을 순차적으로 동작시켜 각 블록(B1∼B16)의 메모리(M0∼M15)에 저장된 데이타가 순차적으로 출력되어 메모리(M16)에 어드레스 0에서부터 차례로 저장되게 한다.

이때, 각 블록(B1∼B16)들은 동작된 주기 클럭(CLK)의 다음 클럭(CLK)에서 디스에이블 상태가 되는데 제1블록(B1)의 경우, 디코더(12)의 최하위 비트(0)가 로우일 때 데이타의 리드 동작을 수행한 후에 다음 클럭이 출력되어=로우가 될 때 상기 제1블록(B1)내의 모든 플림플롭(FF1-0∼FF1-n, 1-1∼1-3)들은 리세트되고 그 블록(B1)내의 메모리(MO)는 디스에이블 상태로 됨과 아울러 그 입력단(D)은 하이 임피던스 상태가 된다.

따라서, 고속의 데이타를 일시 분산하여 저장하였다가 일정 시간이 경과한 뒤에 분사된 상기 데이타를 다시 단일 씨모스 메모리(M16)에 저장함으로써 고속의 데이타를 일반적인 씨모스 메모리(M16)에 저장할 수 있으며, 외부로부터의 임의 출력 데이타를 저장할 경우 일반적인 씨모스를 사용하여도 100MH_Z정도의 디지탈 데이타를 메모리(M16)에 써넣을 수 있다.

이상에서와 같이 본 고안은 저속의 메모리에 고속으로 전송된 데이타를 저장할 수 있는 효과를 창출한다.

Claims

클럭신호(CLK)를 입력하여 순차적인 어드레스 신호를 발생시키는 카운터(11)와, 상기 카운터(11)로부터 일정 하위비트를 입력하여 그 출력()에서 순차적인 디코딩 신호를 발생시키는 디코더(12)와, 상기 카운터(11)로부터 출력되는 어드레스 신호(Q₀∼Q_n)를 입력하여 이를 래치하는 플립플롭(FF1-0∼FF1-n 내지 FF16-0∼FF16-n)과, 외부로부터 입력되는 데이타를 일시 홀딩하는 플립플롭(1-1, 2-1, …, 16-1)과, 상기 디코더(12)의 출력 데이타()를 클럭신호(CLK)로 입력하여 메모리(M0∼M15)에 대한 칩 인에이블 신호()를 발생시키는 플립플롭(1-2, 2-2, …16-2)과, 상기 디코더(12)의 출력 데이타()를 클럭 신호(CLK)로 입력하여 메모리(M0∼M15)에 대한 리드/라이트 제어신호()를 발생시키는 플립플롭(1-3, 2-3, …, 16-3)을 포함하여 구성한 것을 특징으로 하는 고속 데이타 처리 회로.