JPH10215190A - ビタビ復号ｌｓｉ - Google Patents
ビタビ復号ｌｓｉInfo
- Publication number
- JPH10215190A JPH10215190A JP9016785A JP1678597A JPH10215190A JP H10215190 A JPH10215190 A JP H10215190A JP 9016785 A JP9016785 A JP 9016785A JP 1678597 A JP1678597 A JP 1678597A JP H10215190 A JPH10215190 A JP H10215190A
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- JP
- Japan
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- memory
- memory element
- lifo
- circuit
- trace
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Abstract
(57)【要約】
【課題】消費電力の低減をはかると共に、ＬＳＩ全体の
寸法を小さくする。 【解決手段】パスメモリーユニットを、複数のバンクに
分割されＡＣＳユニットからの選択信号を記憶するシン
グルポート型のフリップフロップ型以外のメモリ素子１
０と、複数のバンクそれぞれと対応する複数のトレース
バック回路２０と、これら複数のトレースバック回路２
０の出力信号のうちの所定の出力信号を選択する複数の
第１の選択回路３０と、これら複数の第１の選択回路３
０の出力信号それぞれを対応して記憶する複数のＬＩＦ
Ｏメモリー４０と、これら複数のＬＩＦＯメモリー４０
の出力信号のうちの１つを選択する第２の選択回路５０
とを含む回路とする。
寸法を小さくする。 【解決手段】パスメモリーユニットを、複数のバンクに
分割されＡＣＳユニットからの選択信号を記憶するシン
グルポート型のフリップフロップ型以外のメモリ素子１
０と、複数のバンクそれぞれと対応する複数のトレース
バック回路２０と、これら複数のトレースバック回路２
０の出力信号のうちの所定の出力信号を選択する複数の
第１の選択回路３０と、これら複数の第１の選択回路３
０の出力信号それぞれを対応して記憶する複数のＬＩＦ
Ｏメモリー４０と、これら複数のＬＩＦＯメモリー４０
の出力信号のうちの１つを選択する第２の選択回路５０
とを含む回路とする。
Description
【０００１】
【発明の属する技術分野】本発明はビタビ復号ＬＳＩに
関し、特にパスメモリーユニットを有するビタビ復号Ｌ
ＳＩに関する。
関し、特にパスメモリーユニットを有するビタビ復号Ｌ
ＳＩに関する。
【０００２】
【従来の技術】パスメモリーユニットを有し、所定の復
号処理を行う従来のビタビ復号ＬＳＩのパスメモリーユ
ニット（以下ＳＭＵという）の一例を図５に示す。
号処理を行う従来のビタビ復号ＬＳＩのパスメモリーユ
ニット（以下ＳＭＵという）の一例を図５に示す。
【０００３】このビタビ復号ＬＳＩのパスメモリーユニ
ットは、複数段複数行から成る基本セルＦＣと、各段間
に設けられた選択回路ＳＣとから構成される。なお、基
本セルＦＣの具体的な回路例を図６に示す。
ットは、複数段複数行から成る基本セルＦＣと、各段間
に設けられた選択回路ＳＣとから構成される。なお、基
本セルＦＣの具体的な回路例を図６に示す。
【０００４】最前段に入力される信号の半分は“０”レ
ベルであり、残りの半分は“１”レベルとなっている。
次段の基本セルＦＣには、ＡＣＳユニット（ＡＤＤ−Ｃ
ＯＭＰＡＲＥ−ＳＥＬＣＴユニット）からの選択信号に
従って選択回路ＳＣにより最前段の基本セルＦＣの出力
が選択され、入力される。以下同様にして、前段の基本
セルＦＣの出力信号が選択回路ＳＣにより選択され、次
段の基本セルＦＣに入力される。これら信号は１クロッ
ク毎に（ｔ，ｔ−１，・・・等）後段へと伝搬して行
く。
ベルであり、残りの半分は“１”レベルとなっている。
次段の基本セルＦＣには、ＡＣＳユニット（ＡＤＤ−Ｃ
ＯＭＰＡＲＥ−ＳＥＬＣＴユニット）からの選択信号に
従って選択回路ＳＣにより最前段の基本セルＦＣの出力
が選択され、入力される。以下同様にして、前段の基本
セルＦＣの出力信号が選択回路ＳＣにより選択され、次
段の基本セルＦＣに入力される。これら信号は１クロッ
ク毎に（ｔ，ｔ−１，・・・等）後段へと伝搬して行
く。
【０００５】これら信号の伝搬に伴い、そのレベルが変
化する様子を図７に示す。図７から明らかなように、こ
れら信号のレベルは、後段側へと伝搬するに従い１つの
レベルに収束される。
化する様子を図７に示す。図７から明らかなように、こ
れら信号のレベルは、後段側へと伝搬するに従い１つの
レベルに収束される。
【０００６】なお、基本セルＦＣは、図６に示されるよ
うに、複数の論理素子（ＩＶ１，ＯＧ１，ＯＧ２，ＡＧ
１）とフリップフロップＦＦとで構成されている。
うに、複数の論理素子（ＩＶ１，ＯＧ１，ＯＧ２，ＡＧ
１）とフリップフロップＦＦとで構成されている。
【０００７】
【発明が解決しようとする課題】上述した従来のビタビ
復号ＬＳＩは、そのＳＭＵが複数段，複数行の基本セル
ＦＣで構成され、かつこれら基本セルＦＣはフリップフ
ロップＦＦを含んで構成され、信号の伝搬は１クロック
毎に全ての基本セルＦＣを動作させて行う構成となって
いるので、消費電力が大きくなるという問題点がある。
また、フリップフロップＦＦ及び複数の論理素子から成
る基本セルＦＣを複数段、複数行に配置するため、基本
セルＦＣそのもののサイズが大きくなり、しかも各基本
セルＦＣ間の配線数が多くなり、ＬＳＩ全体の寸法が大
きくなるという問題点がある。
復号ＬＳＩは、そのＳＭＵが複数段，複数行の基本セル
ＦＣで構成され、かつこれら基本セルＦＣはフリップフ
ロップＦＦを含んで構成され、信号の伝搬は１クロック
毎に全ての基本セルＦＣを動作させて行う構成となって
いるので、消費電力が大きくなるという問題点がある。
また、フリップフロップＦＦ及び複数の論理素子から成
る基本セルＦＣを複数段、複数行に配置するため、基本
セルＦＣそのもののサイズが大きくなり、しかも各基本
セルＦＣ間の配線数が多くなり、ＬＳＩ全体の寸法が大
きくなるという問題点がある。
【０００８】本発明の目的は、消費電力を低減すると共
に全体の寸法を小さくすることができるビタビ復号ＬＳ
Ｉを提供することにある。
に全体の寸法を小さくすることができるビタビ復号ＬＳ
Ｉを提供することにある。
【０００９】
【課題を解決するための手段】本発明のビタビ復号ＬＳ
Ｉは、複数のバンクに分割されＡＣＳユニットからの選
択信号を記憶するシングルポート型のメモリ素子と、前
記複数のバンクそれぞれと対応する複数のトレースバッ
ク回路と、これら複数のトレースバック回路の出力信号
のうちの所定の出力信号を選択する複数の第１の選択回
路と、これら複数の第１の選択回路の出力信号それぞれ
を対応して記憶する複数のＬＩＦＯメモリーと、これら
複数のＬＩＦＯメモリーの出力信号のうちの１つを選択
する第２の選択回路とを含むパスメモリーユニットを有
している。
Ｉは、複数のバンクに分割されＡＣＳユニットからの選
択信号を記憶するシングルポート型のメモリ素子と、前
記複数のバンクそれぞれと対応する複数のトレースバッ
ク回路と、これら複数のトレースバック回路の出力信号
のうちの所定の出力信号を選択する複数の第１の選択回
路と、これら複数の第１の選択回路の出力信号それぞれ
を対応して記憶する複数のＬＩＦＯメモリーと、これら
複数のＬＩＦＯメモリーの出力信号のうちの１つを選択
する第２の選択回路とを含むパスメモリーユニットを有
している。
【００１０】また、前記複数のバンクに分割されたメモ
リー素子それぞれを、フリップフロップ型以外の回路構
成のメモリー素子とて構成される。
リー素子それぞれを、フリップフロップ型以外の回路構
成のメモリー素子とて構成される。
【００１１】また、前記複数のバンクに分割されたメモ
リー素子に対し１つのバンクのメモリー素子から順次前
記ＡＣＳユニットからの選択信号を記憶し、１つのバン
クのメモリー素子が一杯なったら次のバンクのメモリー
素子に前記ＡＣＳユニットからの選択信号を順次記憶す
る、という動作をくり返えし、一杯になったメモリー素
子の記憶内容を逆順に読み出して前記トレースバック回
路によりトレースバックを行いその結果を前記第１の選
択回路で選択して前記ＬＩＦＯメモリーに記憶し、復号
結果の記憶が終った前記ＬＩＦＯメモリーの記憶内容を
逆順に読出し前記第２の選択回路により選択して出力す
るようにして構成される。
リー素子に対し１つのバンクのメモリー素子から順次前
記ＡＣＳユニットからの選択信号を記憶し、１つのバン
クのメモリー素子が一杯なったら次のバンクのメモリー
素子に前記ＡＣＳユニットからの選択信号を順次記憶す
る、という動作をくり返えし、一杯になったメモリー素
子の記憶内容を逆順に読み出して前記トレースバック回
路によりトレースバックを行いその結果を前記第１の選
択回路で選択して前記ＬＩＦＯメモリーに記憶し、復号
結果の記憶が終った前記ＬＩＦＯメモリーの記憶内容を
逆順に読出し前記第２の選択回路により選択して出力す
るようにして構成される。
【００１２】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１３】図１は本発明の一実施の形態のパスメモリ
ーユニットを示すブロック図である。
ーユニットを示すブロック図である。
【００１４】この実施の形態は、複数のバンクに分割さ
れたシングルポートのメモリー素子１０と、各バンクに
対応したトレースバック回路２０と、複数のトレースバ
ック回路２０の出力から任意の出力を選択する第１の選
択回路３０と、複数のトレースバック回路２０の出力か
ら選択された出力を順次記憶するＬＩＦＯ（ｌａｓｔｉ
ａ ｆｉｒｓｔ ｏｕｔ）メモリー４０と、複数のＬＩ
ＦＯメモリー４０の出力から任意の１つの出力を選択す
る第２の選択回路５０と、これらの回路の動作をコント
ロールするコントロール回路６０とを有する構成となっ
ている。
れたシングルポートのメモリー素子１０と、各バンクに
対応したトレースバック回路２０と、複数のトレースバ
ック回路２０の出力から任意の出力を選択する第１の選
択回路３０と、複数のトレースバック回路２０の出力か
ら選択された出力を順次記憶するＬＩＦＯ（ｌａｓｔｉ
ａ ｆｉｒｓｔ ｏｕｔ）メモリー４０と、複数のＬＩ
ＦＯメモリー４０の出力から任意の１つの出力を選択す
る第２の選択回路５０と、これらの回路の動作をコント
ロールするコントロール回路６０とを有する構成となっ
ている。
【００１５】次に、この実施の形態の動作について詳細
に説明する。
に説明する。
【００１６】ＡＣＳからの選択信号は、１クロック毎に
アドレスを増やしながら最初のバンクのメモリー素子１
０の特定アドレスに順次記憶される。このバンクのメモ
リー素子１０が一杯になると、バンクを次のメモリー素
子１０に切り替えて同様に記憶される。メモリー素子１
０が一杯になる毎にバンクを切り替えて記憶していく。
アドレスを増やしながら最初のバンクのメモリー素子１
０の特定アドレスに順次記憶される。このバンクのメモ
リー素子１０が一杯になると、バンクを次のメモリー素
子１０に切り替えて同様に記憶される。メモリー素子１
０が一杯になる毎にバンクを切り替えて記憶していく。
【００１７】メモリー素子１０に記憶された信号の復号
が終わった時点でメモリー素子１０に記憶された信号は
不要となるので、この不要となった信号を記憶したメモ
リー素子１０は、次のバンクの切り替えて再びＡＣＳか
らの選択信号を記憶する。このように、メモリー素子１
０の長さ（容量）とバンク数とは、復号にかかる時間に
より最適な値を選択する。
が終わった時点でメモリー素子１０に記憶された信号は
不要となるので、この不要となった信号を記憶したメモ
リー素子１０は、次のバンクの切り替えて再びＡＣＳか
らの選択信号を記憶する。このように、メモリー素子１
０の長さ（容量）とバンク数とは、復号にかかる時間に
より最適な値を選択する。
【００１８】トレースバック回路２０は、選択信号の記
憶が一杯になったメモリー素子１０から逆順に選択信号
を読み出し、トレースバックを行う。この結果、復号が
行われるが、順序が逆であるので、ＬＩＦＯメモリー４
０に順次記憶する。ＬＩＦＯメモリー４０はメモリー素
子１０より少ない数で良く、選択回路３０でトレースバ
ックを行っているトレースバック回路２０の出力を選択
し記憶する。
憶が一杯になったメモリー素子１０から逆順に選択信号
を読み出し、トレースバックを行う。この結果、復号が
行われるが、順序が逆であるので、ＬＩＦＯメモリー４
０に順次記憶する。ＬＩＦＯメモリー４０はメモリー素
子１０より少ない数で良く、選択回路３０でトレースバ
ックを行っているトレースバック回路２０の出力を選択
し記憶する。
【００１９】このように、選択信号の記憶が一杯になっ
たメモリー素子１０から順次トレースバックが行われ
る。
たメモリー素子１０から順次トレースバックが行われ
る。
【００２０】選択回路５０は、複数のＬＩＦＯメモリー
４０のうちの復号結果の記憶が終わったＬＩＦＯメモリ
ー４０を選択し、このＬＩＦＯメモリー４０に記憶され
た逆順の復号結果を、逆に読み出すことにより正しい順
序の復号結果を出力する。
４０のうちの復号結果の記憶が終わったＬＩＦＯメモリ
ー４０を選択し、このＬＩＦＯメモリー４０に記憶され
た逆順の復号結果を、逆に読み出すことにより正しい順
序の復号結果を出力する。
【００２１】コントロール回路６０はこれら回路の全て
の動作及びそのタイミングをコントロールする。
の動作及びそのタイミングをコントロールする。
【００２２】次に、上述の実施の形態における実施例に
ついて図２を参照して詳細に説明する。
ついて図２を参照して詳細に説明する。
【００２３】図２を参照するとこの実施例は、４バンク
からなるパスメモリー長のワード数を持つシングルポー
トのメモリー素子１１〜１４と、各バンクに対応する４
バンクのトレースバック回路２１〜２４と、２組の選択
回路３１，３２と、２組のビット幅が“１”で長さがパ
スメモリー長のＬＩＦＯメモリー４１，４２と、１組の
選択回路５１と、これら回路の動作をコントロールする
コントロール回路６１とから構成される。
からなるパスメモリー長のワード数を持つシングルポー
トのメモリー素子１１〜１４と、各バンクに対応する４
バンクのトレースバック回路２１〜２４と、２組の選択
回路３１，３２と、２組のビット幅が“１”で長さがパ
スメモリー長のＬＩＦＯメモリー４１，４２と、１組の
選択回路５１と、これら回路の動作をコントロールする
コントロール回路６１とから構成される。
【００２４】メモリー素子（１１〜１４）に記憶された
信号の復号が終わった時点でそのメモリー素子に記憶さ
れた信号は不要となるので、不要となった信号を記憶し
たメモリー素子は次のバンクの切り替えで再びＡＣＳか
らの選択信号を記憶する。
信号の復号が終わった時点でそのメモリー素子に記憶さ
れた信号は不要となるので、不要となった信号を記憶し
たメモリー素子は次のバンクの切り替えで再びＡＣＳか
らの選択信号を記憶する。
【００２５】トレースバック回路２２は、選択信号の記
憶が一杯になったメモリー素子は次のバンクの切り替え
で再びＡＣＳからの選択信号を記憶する。
憶が一杯になったメモリー素子は次のバンクの切り替え
で再びＡＣＳからの選択信号を記憶する。
【００２６】トレースバック回路２２は、選択信号の記
憶が一杯になったメモリー素子１２から逆順に選択信号
を読み出し、トレースバックを行う。トレースバックを
始める位置は最尤信号により決定される。トレースバッ
クを１バンク行うことによりパスが収束し、さらに１バ
ンクトレースバックすることにより、復号された信号は
パスメモリー長からパスメモリー長の２倍の精度を持
ち、最低限パスメモリー長の復号精度を持たせることが
できる。すなわち、トレースバック回路２２で、トレー
スバックされた結果は、トレースバック回路２１に渡さ
れ、トレースバック回路２１でのトレースバック結果が
復号結果として用いられる。
憶が一杯になったメモリー素子１２から逆順に選択信号
を読み出し、トレースバックを行う。トレースバックを
始める位置は最尤信号により決定される。トレースバッ
クを１バンク行うことによりパスが収束し、さらに１バ
ンクトレースバックすることにより、復号された信号は
パスメモリー長からパスメモリー長の２倍の精度を持
ち、最低限パスメモリー長の復号精度を持たせることが
できる。すなわち、トレースバック回路２２で、トレー
スバックされた結果は、トレースバック回路２１に渡さ
れ、トレースバック回路２１でのトレースバック結果が
復号結果として用いられる。
【００２７】トレースバック回路２１からの出力は、復
号が行われるが順序が逆であるので、ＬＩＦＯメモリー
４１に順次記憶する。ＬＩＦＯメモリーはこの場合２組
あれば良いので、選択回路３１で、トレースバックを行
っているトレースバック回路の出力を選択する。
号が行われるが順序が逆であるので、ＬＩＦＯメモリー
４１に順次記憶する。ＬＩＦＯメモリーはこの場合２組
あれば良いので、選択回路３１で、トレースバックを行
っているトレースバック回路の出力を選択する。
【００２８】このように、選択信号の記憶が一杯になっ
たメモリー素子から順次トレースバックが行われる。
たメモリー素子から順次トレースバックが行われる。
【００２９】選択回路５１は、２組のＬＩＦＯメモリー
４１，４２のうちから、復号結果の記憶が終わったＬＩ
ＦＯメモリーを選択し、このＬＩＦＯメモリーに記憶さ
れた逆順の復号結果を、逆に読み出すことにより正しい
順序の復号結果を出力する。コントロール回路６１はこ
れら回路の全ての動作及びそのタイミングをコントロー
ルする。
４１，４２のうちから、復号結果の記憶が終わったＬＩ
ＦＯメモリーを選択し、このＬＩＦＯメモリーに記憶さ
れた逆順の復号結果を、逆に読み出すことにより正しい
順序の復号結果を出力する。コントロール回路６１はこ
れら回路の全ての動作及びそのタイミングをコントロー
ルする。
【００３０】メモリー素子１１〜１４は、ＡＣＳからの
選択信号を記憶する期間は書き込み、トレースバック期
間は読み出しであるのでシングルポート型のメモリー素
子で構成できる。
選択信号を記憶する期間は書き込み、トレースバック期
間は読み出しであるのでシングルポート型のメモリー素
子で構成できる。
【００３１】図３に各バンクのメモリー素子１１〜１４
の動作と、各ＬＩＦＯメモリー４１，４２の動作タイミ
ングを示す。
の動作と、各ＬＩＦＯメモリー４１，４２の動作タイミ
ングを示す。
【００３２】メモリー素子１１〜１４に於けるタイミン
グの記号を説明すると、ＷｒｉｔｅはＡＣＳからの選択
信号を記憶する期間、ＭＬＤは最尤判定期間（この期間
は別ブロックの最尤判定回路が最尤判定を行うので、メ
モリー素子はアクセスされない。）、ＴＢ１は最初のパ
ス収束のためのパスメモリー長のトレースバック期間、
ＴＢ２は実際の復号信号を得るためのトレースバック期
間を表す。
グの記号を説明すると、ＷｒｉｔｅはＡＣＳからの選択
信号を記憶する期間、ＭＬＤは最尤判定期間（この期間
は別ブロックの最尤判定回路が最尤判定を行うので、メ
モリー素子はアクセスされない。）、ＴＢ１は最初のパ
ス収束のためのパスメモリー長のトレースバック期間、
ＴＢ２は実際の復号信号を得るためのトレースバック期
間を表す。
【００３３】ＬＩＦＯメモリ４１，４２に於けるタイミ
ングの記号を説明すると、ＷｒｉｔｅはＴＢ２での復号
信号を記憶する期間、Ｒｅａｄは記憶された逆順の復号
信号を逆に読み出し正しい順序の復号信号を読み出す期
間を表す。
ングの記号を説明すると、ＷｒｉｔｅはＴＢ２での復号
信号を記憶する期間、Ｒｅａｄは記憶された逆順の復号
信号を逆に読み出し正しい順序の復号信号を読み出す期
間を表す。
【００３４】図４に１回の復号動作のみを抽出し、その
信号の流れを示しておく。タイミングの記号は図３と同
様であり、矢印は信号の流れを表す。
信号の流れを示しておく。タイミングの記号は図３と同
様であり、矢印は信号の流れを表す。
【００３５】このように、パスメモリーユニットを、シ
ングルポート型のメモリー素子を主体に構成したので、
アクセスしているメモリー素子以外のものは動作（書込
み，読出し）しないため、従来の、フリップフロップＦ
Ｆを主体としたパスメモリーユニットに比べ、消費電力
を低減することができる。例えば、図３に示すように、
全く動作しない（動作停止）期間（斜線の部分）がかな
りあり、動作率を下げることができる。また、同じ情報
量の信号を記憶する場合、フリップフロップを用いた従
来例に比べ、回路面積を小さくすることができ、また素
子間の配線数も少なくなるので、ＬＳＩ全体の面積を小
さくすることができる。
ングルポート型のメモリー素子を主体に構成したので、
アクセスしているメモリー素子以外のものは動作（書込
み，読出し）しないため、従来の、フリップフロップＦ
Ｆを主体としたパスメモリーユニットに比べ、消費電力
を低減することができる。例えば、図３に示すように、
全く動作しない（動作停止）期間（斜線の部分）がかな
りあり、動作率を下げることができる。また、同じ情報
量の信号を記憶する場合、フリップフロップを用いた従
来例に比べ、回路面積を小さくすることができ、また素
子間の配線数も少なくなるので、ＬＳＩ全体の面積を小
さくすることができる。
【００３６】
【発明の効果】以上説明したように本発明は、パスメモ
リーユニットを、シングルポート型のメモリー素子を主
体に構成することにより、メモリー素子の動作停止期間
を多くすることができて消費電力の低減をはかることが
でき、また、回路面積を小さくすることができると共に
素子間の配線数を少なくすることができるので、全体の
寸法を小さくすることができる効果がある。
リーユニットを、シングルポート型のメモリー素子を主
体に構成することにより、メモリー素子の動作停止期間
を多くすることができて消費電力の低減をはかることが
でき、また、回路面積を小さくすることができると共に
素子間の配線数を少なくすることができるので、全体の
寸法を小さくすることができる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示された実施の形態における一実施例の
ブロック図である。
ブロック図である。
【図３】図２に示された実施例の動作及び効果を説明す
るための各部の動作タイミング図である。
るための各部の動作タイミング図である。
【図４】図２に示された実施例の１回の復号動作を説明
するための各部の動作タイミング図である。
するための各部の動作タイミング図である。
【図５】従来のビタビ復号ＬＳＩの一例のパスメモリー
ユニット部分のブロック図である。
ユニット部分のブロック図である。
【図６】図５に示された従来のパスメモリーユニットに
使用される基本セルの具体例を示す回路図である。
使用される基本セルの具体例を示す回路図である。
【図７】図５に示された従来のパスメモリーユニットに
おける信号の伝搬に伴うレベル変化の様子を示す図であ
る。
おける信号の伝搬に伴うレベル変化の様子を示す図であ
る。
１０〜１４ メモリ素子 ２０〜２４ トレースバック回路 ３０〜３２ 選択回路 ４０〜４２ ＬＩＦＯメモリー ５０，５１ 選択回路
Claims (3)
- 【請求項１】 複数のバンクに分割されＡＣＳユニット
からの選択信号を記憶するシングルポート型のメモリ素
子と、前記複数のバンクそれぞれと対応する複数のトレ
ースバック回路と、これら複数のトレースバック回路の
出力信号のうちの所定の出力信号を選択する複数の第１
の選択回路と、これら複数の第１の選択回路の出力信号
それぞれを対応して記憶する複数のＬＩＦＯメモリー
と、これら複数のＬＩＦＯメモリーの出力信号のうちの
１つを選択する第２の選択回路とを含むパスメモリーユ
ニットを有することを特徴とするビタビ復号ＬＳＩ。 - 【請求項２】 前記複数のバンクに分割されたメモリー
素子それぞれを、フリップフロップ型以外の回路構成の
メモリー素子とした請求項１記載のビタビ復号ＬＳＩ。 - 【請求項３】 前記複数のバンクに分割されたメモリー
素子に対し１つのバンクのメモリー素子から順次前記Ａ
ＣＳユニットからの選択信号を記憶し、１つのバンクの
メモリー素子が一杯なったら次のバンクのメモリー素子
に前記ＡＣＳユニットからの選択信号を順次記憶する、
という動作をくり返えし、一杯になったメモリー素子の
記憶内容を逆順に読み出して前記トレースバック回路に
よりトレースバックを行いその結果を前記第１の選択回
路で選択して前記ＬＩＦＯメモリーに記憶し、復号結果
の記憶が終った前記ＬＩＦＯメモリーの記憶内容を逆順
に読出し前記第２の選択回路により選択して出力するよ
うにした請求項１記載のビタビ復号ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016785A JPH10215190A (ja) | 1997-01-30 | 1997-01-30 | ビタビ復号ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016785A JPH10215190A (ja) | 1997-01-30 | 1997-01-30 | ビタビ復号ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10215190A true JPH10215190A (ja) | 1998-08-11 |
Family
ID=11925850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016785A Pending JPH10215190A (ja) | 1997-01-30 | 1997-01-30 | ビタビ復号ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10215190A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062427A1 (fr) * | 1999-04-12 | 2000-10-19 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de decodage viterbi |
| US6697442B1 (en) | 1999-06-15 | 2004-02-24 | Nec Corporation | Viterbi decoding apparatus capable of shortening a decoding process time duration |
| JP2011035568A (ja) * | 2009-07-30 | 2011-02-17 | Ricoh Co Ltd | 受信装置 |
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1997
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