JPH11232867A - レジスタ装置 - Google Patents
レジスタ装置Info
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- JPH11232867A JPH11232867A JP10046216A JP4621698A JPH11232867A JP H11232867 A JPH11232867 A JP H11232867A JP 10046216 A JP10046216 A JP 10046216A JP 4621698 A JP4621698 A JP 4621698A JP H11232867 A JPH11232867 A JP H11232867A
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- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- G—PHYSICS
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- Shift Register Type Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ライトレジスタ部に格納されているデータを
リードレジスタ部に対して正確かつ効率的に転送するレ
ジスタ装置を提供する。 【解決手段】 レジスタ装置１は，複数のサブレジスタ
装置ＳＲを備えている。複数のサブレジスタ装置ＳＲ
は，３つのサブレジスタ装置群Ｇ１，Ｇ２，Ｇ３にグル
ープ化されており，サブレジスタ装置群Ｇ１とサブレジ
スタ装置群Ｇ２の間には，インバータ１１，１３，およ
び容量素子１５から構成される信号処理部１０が備えら
れ，サブレジスタ装置群Ｇ２とサブレジスタ装置群Ｇ３
の間には，インバータ２１，２３，および容量素子２５
から構成される信号処理部２０が備えられている。転送
信号生成部１９１から出力される転送信号ＳＴは，信号
処理部１０，２０において増幅される。
リードレジスタ部に対して正確かつ効率的に転送するレ
ジスタ装置を提供する。 【解決手段】 レジスタ装置１は，複数のサブレジスタ
装置ＳＲを備えている。複数のサブレジスタ装置ＳＲ
は，３つのサブレジスタ装置群Ｇ１，Ｇ２，Ｇ３にグル
ープ化されており，サブレジスタ装置群Ｇ１とサブレジ
スタ装置群Ｇ２の間には，インバータ１１，１３，およ
び容量素子１５から構成される信号処理部１０が備えら
れ，サブレジスタ装置群Ｇ２とサブレジスタ装置群Ｇ３
の間には，インバータ２１，２３，および容量素子２５
から構成される信号処理部２０が備えられている。転送
信号生成部１９１から出力される転送信号ＳＴは，信号
処理部１０，２０において増幅される。
Description
【０００１】
【発明の属する技術分野】本発明は，ＦＩＦＯメモリ等
の半導体記憶装置に用いられ，データを一時的に格納す
るレジスタ装置に関する。
の半導体記憶装置に用いられ，データを一時的に格納す
るレジスタ装置に関する。
【０００２】
【従来の技術】フィールドメモリを構成するＦＩＦＯメ
モリは，画像データを扱うため高速に動作し，かつ大容
量であることが要求されている。したがって，かかるＦ
ＩＦＯメモリは，高集積化が可能なダイナミックメモリ
セル，および，ライトデータレジスタとリードデータレ
ジスタとから構成され，所定のデータを一時的に格納す
るレジスタ装置を有している。
モリは，画像データを扱うため高速に動作し，かつ大容
量であることが要求されている。したがって，かかるＦ
ＩＦＯメモリは，高集積化が可能なダイナミックメモリ
セル，および，ライトデータレジスタとリードデータレ
ジスタとから構成され，所定のデータを一時的に格納す
るレジスタ装置を有している。
【０００３】従来のＦＩＦＯメモリ１０１を図８に示
す。このＦＩＦＯメモリ１０１は，例えば，ｎ個のシリ
アルデータをそれぞれ入力するｎ個のデータ入力端子Ｄ
ｉｎ−１〜Ｄｉｎ−ｎを有し，それらがｎ個のデータ入
力バッファ１１１−１〜１１１−ｎへ接続されている。
各データ入力バッファ１１１−１〜１１１−ｎは，ライ
トイネーブル端子ＷＥに対してＨレベルの信号を入力す
ることによって，アクティブとされ，データ入力端子Ｄ
ｉｎ−１〜Ｄｉｎ−ｎからのシリアルデータをそれぞれ
入力する回路である。そして，データ入力バッファ１１
１−１〜１１１−ｎの各出力端子は，ライトデータバス
ＷＤＢを介してレジスタ装置１２１に接続されている。
す。このＦＩＦＯメモリ１０１は，例えば，ｎ個のシリ
アルデータをそれぞれ入力するｎ個のデータ入力端子Ｄ
ｉｎ−１〜Ｄｉｎ−ｎを有し，それらがｎ個のデータ入
力バッファ１１１−１〜１１１−ｎへ接続されている。
各データ入力バッファ１１１−１〜１１１−ｎは，ライ
トイネーブル端子ＷＥに対してＨレベルの信号を入力す
ることによって，アクティブとされ，データ入力端子Ｄ
ｉｎ−１〜Ｄｉｎ−ｎからのシリアルデータをそれぞれ
入力する回路である。そして，データ入力バッファ１１
１−１〜１１１−ｎの各出力端子は，ライトデータバス
ＷＤＢを介してレジスタ装置１２１に接続されている。
【０００４】レジスタ装置１２１は，ライトデータバス
ＷＤＢからのデータを一時的に格納する機能を有してお
り，ｎ個のライトレジスタ部１２３−１〜１２３−ｎ，
およびｎ個のリードレジスタ部１２５−１〜１２５−ｎ
で構成されている。そして，リードレジスタ部１２５−
１〜１２５−ｎは，リードデータバスＲＤＢに接続され
ている。
ＷＤＢからのデータを一時的に格納する機能を有してお
り，ｎ個のライトレジスタ部１２３−１〜１２３−ｎ，
およびｎ個のリードレジスタ部１２５−１〜１２５−ｎ
で構成されている。そして，リードレジスタ部１２５−
１〜１２５−ｎは，リードデータバスＲＤＢに接続され
ている。
【０００５】レジスタ装置１２１の出力端子は，ｎ個の
データレジスタ１３１−１〜１３１−ｎに接続されてい
る。各データレジスタ１３１−１〜１３１−ｎは，ライ
トイネーブル端子ＷＥに対してＨレベルの信号を入力す
ることによってアクティブとされ，レジスタ装置１２１
からのデータを格納し，かかるデータをｎ個のメモリセ
ルアレイ１４１−１〜１４１−ｎへ出力する回路であ
る。各メモリセルアレイ１４１−１〜１４１−ｎは，複
数のワード線（図示せず。）およびビット線（図示せ
ず。）を有し，これらの交差箇所にはデータ格納用のメ
モリセルが配列されている。なお，ワード線は，Ｘデコ
ーダ１４２によって選択されるようになっている。
データレジスタ１３１−１〜１３１−ｎに接続されてい
る。各データレジスタ１３１−１〜１３１−ｎは，ライ
トイネーブル端子ＷＥに対してＨレベルの信号を入力す
ることによってアクティブとされ，レジスタ装置１２１
からのデータを格納し，かかるデータをｎ個のメモリセ
ルアレイ１４１−１〜１４１−ｎへ出力する回路であ
る。各メモリセルアレイ１４１−１〜１４１−ｎは，複
数のワード線（図示せず。）およびビット線（図示せ
ず。）を有し，これらの交差箇所にはデータ格納用のメ
モリセルが配列されている。なお，ワード線は，Ｘデコ
ーダ１４２によって選択されるようになっている。
【０００６】各メモリセルアレイ１４１−１〜１４１−
ｎには，ｎ個のデータレジスタ１５１−１〜１５１−ｎ
が接続されている。各データレジスタ１５１−１〜１５
１−ｎは，リードイネーブル端子ＲＥに対してＨレベル
の信号を入力することによってアクティブとされ，各メ
モリセルアレイ１４１−１〜１４１−ｎから読み出され
たデータを格納する機能を有している。そして，各デー
タレジスタ１５１−１〜１５１−ｎの出力端子には，ｎ
個のデータ出力バッファ１６１−１〜１６１−ｎが接続
されている。また，出力バッファ１６１−１〜１６１−
ｎには，リードデータバスＲＤＢも接続されている。そ
して，各データ出力バッファ１６１−１〜１６１−ｎ
は，リードイネーブル端子ＲＥに対してＨレベルの信号
を入力することによってアクティブとされ，各データレ
ジスタ１５１−１〜１５１−ｎ，またはリードデータバ
スＲＤＢからのデータを入力し，各データ出力端子Ｄｏ
ｕｔ−１〜Ｄｏｕｔ−ｎへ出力する機能を有する。
ｎには，ｎ個のデータレジスタ１５１−１〜１５１−ｎ
が接続されている。各データレジスタ１５１−１〜１５
１−ｎは，リードイネーブル端子ＲＥに対してＨレベル
の信号を入力することによってアクティブとされ，各メ
モリセルアレイ１４１−１〜１４１−ｎから読み出され
たデータを格納する機能を有している。そして，各デー
タレジスタ１５１−１〜１５１−ｎの出力端子には，ｎ
個のデータ出力バッファ１６１−１〜１６１−ｎが接続
されている。また，出力バッファ１６１−１〜１６１−
ｎには，リードデータバスＲＤＢも接続されている。そ
して，各データ出力バッファ１６１−１〜１６１−ｎ
は，リードイネーブル端子ＲＥに対してＨレベルの信号
を入力することによってアクティブとされ，各データレ
ジスタ１５１−１〜１５１−ｎ，またはリードデータバ
スＲＤＢからのデータを入力し，各データ出力端子Ｄｏ
ｕｔ−１〜Ｄｏｕｔ−ｎへ出力する機能を有する。
【０００７】さらにＦＩＦＯメモリ１０１には，シリア
ルライトクロック端子ＳＷＣＫから入力されるクロック
信号に基づいてデータのライト動作を制御するシリアル
ライトタイミング制御回路１７１が設けられ，その出力
端子は，ライトリセット制御回路１７３およびデータレ
ジスタ１３１−１〜１３１−ｎに接続されている。ライ
トリセット制御回路１７３は，リセットライト端子ＲＳ
ＴＷから入力されるリセット信号に基づいてデータのラ
イト動作をリセットするための回路であり，その出力端
子は，データレジスタ１３１−１〜１３１−ｎに接続さ
れている。
ルライトクロック端子ＳＷＣＫから入力されるクロック
信号に基づいてデータのライト動作を制御するシリアル
ライトタイミング制御回路１７１が設けられ，その出力
端子は，ライトリセット制御回路１７３およびデータレ
ジスタ１３１−１〜１３１−ｎに接続されている。ライ
トリセット制御回路１７３は，リセットライト端子ＲＳ
ＴＷから入力されるリセット信号に基づいてデータのラ
イト動作をリセットするための回路であり，その出力端
子は，データレジスタ１３１−１〜１３１−ｎに接続さ
れている。
【０００８】また，上記のシリアルライトタイミング制
御回路１７１およびライトリセット制御回路１７３に対
応してシリアルリードタイミング制御回路１７５および
リードリセット制御回路１７７が設けられている。シリ
アルリードタイミング制御回路１７５は，シリアルリー
ドクロック端子ＳＲＣＫから入力されるクロック信号に
基づいてデータのリード動作を制御するための回路であ
り，その出力端子は，リードリセット制御回路１７７お
よびデータレジスタ１５１−１〜１５１−ｎに接続され
ている。リードリセット制御回路１７７は，リセットリ
ード端子ＲＳＴＲから入力されるリセット信号に基づい
てデータのリード動作をリセットするための回路であ
り，その出力端子は，データレジスタ１５１−１〜１５
１−ｎに接続されている。
御回路１７１およびライトリセット制御回路１７３に対
応してシリアルリードタイミング制御回路１７５および
リードリセット制御回路１７７が設けられている。シリ
アルリードタイミング制御回路１７５は，シリアルリー
ドクロック端子ＳＲＣＫから入力されるクロック信号に
基づいてデータのリード動作を制御するための回路であ
り，その出力端子は，リードリセット制御回路１７７お
よびデータレジスタ１５１−１〜１５１−ｎに接続され
ている。リードリセット制御回路１７７は，リセットリ
ード端子ＲＳＴＲから入力されるリセット信号に基づい
てデータのリード動作をリセットするための回路であ
り，その出力端子は，データレジスタ１５１−１〜１５
１−ｎに接続されている。
【０００９】そして，ＦＩＦＯメモリ１０１には，クロ
ック信号を発生するクロック発振器１８１が設けられ，
その出力端子は，リード／ライト／リフレッシュ制御回
路１８３に接続されている。リード／ライト／リフレッ
シュ制御回路１８３は，クロック発振器１８１およびデ
ータレジスタ１３１−１〜１３１−ｎ，１５１−１〜１
５１−ｎの出力に基づき，Ｘデコーダ１４２に対してリ
ード／ライトの制御とリフレッシュ制御を行う回路であ
る。
ック信号を発生するクロック発振器１８１が設けられ，
その出力端子は，リード／ライト／リフレッシュ制御回
路１８３に接続されている。リード／ライト／リフレッ
シュ制御回路１８３は，クロック発振器１８１およびデ
ータレジスタ１３１−１〜１３１−ｎ，１５１−１〜１
５１−ｎの出力に基づき，Ｘデコーダ１４２に対してリ
ード／ライトの制御とリフレッシュ制御を行う回路であ
る。
【００１０】次に，上述のＦＩＦＯメモリ１０１に備え
られたレジスタ装置１２１について図９を参照しながら
説明する。
られたレジスタ装置１２１について図９を参照しながら
説明する。
【００１１】レジスタ装置１２１は，略同一の機能・構
成を有するｎ個のサブレジスタ装置ＳＲ−１〜ＳＲ−ｎ
から構成されており，各サブレジスタ装置ＳＲ−１〜Ｓ
Ｒ−ｎは，前出のライトレジスタ部１２３−１〜１２３
−ｎ，リードレジスタ部１２５−１〜１２５−ｎを備え
るものである。なお，ここではサブレジスタ装置ＳＲ−
１を代表的に説明することとする。
成を有するｎ個のサブレジスタ装置ＳＲ−１〜ＳＲ−ｎ
から構成されており，各サブレジスタ装置ＳＲ−１〜Ｓ
Ｒ−ｎは，前出のライトレジスタ部１２３−１〜１２３
−ｎ，リードレジスタ部１２５−１〜１２５−ｎを備え
るものである。なお，ここではサブレジスタ装置ＳＲ−
１を代表的に説明することとする。
【００１２】サブレジスタ装置ＳＲ−１は，図９に示す
ようにライトデータバスＷＤＢに接続されているライト
レジスタ部１２３−１とリードデータバスＲＤＢに接続
されているリードレジスタ部１２５−１を備えている。
また，ライトレジスタ部１２３−１とリードレジスタ部
１２５−１は，２つのＮチャネル形トランジスタからな
るデータ転送ゲートＴＧによって接続されている。
ようにライトデータバスＷＤＢに接続されているライト
レジスタ部１２３−１とリードデータバスＲＤＢに接続
されているリードレジスタ部１２５−１を備えている。
また，ライトレジスタ部１２３−１とリードレジスタ部
１２５−１は，２つのＮチャネル形トランジスタからな
るデータ転送ゲートＴＧによって接続されている。
【００１３】そして，ライトレジスタ部１２３−１は，
ライトデータバスＷＤＢからのデータを格納するライト
レジスタＷＲ，および，このライトレジスタＷＲをライ
トデータバスＷＤＢに接続するためのライトポインタＷ
Ｐから構成されている。なお，ライトレジスタＷＲは，
２つのインバータから成るいわゆるインバータラッチで
構成されている。また，ライトポインタＷＰは，２つの
Ｎチャネル形トランジスタから構成されている。そし
て，各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに備えられ
たライトポインタＷＰは，例えばシフトレジスタ等のシ
フト手段（図示せず。）によって順次オン状態とされ，
各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに備えられたラ
イトレジスタＷＲとライトデータバスＷＤＢとを接続す
る。その結果，各ライトレジスタＷＲには所定のデータ
が順次書き込まれることとなる。
ライトデータバスＷＤＢからのデータを格納するライト
レジスタＷＲ，および，このライトレジスタＷＲをライ
トデータバスＷＤＢに接続するためのライトポインタＷ
Ｐから構成されている。なお，ライトレジスタＷＲは，
２つのインバータから成るいわゆるインバータラッチで
構成されている。また，ライトポインタＷＰは，２つの
Ｎチャネル形トランジスタから構成されている。そし
て，各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに備えられ
たライトポインタＷＰは，例えばシフトレジスタ等のシ
フト手段（図示せず。）によって順次オン状態とされ，
各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに備えられたラ
イトレジスタＷＲとライトデータバスＷＤＢとを接続す
る。その結果，各ライトレジスタＷＲには所定のデータ
が順次書き込まれることとなる。
【００１４】一方，リードレジスタ部１２５−１は，ラ
イトレジスタ１２３−１から転送されたデータを格納す
るリードレジスタＲＲ，および，このリードレジスタＲ
ＲをリードデータバスＲＤＢに接続するためのリードポ
インタＲＰから構成されている。なお，リードレジスタ
ＲＲは，ライトレジスタＷＲと同様に２つのインバータ
から成るいわゆるインバータラッチで構成されている。
また，ライトポインタＷＰは，リードポインタＲＰと同
様に２つのＮチャネル形トランジスタから構成されてい
る。そして，各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに
備えられたリードポインタＲＰは，例えばシフトレジス
タ等のシフト手段（図示せず。）によって順次オン状態
とされ，各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに備え
られたリードレジスタＲＲとリードデータバスＲＤＢと
を接続する。その結果，各リードレジスタＲＲに格納さ
れている所定のデータは，順次リードデータバスＲＤＢ
に出力されることとなる。
イトレジスタ１２３−１から転送されたデータを格納す
るリードレジスタＲＲ，および，このリードレジスタＲ
ＲをリードデータバスＲＤＢに接続するためのリードポ
インタＲＰから構成されている。なお，リードレジスタ
ＲＲは，ライトレジスタＷＲと同様に２つのインバータ
から成るいわゆるインバータラッチで構成されている。
また，ライトポインタＷＰは，リードポインタＲＰと同
様に２つのＮチャネル形トランジスタから構成されてい
る。そして，各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに
備えられたリードポインタＲＰは，例えばシフトレジス
タ等のシフト手段（図示せず。）によって順次オン状態
とされ，各サブレジスタ装置ＳＲ−１〜ＳＲ−ｎに備え
られたリードレジスタＲＲとリードデータバスＲＤＢと
を接続する。その結果，各リードレジスタＲＲに格納さ
れている所定のデータは，順次リードデータバスＲＤＢ
に出力されることとなる。
【００１５】そして，ライトレジスタ部１２３−１とリ
ードレジスタ部１２５−１とを接続するデータ転送ゲー
トＴＧは，転送信号生成部１９１からの転送信号ＳＴに
よってオン／オフ動作する。転送信号発生回路１９１
は，例えば，全てのリードレジスタ部１２３−１〜１２
３−ｎがリード動作を終了し，かつ，ライトレジスタ部
１２５−１〜１２５−ｎがライト動作を終了した時点
で，Ｈレベルの転送信号ＳＴを出力し，全てのサブレジ
スタ装置ＳＲ−１〜ＳＲ−ｎ備えられたデータ転送ゲー
トＴＧをオン状態とする。
ードレジスタ部１２５−１とを接続するデータ転送ゲー
トＴＧは，転送信号生成部１９１からの転送信号ＳＴに
よってオン／オフ動作する。転送信号発生回路１９１
は，例えば，全てのリードレジスタ部１２３−１〜１２
３−ｎがリード動作を終了し，かつ，ライトレジスタ部
１２５−１〜１２５−ｎがライト動作を終了した時点
で，Ｈレベルの転送信号ＳＴを出力し，全てのサブレジ
スタ装置ＳＲ−１〜ＳＲ−ｎ備えられたデータ転送ゲー
トＴＧをオン状態とする。
【００１６】
【発明が解決しようとする課題】ところで，ＦＩＦＯメ
モリ１０１が大容量のデータ処理に用いられる場合，図
９に示すレジスタ装置１２１におけるサブレジスタ装置
ＳＲ−１〜ＳＲ−ｎの個数は，例えば７０〜１００程度
となる。このように，サブレジスタ装置ＳＲ−１〜ＳＲ
−ｎを多数備えた従来のレジスタ装置１２１によれば，
サブレジスタ装置ＳＲ−１〜ＳＲ−ｎにおけるデータ転
送ゲートＴＧの容量成分等の影響によって，図１０に示
すように，転送信号生成部１９１から出力された転送信
号ＳＴが，転送信号生成部１９１の最も近くに位置する
サブレジスタ装置ＳＲ−ｎから最も遠くに位置するサブ
レジスタ装置ＳＲ−１に至るまでに減衰してしまう場合
があった。このような転送信号ＳＴの減衰は，データ転
送ゲートＴＧの動作不良につながり，ライトレジスタ部
１２３−１のデータをリードレジスタ部１２５−１に対
して正確に転送できなくなるおそれがあった。
モリ１０１が大容量のデータ処理に用いられる場合，図
９に示すレジスタ装置１２１におけるサブレジスタ装置
ＳＲ−１〜ＳＲ−ｎの個数は，例えば７０〜１００程度
となる。このように，サブレジスタ装置ＳＲ−１〜ＳＲ
−ｎを多数備えた従来のレジスタ装置１２１によれば，
サブレジスタ装置ＳＲ−１〜ＳＲ−ｎにおけるデータ転
送ゲートＴＧの容量成分等の影響によって，図１０に示
すように，転送信号生成部１９１から出力された転送信
号ＳＴが，転送信号生成部１９１の最も近くに位置する
サブレジスタ装置ＳＲ−ｎから最も遠くに位置するサブ
レジスタ装置ＳＲ−１に至るまでに減衰してしまう場合
があった。このような転送信号ＳＴの減衰は，データ転
送ゲートＴＧの動作不良につながり，ライトレジスタ部
１２３−１のデータをリードレジスタ部１２５−１に対
して正確に転送できなくなるおそれがあった。
【００１７】さらに，ライトレジスタ部１２３−１〜１
２３−ｎに格納されているデータと，これらに対応する
リードレジスタ部１２５−１〜１２５−ｎに格納されて
いるデータが異なる場合には，各リードレジスタＲＲを
構成するインバータが反転動作を一斉に行うため，図１
０に示すように電源電位Ｖｃｃの低下や接地電位Ｇｎｄ
の上昇が発生する場合があった。電源電位Ｖｃｃと接地
電位Ｇｎｄの大幅な変動は，データ転送ゲートＴＧの動
作不良を誘発するのみならず，レジスタ装置１２１以外
の回路にも悪影響を及ぼすこととなる。
２３−ｎに格納されているデータと，これらに対応する
リードレジスタ部１２５−１〜１２５−ｎに格納されて
いるデータが異なる場合には，各リードレジスタＲＲを
構成するインバータが反転動作を一斉に行うため，図１
０に示すように電源電位Ｖｃｃの低下や接地電位Ｇｎｄ
の上昇が発生する場合があった。電源電位Ｖｃｃと接地
電位Ｇｎｄの大幅な変動は，データ転送ゲートＴＧの動
作不良を誘発するのみならず，レジスタ装置１２１以外
の回路にも悪影響を及ぼすこととなる。
【００１８】本発明は，従来のレジスタ装置が有する上
記のような問題点に鑑みてなされたものであり，本発明
の目的は，サブレジスタ装置を多数備えた場合であって
も，ライトレジスタ部に格納されているデータをリード
レジスタ部に対して正確かつ効率的に転送することが可
能であって，さらに，かかるデータ転送時において電源
電位および接地電位に対する影響を最小限に止めること
が可能な新規かつ改良されたレジスタ装置を提供するこ
とにある。
記のような問題点に鑑みてなされたものであり，本発明
の目的は，サブレジスタ装置を多数備えた場合であって
も，ライトレジスタ部に格納されているデータをリード
レジスタ部に対して正確かつ効率的に転送することが可
能であって，さらに，かかるデータ転送時において電源
電位および接地電位に対する影響を最小限に止めること
が可能な新規かつ改良されたレジスタ装置を提供するこ
とにある。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，第１のレジスタ部，第２のレジ
スタ部，および前記第１のレジスタ部に保持されている
データを前記第２のレジスタ部に転送することが可能な
データ転送部から成る複数のサブレジスタ装置と，前記
複数のサブレジスタ装置におけるデータ転送部を制御す
るための転送信号を生成する転送信号生成部とを備えた
レジスタ装置が提供される。そして，このレジスタ装置
は，前記転送信号を前記各サブレジスタ装置に伝送する
ための伝送経路における１または２以上の箇所に前記転
送信号を増幅する機能を有する信号処理部を備えたこと
を特徴とする。
に，請求項１によれば，第１のレジスタ部，第２のレジ
スタ部，および前記第１のレジスタ部に保持されている
データを前記第２のレジスタ部に転送することが可能な
データ転送部から成る複数のサブレジスタ装置と，前記
複数のサブレジスタ装置におけるデータ転送部を制御す
るための転送信号を生成する転送信号生成部とを備えた
レジスタ装置が提供される。そして，このレジスタ装置
は，前記転送信号を前記各サブレジスタ装置に伝送する
ための伝送経路における１または２以上の箇所に前記転
送信号を増幅する機能を有する信号処理部を備えたこと
を特徴とする。
【００２０】かかる構成によれば，サブレジスタ装置の
数が増加し，これに伴って伝送経路長が延長された場合
であっても，転送信号は，伝送経路の所定の箇所に配置
された信号処理部によって増幅されるために，最遠端に
位置するサブレジスタ装置まで安定した転送信号を伝送
することが可能となる。したがって，全てのサブレジス
タ装置における第１のレジスタ部から第２のレジスタ部
へのデータ転送は，誤動作なく正確に行われることとな
る。
数が増加し，これに伴って伝送経路長が延長された場合
であっても，転送信号は，伝送経路の所定の箇所に配置
された信号処理部によって増幅されるために，最遠端に
位置するサブレジスタ装置まで安定した転送信号を伝送
することが可能となる。したがって，全てのサブレジス
タ装置における第１のレジスタ部から第２のレジスタ部
へのデータ転送は，誤動作なく正確に行われることとな
る。
【００２１】さらに，請求項２に記載のように，前記信
号処理部には，入力された信号を所定の時間遅延させて
出力することが可能な信号遅延手段を備えるようにして
もよい。かかる構成によれば，各サブレジスタ装置にお
ける第１のレジスタ部から第２のレジスタ部へのデータ
転送を時間的にずらして実行することが可能となる。し
たがって，データ転送時に発生する瞬間的な電力消費を
低減させることが可能となる。
号処理部には，入力された信号を所定の時間遅延させて
出力することが可能な信号遅延手段を備えるようにして
もよい。かかる構成によれば，各サブレジスタ装置にお
ける第１のレジスタ部から第２のレジスタ部へのデータ
転送を時間的にずらして実行することが可能となる。し
たがって，データ転送時に発生する瞬間的な電力消費を
低減させることが可能となる。
【００２２】またさらに，請求項３に記載のように，前
記信号処理部には，入力された信号に基づいて所定の時
間幅のパルス信号を生成することが可能なパルス信号生
成手段を備えるようにしてもよい。かかる構成によれ
ば，各サブレジスタ装置における第１のレジスタ部から
第２のレジスタ部へのデータ転送に必要な時間だけデー
タ転送部をアクティブとすることが可能となるため，デ
ータ転送部の動作にかかる消費電力が削減される。
記信号処理部には，入力された信号に基づいて所定の時
間幅のパルス信号を生成することが可能なパルス信号生
成手段を備えるようにしてもよい。かかる構成によれ
ば，各サブレジスタ装置における第１のレジスタ部から
第２のレジスタ部へのデータ転送に必要な時間だけデー
タ転送部をアクティブとすることが可能となるため，デ
ータ転送部の動作にかかる消費電力が削減される。
【００２３】そして，上記請求項１，２，または３に記
載のレジスタ装置において，請求項４によれば，前記複
数のサブレジスタ装置を複数のサブレジスタ装置群にグ
ループ化し，前記伝送経路を前記転送信号が前記各サブ
レジスタ装置群毎に順次伝送されるように形成すること
ができる。かかる構成によれば，複数のサブレジスタ装
置を効率よく動作させることが可能となる。しかも，請
求項５に記載のように，各サブレジスタ装置群を，相隣
接するサブレジスタ装置群に対して前記転送信号が連続
して伝送されないように配置すれば，相隣接するサブレ
ジスタ装置群それぞれのサブレジスタ装置の動作開始タ
イミングがずれることとなる。したがって，一のサブレ
ジスタ装置群の動作開始時に電源電圧変動が発生した場
合であっも，それに隣接するサブレジスタ装置の動作に
対する影響を緩和することが可能となる。
載のレジスタ装置において，請求項４によれば，前記複
数のサブレジスタ装置を複数のサブレジスタ装置群にグ
ループ化し，前記伝送経路を前記転送信号が前記各サブ
レジスタ装置群毎に順次伝送されるように形成すること
ができる。かかる構成によれば，複数のサブレジスタ装
置を効率よく動作させることが可能となる。しかも，請
求項５に記載のように，各サブレジスタ装置群を，相隣
接するサブレジスタ装置群に対して前記転送信号が連続
して伝送されないように配置すれば，相隣接するサブレ
ジスタ装置群それぞれのサブレジスタ装置の動作開始タ
イミングがずれることとなる。したがって，一のサブレ
ジスタ装置群の動作開始時に電源電圧変動が発生した場
合であっも，それに隣接するサブレジスタ装置の動作に
対する影響を緩和することが可能となる。
【００２４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるレジスタ装置の好適な実施の形態につい
て詳細に説明する。なお，以下の説明において，略同一
の機能および構成を有する構成要素については，同一符
号を付することにより，重複説明を省略することにす
る。
本発明にかかるレジスタ装置の好適な実施の形態につい
て詳細に説明する。なお，以下の説明において，略同一
の機能および構成を有する構成要素については，同一符
号を付することにより，重複説明を省略することにす
る。
【００２５】（第１の実施の形態）第１の実施の形態に
かかるレジスタ装置１の構成を図１に示す。このレジス
タ装置１は，前記従来のレジスタ装置１２１におけるサ
ブレジスタ装置ＳＲ−１〜ＳＲ−ｎと略同一の構成・機
能を有する複数のサブレジスタ装置ＳＲを備えている。
複数のサブレジスタ装置ＳＲは，例えば３つのサブレジ
スタ装置群Ｇ１，Ｇ２，Ｇ３にグループ化されており，
サブレジスタ装置群Ｇ１とサブレジスタ装置群Ｇ２の間
には，インバータ１１，１３，および信号遅延手段とし
ての容量素子１５から構成される信号処理部１０が備え
られ，サブレジスタ装置群Ｇ２とサブレジスタ装置群Ｇ
３の間には，インバータ２１，２３，および信号遅延素
子としての容量素子２５から構成される信号処理部２０
が備えられている。
かかるレジスタ装置１の構成を図１に示す。このレジス
タ装置１は，前記従来のレジスタ装置１２１におけるサ
ブレジスタ装置ＳＲ−１〜ＳＲ−ｎと略同一の構成・機
能を有する複数のサブレジスタ装置ＳＲを備えている。
複数のサブレジスタ装置ＳＲは，例えば３つのサブレジ
スタ装置群Ｇ１，Ｇ２，Ｇ３にグループ化されており，
サブレジスタ装置群Ｇ１とサブレジスタ装置群Ｇ２の間
には，インバータ１１，１３，および信号遅延手段とし
ての容量素子１５から構成される信号処理部１０が備え
られ，サブレジスタ装置群Ｇ２とサブレジスタ装置群Ｇ
３の間には，インバータ２１，２３，および信号遅延素
子としての容量素子２５から構成される信号処理部２０
が備えられている。
【００２６】そして，信号処理部１０において，インバ
ータ１１の出力は，インバータ１３の入力，および容量
素子１５の一端に共通接続されており，容量素子１５の
他端は接地されている。また，信号処理部２０も同様
に，インバータ２１の出力は，インバータ２３の入力，
および容量素子２５の一端に共通接続されており，容量
素子２５の他端は接地されている。
ータ１１の出力は，インバータ１３の入力，および容量
素子１５の一端に共通接続されており，容量素子１５の
他端は接地されている。また，信号処理部２０も同様
に，インバータ２１の出力は，インバータ２３の入力，
および容量素子２５の一端に共通接続されており，容量
素子２５の他端は接地されている。
【００２７】次に，第１の実施の形態にかかるレジスタ
装置１の動作について図２を参照しつつ説明する。
装置１の動作について図２を参照しつつ説明する。
【００２８】転送信号生成部１９１から出力される転送
信号ＳＴがＬレベルである場合は，各サブレジスタ装置
ＳＲに備えられたデータ転送部としてのデータ転送ゲー
トＴＧはオフ状態であり，ライトレジスタ部に格納され
ているデータは，リードレジスタ部へ転送されず保持さ
れる。
信号ＳＴがＬレベルである場合は，各サブレジスタ装置
ＳＲに備えられたデータ転送部としてのデータ転送ゲー
トＴＧはオフ状態であり，ライトレジスタ部に格納され
ているデータは，リードレジスタ部へ転送されず保持さ
れる。
【００２９】ここで，転送信号ＳＴがＨレベルとなり，
ノードＮＡを経由して転送信号生成部１９１に最も近く
に配置されているサブレジスタ装置群Ｇ１に入力され
る。これによってサブレジスタ装置群Ｇ１を構成するサ
ブレジスタ装置ＳＲのデータ転送ゲートＴＧはオン状態
となり，ライトレジスタ部からリードレジスタ部への所
定のデータの転送が行われる。
ノードＮＡを経由して転送信号生成部１９１に最も近く
に配置されているサブレジスタ装置群Ｇ１に入力され
る。これによってサブレジスタ装置群Ｇ１を構成するサ
ブレジスタ装置ＳＲのデータ転送ゲートＴＧはオン状態
となり，ライトレジスタ部からリードレジスタ部への所
定のデータの転送が行われる。
【００３０】次に，このＨレベルの転送信号ＳＴは，信
号処理部１０に伝達される。かかる信号処理部１０に
は，容量素子１５が備えられており，入力された転送信
号ＳＴは，容量素子１５によって所定の時間遅延されて
ノードＮＢに伝達される。ノードＮＢにおける転送信号
ＳＴは，さらにサブレジスタ装置群Ｇ２に入力される。
そして，サブレジスタ装置群Ｇ２を構成するサブレジス
タ装置ＳＲのデータ転送ゲートＴＧがオンし，ライトレ
ジスタ部からリードレジスタ部への所定のデータの転送
が行われる。
号処理部１０に伝達される。かかる信号処理部１０に
は，容量素子１５が備えられており，入力された転送信
号ＳＴは，容量素子１５によって所定の時間遅延されて
ノードＮＢに伝達される。ノードＮＢにおける転送信号
ＳＴは，さらにサブレジスタ装置群Ｇ２に入力される。
そして，サブレジスタ装置群Ｇ２を構成するサブレジス
タ装置ＳＲのデータ転送ゲートＴＧがオンし，ライトレ
ジスタ部からリードレジスタ部への所定のデータの転送
が行われる。
【００３１】そして，サブレジスタ装置群Ｇ２に伝達さ
れた転送信号ＳＴは，次に信号処理部２０に入力され
る。ここで，転送信号ＳＴは，上述の信号処理部１０と
同様に所定の時間遅延されてノードＮＣに伝達されるこ
ととなる。またさらに，ノードＮＣにおける転送信号Ｓ
Ｔは，サブレジスタ装置群Ｇ３に入力され，以降同様
に，最終段に位置するサブレジスタ装置ＳＲまで転送信
号ＳＴは，伝達されることとなる。
れた転送信号ＳＴは，次に信号処理部２０に入力され
る。ここで，転送信号ＳＴは，上述の信号処理部１０と
同様に所定の時間遅延されてノードＮＣに伝達されるこ
ととなる。またさらに，ノードＮＣにおける転送信号Ｓ
Ｔは，サブレジスタ装置群Ｇ３に入力され，以降同様
に，最終段に位置するサブレジスタ装置ＳＲまで転送信
号ＳＴは，伝達されることとなる。
【００３２】以上のように，第１の実施の形態にかかる
レジスタ装置１によれば，各サブレジスタ装置群Ｇ１，
Ｇ２，Ｇ３の間に転送信号ＳＴを遅延させる機能を有す
る信号処理部１０，２０が設けられているために，ライ
トレジスタ部からリードレジスタ部へのデータの転送動
作を同時に行うサブレジスタ装置ＳＲは減少する。した
がって，図２に示すように，電源電位Ｖｃｃおよび接地
電位Ｇｎｄの変動を最小限に抑えることが可能となり，
レジスタ装置１のみならず周辺回路の動作の安定化が図
れる。
レジスタ装置１によれば，各サブレジスタ装置群Ｇ１，
Ｇ２，Ｇ３の間に転送信号ＳＴを遅延させる機能を有す
る信号処理部１０，２０が設けられているために，ライ
トレジスタ部からリードレジスタ部へのデータの転送動
作を同時に行うサブレジスタ装置ＳＲは減少する。した
がって，図２に示すように，電源電位Ｖｃｃおよび接地
電位Ｇｎｄの変動を最小限に抑えることが可能となり，
レジスタ装置１のみならず周辺回路の動作の安定化が図
れる。
【００３３】また，信号処理部１０，２０は，それぞれ
の出力部にインバータ１３，２３を備えており，これに
よって転送信号ＳＴを増幅させることが可能化されてい
る。これにより，サブレジスタ装置ＳＲの数が増加した
場合でも，転送信号生成部１９１から発せられた転送信
号ＳＴを減衰させることなく再遠端に位置するサブレジ
スタ装置ＳＲにまで伝達させることが可能である。した
がって，第１の実施の形態にかかるレジスタ装置１によ
れば，取り扱うデータの増加に伴うサブレジスタ装置Ｓ
Ｒの増設を容易に実施することが可能となる。
の出力部にインバータ１３，２３を備えており，これに
よって転送信号ＳＴを増幅させることが可能化されてい
る。これにより，サブレジスタ装置ＳＲの数が増加した
場合でも，転送信号生成部１９１から発せられた転送信
号ＳＴを減衰させることなく再遠端に位置するサブレジ
スタ装置ＳＲにまで伝達させることが可能である。した
がって，第１の実施の形態にかかるレジスタ装置１によ
れば，取り扱うデータの増加に伴うサブレジスタ装置Ｓ
Ｒの増設を容易に実施することが可能となる。
【００３４】第１の実施の形態にかかるレジスタ装置１
は，半導体基板に対して図３に示すようにレイアウトさ
れる。すなわち，サブレジスタ装置群Ｇ１に対して，そ
の次に転送信号ＳＴが伝達されるサブレジスタ装置群Ｇ
２は，サブレジスタ装置群Ｇ３およびその他のサブレジ
スタ装置群を挟んで配置されている。そして，この場合
のレジスタ装置１の回路ブロックを図４に示す。このレ
イアウトによれば，サブレジスタ装置群Ｇ１におけるラ
イトレジスタ部からリードレジスタ部へのデータ転送動
作と，サブレジスタ装置群Ｇ２におけるライトレジスタ
部からリードレジスタ部へのデータ転送動作とが時間的
にオーバラップする場合であっても相互間の電気的な影
響を低減させることが可能となる。例えば，サブレジス
タ装置群Ｇ１におけるデータ転送動作中に，この動作に
起因する電源電圧変動が発生した場合でも，サブレジス
タ装置群Ｇ３およびその他のサブレジスタ装置群の存在
によって，サブレジスタ装置群Ｇ２に対する電源電圧変
動の影響は緩和されることとなる。したがって，サブレ
ジスタ装置群Ｇ２は，安定してデータ転送動作を行うこ
とが可能となる。
は，半導体基板に対して図３に示すようにレイアウトさ
れる。すなわち，サブレジスタ装置群Ｇ１に対して，そ
の次に転送信号ＳＴが伝達されるサブレジスタ装置群Ｇ
２は，サブレジスタ装置群Ｇ３およびその他のサブレジ
スタ装置群を挟んで配置されている。そして，この場合
のレジスタ装置１の回路ブロックを図４に示す。このレ
イアウトによれば，サブレジスタ装置群Ｇ１におけるラ
イトレジスタ部からリードレジスタ部へのデータ転送動
作と，サブレジスタ装置群Ｇ２におけるライトレジスタ
部からリードレジスタ部へのデータ転送動作とが時間的
にオーバラップする場合であっても相互間の電気的な影
響を低減させることが可能となる。例えば，サブレジス
タ装置群Ｇ１におけるデータ転送動作中に，この動作に
起因する電源電圧変動が発生した場合でも，サブレジス
タ装置群Ｇ３およびその他のサブレジスタ装置群の存在
によって，サブレジスタ装置群Ｇ２に対する電源電圧変
動の影響は緩和されることとなる。したがって，サブレ
ジスタ装置群Ｇ２は，安定してデータ転送動作を行うこ
とが可能となる。
【００３５】（第２の実施の形態）第２の実施の形態に
かかるレジスタ装置３１の構成を図５に示す。このレジ
スタ装置３１は，前記第１の実施に形態にかかるレジス
タ装置１に対して，パルス信号生成手段４０，５０を追
加したものである。
かかるレジスタ装置３１の構成を図５に示す。このレジ
スタ装置３１は，前記第１の実施に形態にかかるレジス
タ装置１に対して，パルス信号生成手段４０，５０を追
加したものである。
【００３６】第２の実施の形態においてパルス信号生成
手段４０，５０は，略同一の回路構成を有するものとす
る。すなわち，パルス信号生成手段４０，５０は，図６
に示すように４つのインバータ４１，４２，４３，４４
およびＮＡＮＤゲート４５とを備えている。インバータ
４１の出力は，インバータ４２の入力に接続され，イン
バータ４２の出力は，インバータ４３の入力に接続され
ている。ＮＡＮＤゲート４５の一の入力はインバータ４
３の出力と接続され，他の入力はインバータ４１の入力
に接続されている。そして，ＮＡＮＤゲート４５の出力
はインバータ４４の入力に接続されている。
手段４０，５０は，略同一の回路構成を有するものとす
る。すなわち，パルス信号生成手段４０，５０は，図６
に示すように４つのインバータ４１，４２，４３，４４
およびＮＡＮＤゲート４５とを備えている。インバータ
４１の出力は，インバータ４２の入力に接続され，イン
バータ４２の出力は，インバータ４３の入力に接続され
ている。ＮＡＮＤゲート４５の一の入力はインバータ４
３の出力と接続され，他の入力はインバータ４１の入力
に接続されている。そして，ＮＡＮＤゲート４５の出力
はインバータ４４の入力に接続されている。
【００３７】次に，第２の実施の形態にかかるレジスタ
装置３１の動作について図７を参照しつつ説明する。
装置３１の動作について図７を参照しつつ説明する。
【００３８】転送信号生成部１９１から出力される転送
信号ＳＴがＬレベルである場合は，各サブレジスタ装置
ＳＲに備えられたデータ転送ゲートＴＧはオフ状態であ
り，ライトレジスタ部に格納されているデータは，リー
ドレジスタ部へ転送されず保持される。
信号ＳＴがＬレベルである場合は，各サブレジスタ装置
ＳＲに備えられたデータ転送ゲートＴＧはオフ状態であ
り，ライトレジスタ部に格納されているデータは，リー
ドレジスタ部へ転送されず保持される。
【００３９】ここで，転送信号ＳＴがＨレベルとなり，
ノードＮＡを経由して転送信号生成部１９１に最も近く
に配置されているサブレジスタ装置群Ｇ１に入力され
る。そして，サブレジスタ装置群Ｇ１を構成するサブレ
ジスタ装置ＳＲのデータ転送ゲートＴＧがオンし，ライ
トレジスタ部からリードレジスタ部への転送が行われ
る。
ノードＮＡを経由して転送信号生成部１９１に最も近く
に配置されているサブレジスタ装置群Ｇ１に入力され
る。そして，サブレジスタ装置群Ｇ１を構成するサブレ
ジスタ装置ＳＲのデータ転送ゲートＴＧがオンし，ライ
トレジスタ部からリードレジスタ部への転送が行われ
る。
【００４０】次に，このＨレベルの転送信号ＳＴは，信
号処理部１０に伝達される。かかる信号処理部１０に
は，容量素子１５が備えられており，入力された転送信
号ＳＴは，容量素子１５によって所定の時間遅延されて
パルス信号生成手段４０に伝達される。ここで転送信号
ＳＴは，幅Ｗのパルスに調整され，ノードＮＢに伝達さ
れる。ノードＮＢにおける転送信号ＳＴは，サブレジス
タ装置群Ｇ２に入力される。そして，サブレジスタ装置
群Ｇ２を構成するサブレジスタ装置ＳＲのデータ転送ゲ
ートＴＧがオンし，ライトレジスタ部からリードレジス
タ部への転送が行われる。
号処理部１０に伝達される。かかる信号処理部１０に
は，容量素子１５が備えられており，入力された転送信
号ＳＴは，容量素子１５によって所定の時間遅延されて
パルス信号生成手段４０に伝達される。ここで転送信号
ＳＴは，幅Ｗのパルスに調整され，ノードＮＢに伝達さ
れる。ノードＮＢにおける転送信号ＳＴは，サブレジス
タ装置群Ｇ２に入力される。そして，サブレジスタ装置
群Ｇ２を構成するサブレジスタ装置ＳＲのデータ転送ゲ
ートＴＧがオンし，ライトレジスタ部からリードレジス
タ部への転送が行われる。
【００４１】サブレジスタ装置群Ｇ２に伝達された転送
信号ＳＴは，次に信号処理部２０に入力され，上述の信
号処理部１０と同様に所定の時間遅延されてパルス信号
生成手段５０に伝達される。ここで，転送信号ＳＴは，
再びパルス幅Ｗに調整され，ノードＮＣに伝達されるこ
ととなる。またさらに，ノードＮＣにおける転送信号Ｓ
Ｔは，サブレジスタ装置群Ｇ３に入力され，以降同様
に，最終段に位置するサブレジスタ装置ＳＲまで順次伝
達されることとなる。
信号ＳＴは，次に信号処理部２０に入力され，上述の信
号処理部１０と同様に所定の時間遅延されてパルス信号
生成手段５０に伝達される。ここで，転送信号ＳＴは，
再びパルス幅Ｗに調整され，ノードＮＣに伝達されるこ
ととなる。またさらに，ノードＮＣにおける転送信号Ｓ
Ｔは，サブレジスタ装置群Ｇ３に入力され，以降同様
に，最終段に位置するサブレジスタ装置ＳＲまで順次伝
達されることとなる。
【００４２】以上のように，第２の実施の形態にかかる
レジスタ装置３１によれば，上述の第１の実施の形態に
かかるレジスタ装置１に対して，各サブレジスタ装置群
Ｇ１，Ｇ２，Ｇ３の間に転送信号ＳＴを所定のパルス幅
に調整するためのパルス信号生成手段が追加されている
ためにレジスタ装置１と同様の効果の他，下記の新たな
効果を有する。すなわち，パルス信号発生手段４０，５
０によってデータ転送ゲートＴＧのオン時間を容易に調
整することが可能となる。したがって，ライトレジスタ
部からリードレジスタ部へのデータの転送に最低限必要
な時間だけ各サブレジスタ装置のデータ転送ゲートＴＧ
をオンさせることが可能となる。これによって，従来，
ライトレジスタ部からリードレジスタ部へのデータ転送
が終了した後もオンしていたデータ転送ゲートＴＧの無
駄な動作をなくすことが可能となり，レジスタ装置３１
全体の消費電力低減が図られる。
レジスタ装置３１によれば，上述の第１の実施の形態に
かかるレジスタ装置１に対して，各サブレジスタ装置群
Ｇ１，Ｇ２，Ｇ３の間に転送信号ＳＴを所定のパルス幅
に調整するためのパルス信号生成手段が追加されている
ためにレジスタ装置１と同様の効果の他，下記の新たな
効果を有する。すなわち，パルス信号発生手段４０，５
０によってデータ転送ゲートＴＧのオン時間を容易に調
整することが可能となる。したがって，ライトレジスタ
部からリードレジスタ部へのデータの転送に最低限必要
な時間だけ各サブレジスタ装置のデータ転送ゲートＴＧ
をオンさせることが可能となる。これによって，従来，
ライトレジスタ部からリードレジスタ部へのデータ転送
が終了した後もオンしていたデータ転送ゲートＴＧの無
駄な動作をなくすことが可能となり，レジスタ装置３１
全体の消費電力低減が図られる。
【００４３】また，第２の実施の形態にかかるレジスタ
装置３１は，第１の実施の形態にかかるレジスタ装置１
と同様に，図３に示すように半導体基板に対してレイア
ウトされる。かかるレイアウトによれば，第１の実施の
形態にかかるレジスタ装置１と同様に，各サブレジスタ
装置群相互間の影響を最小限におさえつつ，それぞれ安
定したデータ転送動作を行うことが可能となる。
装置３１は，第１の実施の形態にかかるレジスタ装置１
と同様に，図３に示すように半導体基板に対してレイア
ウトされる。かかるレイアウトによれば，第１の実施の
形態にかかるレジスタ装置１と同様に，各サブレジスタ
装置群相互間の影響を最小限におさえつつ，それぞれ安
定したデータ転送動作を行うことが可能となる。
【００４４】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００４５】例えば，上記の実施の形態においては，３
つのサブレジスタ装置群Ｇ１，Ｇ２，Ｇ３を用いて説明
しているが，サブレジスタ装置群の数は，これに限定さ
れない。
つのサブレジスタ装置群Ｇ１，Ｇ２，Ｇ３を用いて説明
しているが，サブレジスタ装置群の数は，これに限定さ
れない。
【００４６】また，各サブレジスタ装置に備えられたラ
イトレジスタＷＲおよびリードレジスタＲＲは，インバ
ータラッチとして説明しているが，これに限らず，その
他ラッチ機能を有する素子であればいかなる構成であっ
てもよい。
イトレジスタＷＲおよびリードレジスタＲＲは，インバ
ータラッチとして説明しているが，これに限らず，その
他ラッチ機能を有する素子であればいかなる構成であっ
てもよい。
【００４７】そして，パルス信号生成手段４０，５０
は，インバータ４１〜４４とＮＡＮDゲート４５によっ
て形成されているが，インバータの数を増やしてパルス
幅を拡げることも可能である。また，パルス信号生成手
段としてモノステーブルマルチバイブレータ等を用いる
ことも可能である。さらに，パルス信号生成手段４０，
５０は，略同一回路として，生成されるパルス信号のパ
ルス幅が一致している場合に即して説明したが，パルス
幅を個別に調節するようにしてもよい。
は，インバータ４１〜４４とＮＡＮDゲート４５によっ
て形成されているが，インバータの数を増やしてパルス
幅を拡げることも可能である。また，パルス信号生成手
段としてモノステーブルマルチバイブレータ等を用いる
ことも可能である。さらに，パルス信号生成手段４０，
５０は，略同一回路として，生成されるパルス信号のパ
ルス幅が一致している場合に即して説明したが，パルス
幅を個別に調節するようにしてもよい。
【００４８】
【発明の効果】以上説明したように，本発明によれば，
全てのサブレジスタ装置における第１のレジスタ部から
第２のレジスタ部へのデータ転送は，誤動作なく正確に
行われることとなる。
全てのサブレジスタ装置における第１のレジスタ部から
第２のレジスタ部へのデータ転送は，誤動作なく正確に
行われることとなる。
【００４９】そして，請求項２，３に記載の発明によれ
ば，電力消費を低減させることが可能となる。また，請
求項４に記載の発明によれば，複数のサブレジスタ装置
を効率よく動作させることが可能となり，請求項５に記
載の発明によれば，サブレジスタ装置の動作の安定化が
図れる。
ば，電力消費を低減させることが可能となる。また，請
求項４に記載の発明によれば，複数のサブレジスタ装置
を効率よく動作させることが可能となり，請求項５に記
載の発明によれば，サブレジスタ装置の動作の安定化が
図れる。
【図１】本発明の第１の実施の形態にかかるレジスタ装
置の構成を示す回路ブロック図である。
置の構成を示す回路ブロック図である。
【図２】図１のレジスタ装置の動作を示す波形図であ
る。
る。
【図３】図１のレジスタ装置の半導体基板上におけるレ
イアウト図である。
イアウト図である。
【図４】図１のレジスタ装置を半導体基板上にレイアウ
トした場合の回路ブロック図である。
トした場合の回路ブロック図である。
【図５】本発明の第２の実施の形態にかかるレジスタ装
置の構成を示す回路ブロック図である。
置の構成を示す回路ブロック図である。
【図６】図５のレジスタ装置に備えられたパルス信号生
成手段を示す回路図である。
成手段を示す回路図である。
【図７】図５のレジスタ装置の動作を示す波形図であ
る。
る。
【図８】従来のレジスタ装置を有するＦＩＦＯメモリの
構成を示すブロック図である
構成を示すブロック図である
【図９】従来のレジスタ装置の構成を示す回路ブロック
図である。
図である。
【図１０】図９のレジスタ装置の動作を示す波形図であ
る。
る。
１，３１ レジスタ装置 １０，２０ 信号処理部 ４０，５０ パルス信号生成手段 １９１ 転送信号生成部 Ｇ１，Ｇ２，Ｇ３ サブレジスタ装置群 ＳＲ サブレジスタ装置 ＳＴ 転送信号 ＴＧ データ転送ゲート
Claims (5)
- 【請求項１】 第１のレジスタ部，第２のレジスタ部，
および前記第１のレジスタ部に保持されているデータを
前記第２のレジスタ部に転送することが可能なデータ転
送部から成る複数のサブレジスタ装置と；前記複数のサ
ブレジスタ装置におけるデータ転送部を制御するための
転送信号を生成する転送信号生成部と；を備えたレジス
タ装置であって：前記転送信号を前記各サブレジスタ装
置に伝送するための伝送経路における１または２以上の
箇所に前記転送信号を増幅する機能を有する信号処理部
を備えたことを特徴とするレジスタ装置。 - 【請求項２】 さらに，前記信号処理部は，入力された
信号を所定の時間遅延させて出力することが可能な信号
遅延手段を備えたことを特徴とする請求項１に記載のレ
ジスタ装置。 - 【請求項３】 さらに，前記信号処理部は，入力された
信号に基づいて所定の時間幅のパルス信号を生成するこ
とが可能なパルス信号生成手段を備えたことを特徴とす
る請求項１または２に記載のレジスタ装置。 - 【請求項４】 前記複数のサブレジスタ装置は，複数の
サブレジスタ装置群にグループ化され；前記伝送経路
は，前記転送信号が前記各サブレジスタ装置群毎に順次
伝送されるように形成されたことを特徴とする請求項
１，２，または３に記載のレジスタ装置。 - 【請求項５】 前記各サブレジスタ装置群は，相隣接す
るサブレジスタ装置群に対して前記転送信号が連続して
伝送されないように配置されたことを特徴とする請求項
４に記載のレジスタ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10046216A JPH11232867A (ja) | 1998-02-10 | 1998-02-10 | レジスタ装置 |
| US09/123,433 US6108395A (en) | 1998-02-10 | 1998-07-28 | Register device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10046216A JPH11232867A (ja) | 1998-02-10 | 1998-02-10 | レジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232867A true JPH11232867A (ja) | 1999-08-27 |
Family
ID=12740921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10046216A Withdrawn JPH11232867A (ja) | 1998-02-10 | 1998-02-10 | レジスタ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6108395A (ja) |
| JP (1) | JPH11232867A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916053A (ja) * | 1982-07-16 | 1984-01-27 | Nec Corp | パイプライン演算装置 |
| US4473760A (en) * | 1982-12-13 | 1984-09-25 | Western Digital Corporation | Fast digital sample resolution circuit |
| US4833655A (en) * | 1985-06-28 | 1989-05-23 | Wang Laboratories, Inc. | FIFO memory with decreased fall-through delay |
-
1998
- 1998-02-10 JP JP10046216A patent/JPH11232867A/ja not_active Withdrawn
- 1998-07-28 US US09/123,433 patent/US6108395A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6108395A (en) | 2000-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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