KR20030066450A - 데이터 기록 방법 및 그 방법을 이용하는 메모리 시스템 - Google Patents

데이터 기록 방법 및 그 방법을 이용하는 메모리 시스템 Download PDF

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Abstract

DRAM 디바이스는, 외부 C/A 버스, 조정기, 및 내부 C/A 버스를 통해 기록 명령을 수신하면, 기록 플래그의 대기 상태로 진입한다. 기록 플래그 신호선을 통해 메모리 제어기로부터 기록 플래그를 수신하면, DRAM 디바이스는 기록 플래그를 카운트 개시점으로 이용하여 소정 클록수를 카운팅하기 시작한다. DRAM 디바이스는 소정 클록수가 카운팅된 시점을, DQ 버스를 통해 전파된 기록 데이터를 취입하는 기록 데이터의 취입 개시점으로 이용한다. 기록 플래그의 전달 경로는 기록 데이터의 전달 경로와 동일 토폴로지를 갖는다. 2 개 전달 경로의 전파 지연이 동일하다고 생각할 수 있다. 취입 개시점에 대한 상기 규정에 의해, DRAM 디바이스는 전파 지연에 관계없이 기록 데이터를 적절히 취입할 수 있다.

Description

데이터 기록 방법 및 그 방법을 이용하는 메모리 시스템{DATA WRITING METHOD AND MEMORY SYSTEM FOR USING THE METHOD}
본 발명은 복수의 메모리 디바이스가 탑재된 메모리 모듈, 및 메모리 제어기를 구비한 메모리 시스템에 관한 것으로, 보다 구체적으로는, 이러한 메모리 시스템에서의 데이터 기록 제어에 관한 것이다.
일반적으로, SDR, DDR-I, 및 DDR-II 와 같은 메모리 시스템에서는, 메모리 디바이스에서 기록 명령을 디코딩하는 시간을 고려하여, 데이터 기록 지연 (data write latency) 은, 기록 명령이 메모리 디바이스로 입력될 때부터 기록 데이터가 취입 (taking-in) 되기 시작할 때까지의 클록수 (the number of clocks) 를 나타내도록 설정된다. 이러한 시스템에서는, 메모리 제어기가 기록 명령을 송출한다. 한편, 데이터 기록 지연을 고려하여, 기록 명령으로부터 소정 클록수가 경과한 후, 제어기는 데이터 버스 (DQ 버스) 상으로 기록 데이터를 송출한다. 그 다음, 메모리 디바이스는, 기록 명령을 수신하면, 데이터 기록 지연에 대응되는 클록수를 카운트하는 카운트 개시점 (count start point) 으로 기록 명령을 이용하며, 카운팅이 종료되는 시점에서, DQ 버스상으로 전파되어 온 기록 데이터를 취입하기 시작한다.
일반적으로, 메모리 모듈에는 복수의 메모리 디바이스가 탑재된다. 따라서, 메모리 모듈상의 배선이 등장 배선 (isometric wiring) 이 아니라면, 기록 명령의 전달 경로 길이 (transmission path length) 가 각 메모리 디바이스마다 상이하다. 그 결과, 메모리 제어기로부터 출력되는 기록 명령이 각 메모리 디바이스에 도달하는 타이밍에 차이가 발생한다. 또한, 상이한 메모리 모듈도 마더 보드 (mother board) 상에서의 전달 경로 길이에 차이를 갖는다. 따라서, 기록 명령이 각 메모리 디바이스에 도달하는 타이밍에 차이가 발생한다. 기록 명령의 도달 타이밍 차이, 즉, 메모리 모듈 또는 메모리 시스템에서의 명령 전파 지연의 차이는 메모리 모듈상에 탑재된 메모리 디바이스의 수가 증가함에 따라 현저해진다.
명령 전파 지연의 차이는 때때로 클록 도메인이 높은 클록 주파수로 초과되는 문제를 야기시킨다. 이하에서는 이를 설명한다. 이하, 명령/어드레스 신호는 C/A 신호라 하고, C/A 신호를 전달하는 버스는 C/A 버스라 한다. 특히, 메모리 제어기로부터 메로리 모듈로의 C/A 버스는 외부 C/A 버스라 하고, 모듈상의 C/A 버스는 내부 C/A 버스라 한다. 예를 들어, 메모리 모듈상의 C/A 신호의 버스 토폴로지인 1-단계 계층 구조 (one-stage hierarchy structure) 를 포함하는 단일 T-브랜치 (single T-branch) 의 이용을 설명한다. 이 경우, 분기점 (branch point) 에 가장 가까운 메모리 디바이스에 기록 명령이 도달했을 때의 클록이 분기점에서 가장 먼 메모리 디바이스에 기록 명령이 도달했을 때의 클록과 상이할 수 있다. 이 경우, 종래 기술에서는, 기록 데이터의 입력 개시점이 기록 명령으로부터의 클록수만으로 정해진다. 따라서, 원래의 데이터 개시 시점과 메모리 디바이스가 기록 데이터를 취입하기 시작하는 시점 사이에 편차 (deviation) 가 생겨, 오동작이 초래될 수 있다.
특히 메모리 시스템에서, C/A 버스, DQ 버스, 및 클록 버스는 서로 독자적으로 배치된다. 데이터 기록 동작을 위해, 기록 명령의 메모리 제어기로부터 메모리 디바이스로의 전달 경로가 기록 데이터의 전달 경로와 상이한 동작이 제안되었다. 이러한 메모리 시스템에서는, 오동작이 초래될 가능성이 더욱 커진다.
이러한 문제와 관련하여 다음의 기술이 제안되었다. 메모리 모듈상에 레지스터를 배치하고, 지연은 가변적인 것으로 설정하며, 기록 명령이 입력될 때부터 기록 데이터가 입력되기 시작할 때까지의 클록수는 레지스터 측에서 제어한다. 그러나, 제어 내용이 복잡하다는 이유 때문에, 상술한 문제를 해결할 수 있는 다른 방법이 요청되고 있다.
본 발명의 목적은, 복수의 메모리 디바이스가, 레지스터의 제어에 관계없이, 적절히 데이터의 취입을 시작할 수 있는 메모리 시스템, 및 그러한 시스템을 위한 방법을 제공하는 것이다.
본 발명은 다음의 아이디어에 기초하고 있다. 기록 데이터를 취입하기 위한 클록 카운트 개시점이, 종래 기술과 같이 메모리 디바이스로의 기록 명령 도달점이 아니라, 새롭게 규정된 기록 플래그 도달점으로 설정된다. 이로써, 버스 구성의 자유도를 높일 수 있다. 이러한 기록 플래그를 이용하고, 특히 기록플래그와 기록 데이터의 각 메모리 디바이스로의 전달 경로를 동일 토폴로지로 구성한다. 그러면, 각 메모리 디바이스에서의 기록 플래그와 기록 데이터 사이의 위상 관계가 일정해진다. 따라서, 기록 명령의 전파 지연에 의한 상기 문제를 방지할 수 있다.
또한, 기록 플래그를 이용하여 버스 구성의 자유도를 높이기 때문에, 기록 명령과 기록 플래그의 전달 경로를 동일 토폴로지로 구성할 수 있다. 가능하면, 출력 타이밍은 메모리 제어기 측에서 조정하는 것으로 생각할 수 있다.
이러한 아이디어에 기초하여, 본 발명은 다음의 데이터 기록 방법 및 메모리 시스템을 제공한다.
즉, 본 발명에 따르면, 복수의 메모리 디바이스가 탑재된 메모리 모듈, 및 메모리 디바이스에 대한 기록 제어를 실행하는 메모리 제어기를 구비하는 메모리 시스템에 데이터를 기록하는 제 1 방법을 제공한다. 제 1 데이터 기록 방법에서는, 기록 플래그를 규정하고, 소정 클록수를 유지하고 그 기록 플래그에 응답하여 소정 클록수를 카운트하도록 메모리 디바이스를 구성한다. 기록 제어를 실행하기 위해, 메모리 제어기는 기록 명령, 기록 플래그, 및 기록 데이터를 연속적으로 메모리 디바이스에 입력한다. 이로써, 메모리 디바이스는, 기록 플래그 입력으로부터 소정 클록수가 경과한 시점을 기록 데이터의 취입을 위한 개시점으로 이용한다.
본 발명에 따른 제 2 데이터 기록 방법은 제 1 데이터 기록 방법에 적용된다. 제 2 데이터 기록 방법에서는, 기록 플래그의 메모리 제어기로부터 메모리디바이스로의 전달 경로가 기록 데이터의 메모리 제어기로부터 메모리 디바이스로의 전달 경로와 동일 토폴로지를 갖도록 메모리 시스템을 구성한다.
본 발명에 따른 제 3 데이터 기록 방법은 제 2 데이터 기록 방법에 적용된다. 제 3 데이터 기록 방법에서는, 기록 데이터와 기록 플래그를 메모리 제어기로부터 복수의 메모리 디바이스로 직접 입력한다.
본 발명에 따른 제 4 데이터 기록 방법은 제 3 데이터 기록 방법에 적용된다. 제 4 데이터 기록 방법에서는, 기록 명령을 메모리 모듈상에 일시적으로 유지하기 위한 조정기 (regulator) 를 탑재하고, 그 조정기로부터 복수의 메모리 디바이스로 기록 명령을 전달하는 내부 버스를 탑재한다. 기록 명령은 메모리 제어기로부터 조정기와 내부 버스를 통해 메모리 디바이스로 입력된다.
본 발명에 따른 제 5 데이터 기록 방법은 제 1 데이터 기록 방법에 적용된다. 제 5 데이터 기록 방법에서는, 기록 플래그의 메모리 제어기로부터 메모리 디바이스로의 전달 경로가 기록 데이터의 메모리 제어기로부터 메모리 디바이스로의 전달 경로와 상이한 토폴로지를 갖도록 메모리 시스템을 구성한다.
본 발명에 따른 제 6 데이터 기록 방법은 제 5 데이터 기록 방법에 적용된다. 제 6 데이터 기록 방법에서는, 기록 데이터를 메모리 제어기로부터 복수의 메모리 디바이스로 직접 입력한다.
본 발명에 따른 제 7 데이터 기록 방법은 제 6 데이터 기록 방법에 적용된다. 제 7 데이터 기록 방법에서는, 기록 명령과 기록 플래그를 메모리 모듈상에 일시적으로 유지하기 위한 조정기를 탑재하고, 조정기로부터 복수의 메모리 디바이스로 기록 명령과 기록 플래그를 전달하는 제 1 및 제 2 내부 버스를 탑재한다. 기록 명령과 기록 플래그를 메모리 제어기로부터 조정기와 제 1 및 제 2 내부 버스를 통해 메모리 디바이스로 입력한다.
또한, 본 발명에 따르면, 다음의 제 1 메모리 시스템이 제공된다. 제 1 메모리 시스템은, 기록 플래그, 기록 명령, 및 기록 데이터를 출력하는 메모리 제어기를 구비한다. 제 1 메모리 시스템은, 소정 클록수를 유지하며, 기록 명령을 수신하면 기록 플래그의 대기 상태로 진입하고, 기록 플래그를 수신하면 기록 플래그로부터 소정 클록수가 경과한 시점으로부터 기록 데이터를 취입하기 시작하는 복수의 메모리 디바이스로 이루어지는 메모리 모듈을 더 구비한다.
본 발명에 따른 제 2 메모리 시스템은 제 1 메모리 시스템에 적용된다. 제 2 메모리 시스템에서는, 기록 플래그의 메모리 제어기로부터 메모리 디바이스로의 전달 경로인 제 1 전달 경로가 기록 데이터의 메모리 제어기로부터 메모리 디바이스로의 전달 경로인 제 2 전달 경로와 동일 토폴로지를 갖는다.
본 발명에 따른 제 3 메모리 시스템은 제 2 메모리 시스템에 적용된다. 제 3 메모리 시스템에서, 제 1 전달 경로는 복수의 메모리 디바이스에 접속된 DQ 버스를 포함하고, 제 2 전달 경로는 복수의 메모리 디바이스에 접속된 WFLG 신호선을 포함한다.
본 발명에 따른 제 4 메모리 시스템은 제 3 메모리 시스템에 적용된다. 제 4 메모리 시스템은, 기록 명령을 포함하는 명령/어드레스 신호를 메모리 제어기로부터 메모리 모듈로 전달하는 외부 명령/어드레스 버스를 더 구비한다. 메모리 모듈은 일시적으로 명령/어드레스 신호를 유지하는 조정기, 및 조정기로부터 각 메모리 디바이스로 명령/어드레스 신호를 분배하는 내부 명령/어드레스 버스를 구비한다. 기록 명령의 메모리 제어기로부터 메모리 디바이스로의 전달 경로는 외부 명령/어드레스 버스, 조정기, 및 내부 명령/어드레스 버스를 포함하고, 제 1 및 제 2 전달 경로와는 상이한 토폴로지를 갖는다.
본 발명에 따른 제 5 메모리 시스템은 제 1 메모리 시스템에 적용된다. 제 5 메모리 시스템에서는, 기록 플래그의 메모리 제어기로부터 메모리 디바이스로의 전달 경로인 제 1 전달 경로가 기록 데이터의 메모리 제어기로부터 메모리 디바이스로의 전달 경로인 제 2 전달 경로와는 상이한 토폴로지를 갖는다.
본 발명에 따른 제 6 메모리 시스템은 제 5 메모리 시스템에 적용된다. 제 6 메모리 시스템은, 기록 명령을 포함하는 명령/어드레스 신호, 및 기록 플래그를 메모리 제어기로부터 메모리 모듈로 전달하는 외부 명령/어드레스 버스와 WFLG 신호선, 및 기록 데이터를 메모리 제어기로부터 복수의 메모리 디바이스로 전달하는 복수의 DQ 버스를 더 구비한다. 제 2 전달 경로는 복수의 DQ 버스를 포함한다.
본 발명에 따른 제 7 메모리 시스템은 제 6 메모리 시스템에 적용된다. 제 7 메모리 시스템에서는, 메모리 모듈이 명령/어드레스 신호와 기록 플래그를 일시적으로 유지하기 위한 조정기, 및 명령/어드레스 신호와 기록 플래그를 조정기로부터 각각의 메모리 디바이스로 분배하는 내부 명령/어드레스 버스와 내부 WFLG 버스를 구비한다. 제 1 전달 경로는 WFLG 신호선, 조정기, 및 내부 WFLG 버스를포함한다. 기록 명령의 메모리 제어기로부터 메모리 디바이스로의 전달 경로는 제 1 전달 경로의 토폴로지와는 동일하고 제 2 전달 경로와는 상이한 토폴로지를 갖는다.
또한, 본 발명에 따르면, 다음의 메모리 모듈이 제공된다. 그 메모리 모듈상에, 데이터 기록 동작을 위해 기록 명령, 기록 플래그, 및 기록 데이터를 출력하는 메모리 제어기를 구비한 메모리 시스템에 이용하기 위한 복수의 메모리 디바이스를 탑재한다. 본 메모리 모듈에서는, 메모리 제어기로부터 기록 명령을 수신하면, 복수의 메모리 디바이스 각각이 기록 플래그의 대기 상태로 진입한다. 기록 플래그를 수신하면, 복수의 메모리 디바이스 각각은 카운트 개시점으로 이용되는 기록 플래그로부터 소정 클록수를 카운팅하기 시작하며, 소정 클록수가 카운팅된 시점으로부터 기록 데이터를 취입하기 시작한다.
또한, 본 발명에 따르면, 다음의 메모리 제어기가 제공된다. 본 메모리 제어기는, 기록 명령을 출력하는 명령 출력부, 및 기록 데이터의 메모리 디바이스로의 취입 개시점을 특정하는 클록을 카운팅하기 위한 카운트 개시점을 나타내며 그 기록 명령에 대응하는 기록 플래그를 출력하는 기록 플래그 출력부를 구비한다. 본 메모리 제어기는, 기록 플래그 출력부가 기록 플래그를 출력한 시점으로부터의 기록 데이터 지연을 고려하여, 소정 시간의 경과 후에 그 기록 명령에 대응하여 기록 데이터를 출력하는 데이터 출력부를 더 구비한다.
도 1 은 본 발명의 제 1 실시예에 따른 메모리 시스템의 전체 구성을 개략적으로 나타내는 도면.
도 2 는 도 1 에 나타낸 메모리 제어기의 개략적인 구성도.
도 3 은 도 1 에 나타낸 DRAM 디바이스의 개략적인 구성도.
도 4 는 제 1 실시예에서의 동작을 나타내는 타이밍도.
도 5 는 본 발명의 제 2 실시예에 따른 메모리 시스템의 전체 구성을 개략적으로 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 클록 발생기20 : 메모리 제어기
30 : 메모리 모듈40 : DRAM 디바이스
50 : 조정기60 : 내부 C/A 버스
61 : 내부 WFLG 버스70, 71 : 종단 저항
100 : 기록 플래그 신호선102 : 기준 클록 신호선
104 : DQ 버스106 : 외부 C/A 버스
201 : 기준 클록 발생 유닛202 : 명령 출력 유닛
203 : 기록 플래그 출력 유닛204 : 데이터 출력 유닛
401 : 기록 제어 유닛402 : 데이터 입력 버퍼
403 : 기록 데이터 FIFO404 : 기록 증폭기
이하, 본 발명의 실시예에 따른 메모리 시스템 및 이 시스템에서의 데이터기록 방법을 상세히 설명한다.
(제 1 실시예)
도 1 에 나타낸 바와 같이, 본 발명의 제 1 실시예에 따른 메모리 시스템은클록 발생기 (10), 메모리 제어기 (칩셋 ; 20), 및 메모리 모듈 (30) 을 구비한다. 메모리 모듈 (30) 상에 복수의 DRAM 디바이스 (40) 가 탑재된다. 본 실시예에서는, 메모리 제어기 (20) 가 클록 발생기 (10) 에 의해 발생된 클록에 기초하여 기준 클록을 발생한다. 발생된 기준 클록에 기초하여, 메모리 시스템에서의 다양한 동작이 실행된다. 일반적으로, 복수의 메모리 모듈 (30) 이 배치되지만, 설명을 간단히 하기 위해, 도 1 은 하나의 메모리 모듈 (30) 만을 나타낸다. 이하에서는, 특별한 언급이 없는 한, 이 메모리 모듈 (30) 을 이용하여 설명한다.
메모리 제어기 (20) 와 메모리 모듈 (30) 사이에 기록 플래그 (WFLG) 신호선 (100), 기준 클록 (WCLK) 신호선 (102), DQ 버스 (104), 및 외부 C/A 버스 (106) 가 배열된다. 이 경우, 하나의 메모리 모듈 (30) 에 관한 데이터 입/출력 신호선의 다발 (bunch) 을 총칭하여 DQ 버스라고 부르기도 한다. 그러나, 본 명세서에서는, 각각의 DRAM 디바이스 (40) 에 대해 데이트를 입/출력하는 신호선의 다발을 DQ 버스 (104) 라 한다. 또한, 일반적으로 여러 신호선/버스들이 (나타내지 않은) 마더 보드상에 배치되어, 마더 보드상에 부착된 (나타내지 않은) 커넥터를 통해 메모리 모듈 (30) 에 접속된다. 그러나, 설명을 간단히 하기 위해, 도면에서 이 접속들은 생략한다. 메모리 모듈상의 구성 요소들을 설명한 후에, 다양한 신호선/버스의 구체적인 접속을 설명한다.
메모리 모듈 (30) 상에, 복수의 DRAM 디바이스 (메모리 디바이스 ; 40), C/A 신호를 일시적으로 유지하기 위한 조정기 (50), 조정기 (50) 를 각각의 메모리 디바이스 (40) 로 접속하는 내부 C/A 버스 (60), 및 내부 C/A 버스 (60) 에 접속되는 종단 저항 (terminal-end resistances ; 70) 을 배치한다. 내부 C/A 버스 (60) 는 (소위, 단일 T-브랜치 구조라 하는) 1-단계 계층 버스 구조 (one-stage hierarchy bus structure) 를 포함한다. 종단 저항 (70) 은 C/A 신호가 내부 C/A 버스 (60) 상에서 반사되는 것을 방지하는 기능을 가진다. 나타낸 메모리 모듈 (30) 상에는, 한면에 9 개의 DRAM 디바이스, 즉, 총 18 개의 DRAM 디바이스가 탑재된다. 이 경우, 조정기 (50) 의 예로는 레지스터 및 버퍼를 들 수 있다.
도 1 로부터 명백히 알 수 있는 바와 같이, 본 실시예에서, WFLG 신호선 (100) 각각은 스터브 구조 (stub structure) 를 가지며, 메모리 모듈 (30) 의 동일면상에 탑재된 복수의 DRAM 디바이스 (40) 각각에 등경로 길이 (equal path length) 로 접속된다. 마찬가지로, WCLK 신호선 (102) 과 DQ 버스 (104) 도 스터브 구조를 가지며, 메모리 모듈 (30) 의 동일면상에 탑재된 복수의 DRAM 디바이스에 대해 등경로 길이를 갖는다. 또한, 도 1 로부터 알 수 있는 바와 같이, 하나의 DRAM 디바이스 (40) 에 대해 WFLG 신호선 (100), WCLK 신호선 (102), 및 DQ 버스 (104) 는 동일 토폴로지를 갖는다. 따라서, 메모리 제어기 (20) 로부터 하나의 DRAM 디바이스 (40) 로 연장하는 기록 플래그, 기준 클록, 및 (기록) 데이터의 전달 경로 길이 (transmission path lengths) 는 서로 같다.
한편, C/A 신호를 전달하는 외부 C/A 버스 (106) 도 스터브 구조를 갖지만,각 메모리 모듈 (30) 에서의 C/A 신호의 입력지 (input destination) 는 각각의 DRAM 디바이스 (40) 가 아니라 조정기 (50) 이다. 또한, 메모리 제어기 (20) 로부터 출력되어 외부 C/A 버스 (106) 를 통해 전파되는 C/A 신호는, 상술한 바와 같이, 조정기 (50) 에 일시적으로 유지된 후, 내부 C/A 버스 (60) 를 통해 각각의 DRAM 디바이스 (40) 로 전달된다. 따라서, 기록 명령을 포함하는 C/A 신호의 전달 경로에는 외부 C/A 버스 (106), 조정기 (50), 및 내부 C/A 버스 (60) 가 포함된다. 따라서, DRAM 디바이스 (40) 로부터 본다면, C/A 신호의 전달 경로는 기록 플래그, 기준 클록, 및 (기록) 데이터의 전달 경로와는 명백히 상이하다.
본 실시예에서는 메모리 제어기 (20) 로부터 각 DRAM 디바이스 (40) 로의 경로의 길이차를 고려한다는 점이 중요하다. 메모리 제어기 (20) 는 기준 클록 및 데이터와 동일 위상을 가진 클록을 각각의 DRAM 디바이스 (40) 로 출력하여, 각 DRAM 디바이스 (40) 가 C/A 신호를 적절히 수신할 수 있게 한다. 즉, 기준 클록의 타이밍과 동일한 타이밍에서 메모리 제어기 (20) 로부터 출력된 클록 (C/A 클록이라 함) 이 각 DRAM 디바이스 (40) 에 대한 외부 C/A 버스 (106), 조정기 (50), 및 내부 C/A 버스 (60) 로 공급된다. 이로써, 각 DRAM 디바이스 (40) 는 C/A 클록에 따라 동일 경로 길이를 가진 전달 경로를 통해 전파된 C/A 신호를 적절히 수신할 수 있다. 또한, 전달 경로로부터 명백히 알 수 있는 바와 같이, C/A 클록은 기준 클록 (WCLK) 과는 상이한 타이밍에서 DRAM 디바이스 (40) 에 도달한다.
메모리 제어기 (20) 와 DRAM 디바이스 (40) 의 구성을, 도 2 및 도 3 을 참조하여 설명한다. 또한, 그 동작을, 도 4 를 참조하여 설명한다.
도 2 를 참조하면, 메모리 제어기 (20) 는 기준 클록 발생 유닛 (201), 명령 출력 유닛 (202), 기록 플래그 출력 유닛 (203), 및 데이터 출력 유닛 (204) 을 구비한다. 일반적으로 메모리 제어기 (20) 는 다른 구성 요소를 포함하지만, 이 요소들은 본 발명에 직접적인 관련이 없으므로, 도면에 나타내지 않으며, 그 설명도 생략한다.
기준 클록 발생 유닛 (201) 은 클록 발생기 (10) 로부터 클록을 수신하며, 수신 클록에 기초하여 메모리 시스템의 기준 클록 (WCLK) 을 발생한다. 발생된 기준 클록은 WCLK 신호선 (102) 으로 출력되고, C/A 클록으로서 외부 C/A 버스 (106) 로도 출력된다 (도 4 의 CACLK@MC 및 WCLK@MC 참조). 또한, 기준 클록은 메모리 제어기 (20) 에서의 동작 기준으로서 명령 출력 유닛 (202), 기록 플래그 출력 유닛 (203), 및 데이터 출력 유닛 (204) 에 입력된다.
명령 출력 유닛 (202) 은, 기준 클록의 상승점 (rising point) 이 명령을 구성하는 각 비트의 중간점 부근과 일치하도록 명령을 출력한다 (도 4 의 Command@MC 참조). 상술한 바와 같이, C/A 클록과 명령은 동일 전달 경로를 통해 각각의 DRAM 디바이스 (40) 로 전달된다. 이로써, 각 DRAM 디바이스 (40) 에서는, 상술한 바와 같이 출력된 명령을 C/A 클록과 동기화하여 적절히 수신할 수 있다. 명령들 중에서, 적어도 기록 명령은 본 실시예의 기록 플래그 출력 유닛 (203) 및 데이터 출력 유닛 (204) 에도 입력된다.
기록 플래그 출력 유닛 (203) 이 명령 출력 유닛 (202) 으로부터 기록 명령을 수신하고 소정 클록수 (본 실시예에서는 9 개의 클록) 가 경과하면 (도 4참조), 기록 플래그 출력 유닛은 WFLG 신호선 (100) 의 레벨을 반전한다 (도 4 의 WFLG@MC 참조). 상기 설명으로부터 알 수 있는 바와 같이, 본 실시예의 기록 플래그는 토글 타입 (toggle type) 이다. 하이 레벨 또는 로우 레벨에 관계없이, 이전의 상태로부터 신호 레벨을 반전하는 것은 소위 "플래그된 상태 (flagged state)" 를 의미한다. 이러한 구성 대신에, 통상적으로 라인은 로우 레벨이다. 한편, "플래그된 상태" 가 하이 레벨이 되도록 구성될 수도 있다.
데이터 출력 유닛 (204) 은 명령 출력 유닛 (202) 으로부터 기록 명령을 수신한다. 이 시점에서 10 클록, 즉, 기록 플래그 출력 유닛 (203) 이 기록 플래그를 상승시킨 후 1 클록이 경과하면, 데이터 출력 유닛은 DQ 버스 (104) 상으로 기록 데이터를 출력한다. 이 설명으로부터 명백히 알 수 있는 바와 같이, 나타낸 예에서는, 명령 출력 유닛 (202) 이 데이터 출력 유닛 (204) 에 기록 명령을 입력한다. 그러나, 기록 플래그 출력 유닛 (203) 도 데이터 출력 유닛 (204) 에 기록 플래그를 입력할 수 있다. 또한, 도 4 로부터 명백히 알 수 있는 바와 같이, 본 실시예의 메모리 시스템은 DDR 시스템이고, 특히, 나타낸 예는 8 비트 버스트 전달의 예이다.
도 3 을 참조하면, DRAM 디바이스 (40) 는 기록 제어 유닛 (401), 데이터 입력 버퍼 (402), 기록 데이터 FIFO (First-In First-Out) (403), 및 기록 증폭기 (404) 를 구비한다. 또한 도 3 에서는, 설명을 간단히 하기 위해, 메모리 셀 어레이, 행 디코더, 및 열 디코더와 같이 본 발명에 직접 관련되지 않는 구성 요소는 도면에 나타내지 않으며, 그에 대한 설명은 생략한다.
기록 제어 유닛 (401) 은 기록 명령을 수신하며, WFLG 신호선 (100) 및 WCLK 신호선을 통해 전파된 기록 플래그와 기준 클록도 수신한다. 기록 명령은, 내부 C/A 버스 (60) 를 통해 직접 수신되어 기록 제어 유닛 (401) 에 의해 디코딩된 것이거나 (나타내지 않은) 다른 구성 요소에 의한 명령의 디코딩 결과로서 얻어진 것일 수 있다. 또한, 본 실시예의 기록 제어 유닛 (401) 은 적어도 기록 명령이 DRAM 디바이스 (40) 로 입력된 것을 인지하는 요소를 구비하고 있어야 한다.
기록 명령을 수신하면, 기록 제어 유닛 (401) 은 기록 플래그가 다음으로 플래그될 때까지 대기 상태로 진입한다. 기록 플래그가 플래그될 때, 기록 제어 유닛 (401) 은 기록 플래그를 소정 클록수 (본 실시예에서는 1 클록) 의 카운팅을 개시하는 카운트 개시점으로 이용한다. 또한, 소정 클록수가 카운트 되었을때, 버퍼 제어 신호가 데이터 입력 버퍼 (402) 쪽으로 출력된다.
본 실시예의 데이터 입력 버퍼 (402) 는 플립-플롭과 같은 래치 소자를 구비한다. 따라서, 상술한 버퍼 제어 신호는 래치 동작을 제어하는 트리거 신호이다. 기록 제어 유닛 (401) 에서의 동작이 WCLK 신호선 (102) 을 통해 전파된 기준 클록과 동기화되어 수행된다는 것이 중요하다. 또한, 버퍼 제어 신호도 마찬가지로 기준 클록과 동기화된다. 따라서, 이하에서 설명하는 데이터 입력 버퍼 (402) 의 동작도 기준 클록과 동기화된다 (도 4 의 WCLK@DRAM1 및 WFLG@DRAM1 참조).
기록 제어 유닛 (401) 으로부터 버퍼 제어 신호를 수신하면, 데이터 입력 버퍼 (402) 는 DQ 버스 (104) 상에서 전파되어 온 기록 데이터를 수신 타이밍에서 취입하기 시작한다 (도 4 의 WCLK@DRAM1 및 DQ@DRAM1 참조).
이런 방식으로, 데이터 입력 버퍼 (402) 에 취입된 기록 데이터는 기록 데이터 FIFO (403) 로 입력되고, ×4 의 비트폭으로 기록 증폭기 (404) 로 입력되어 증폭된다. 즉, 본 실시예의 DRAM 장치 (40) 는 4-페치 타입 (4-fetch type) 이다.
본 실시예에서, 기록 플래그와 기록 데이터는 같은 전달 경로 길이를 가진 전달 경로를 통해 메모리 제어기 (20) 로부터 각각의 DRAM 디바이스 (40) 로 전달된다. 따라서, 기록 데이터는 카운트 개시점으로서의 기록 데이터 도달점으로부터 소정 클록수가 경과한 시점으로부터 취입되기 시작한다고 생각한다. 그러면, 어떠한 DRAM 디바이스 (40) 도 기록 데이터를 적절히 취입할 수 있다. 즉, 전체 메모리 시스템에서 보았을 때, 적절한 데이터 기록 처리가 수행될 수 있다.
또한, 본 실시예에서는, 기록 플래그와 기록 데이터 전달 경로의 경로 길이도 기준 클록 전달 경로의 경로 길이와 동일하다. 따라서, 기준 클록, 기록 데이터, 및 기록 플래그의 위상 지연을 특별히 조정하지 않고도, 데이터 기록 처리를 기준 클록에 따라 적절히 수행할 수 있다.
도 4 의 최하단 (lowermost row) 에는, WCLK@DRAM1 및 WCLK@DARM2 에 대해 나타낸 타이밍 편향으로부터 명백히 알 수 있는 바와 같이, 도 4 의 중단 (middle row) 에 나타낸 DRAM1 과는 상이한 메모리 모듈상에 탑재된 DRAM2 에서의 기준 클록, 기록 플래그, 및 기록 데이터의 도달 타이밍이 표시되어 있다. 최하단에 나타낸 여러 타이밍과 중단에 나타낸 여러 타이밍의 비교로부터 명백히 알 수 있는바와 같이, 상술한 효과는 하나의 메모리 모듈상에 탑재된 DRAM 디바이스 (40) 에 한정되는 효과가 아니며, 상이한 메모리 모듈로도 얻을 수 있는 효과이다. 즉, DRAM 디바이스가 탑재되어 있는 메모리 모듈에 상관없이 하나의 DRAM 디바이스 (40) 를 고려하면, 기록 플래그와 기록 데이터의 전달 경로가 동일한 경로 길이를 가질 조건이 만족된다. 그러면, DRAM 디바이스 (40) 는 기록 데이터를 적절히 취입할 수 있다. 또한, 전달 경로의 경로 길이가 기준 클록의 경로 길이와 동일하다는 조건이 만족되면, 기준 클록과 기록 데이터 또는 기록 플래그 사이의 위상 지연의 조정없이, 기준 클록에 따라 데이터 기록 처리를 적절히 수행할 수 있다. 즉, 상술한 효과는 전체 시스템의 다양한 신호선 토폴로지/구조에 의존하지 않는다.
또한, 본 실시예에서는, 내부 C/A 버스 (60) 가 단일 T-브랜치 토폴로지를 이용한다. 그러나, 2-단계 계층 구조 (듀얼 T-브랜치 토폴로지) 를 포함하는 버스 토폴로지가 이용될 수 있고, 레지스터나 버퍼가 이용되지 않는 언-버퍼 타입 (un-buffer type) 이 이용될 수도 있다. 언-버퍼 타입을 이용하면, 외부 C/A 버스 (106) 가 내부 C/A 버스 (60) 에 직접 접속된다. 또한, 본 실시예에서는, 내부 C/A 버스 (60) 에 종단 저항 (70) 이 부가되지만, 종단 저항 (70) 을 액티브 종단 (active termanation) 으로서 DRAM 디바이스내에 넣을 수도 있다. 또한, 종단 저항 (70) 의 이용없이 만족스러운 파형 특성을 얻을 수 있거나, 시스템 요건이 허용한다면, 종단 저항 (70) 을 이용하지 않을 수도 있다.
또한, 상술한 실시예에서는, C/A 클록 및 기준 클록 (WCLK) 의 2 개의 상이한 클록 도메인을 포함하는 타입을 설명하였다. 그러나, 기록 데이터와 기록 플래그 (WFLG) 의 전파 지연이 기준 클록의 도메인에 있을 때, 상술한 효과가 얻어진다. 따라서, 예를 들어, 데이터 판독을 위한 판독 클록 도메인을 포함하는 타입을 이용할 수도 있고, 모든 동작을 기준 클록 (WCLK) 만으로 수행할 수도 있다.
(제 2 실시예)
명령의 전파 지연이 기준 클록 도메인을 초과하지 않을 경우, 본 발명의 제 2 실시예에 따른 메모리 시스템을 이용한다. 도 2 에 나타낸 바와 같이, 시스템은 클록 발생기 (10), 메모리 제어기 (칩셋 ; 20), 및 메모리 모듈 (30) 을 구비한다. 본 실시예에 있어서도, 메모리 제어기 (20) 가 클록 발생기 (10) 에 의해 발생된 클록에 기초하여 기준 클록 (WCLK) 을 발생한다. 메모리 시스템에서의 여러 동작이 발생된 기준 클록에 기초하여 실행된다. 일반적으로 복수의 메모리 모듈 (30) 을 이용하지만, 설명을 간단히 하기 위해, 제 1 실시예와 동일한 방식으로, 도 5 에는 하나의 메모리 모듈 (30) 만을 나타낸다.
기록 플래그 (WFLG) 신호선 (100), 기준 클록 (WCLK) 신호선 (102), DQ 버스 (104), 및 외부 C/A 버스 (106) 가 메모리 제어기 (20) 와 메모리 모듈 (30) 사이에 배열된다.
메모리 모듈 (30) 상에는, 복수의 DRAM 디바이스 (메모리 디바이스 ; 40), C/A 신호와 기록 플래그를 일시적으로 유지하기 위한 조정기 (50), 조정기 (50) 를 각 메모리 디바이스 (40) 에 접속하는 내부 C/A 버스 (60), 및 내부 WFLG 버스(61) 에 접속된 종단 저항 (70 및 71) 이 배치된다. 내부 C/A 버스 (60) 와 내부 WFLG 버스 (61) 는 1-단계 계층 버스 구조 (소위 단일 T-브랜치 구조) 를 포함한다. 종단 저항 (70) 은 C/A 신호가 내부 C/A 버스 (60) 상에서 반사되는 것을 방지하는 기능을 한다. 마찬가지로, 종단 저항 (71) 은 기록 플래그가 내부 WFLG 버스 (61) 상에서 반사되는 것을 방지하는 기능을 한다.
본 실시예에서, 각 WCLK 신호선 (102) 은 스터브 구조를 포함하며, 메모리 모듈 (30) 과 동일면 상에 탑재된 각각의 DRAM 디바이스 (40) 에 동일 경로 거리로 접속된다. 마찬가지로, 각 DQ 버스 (104) 도 스터브 구조를 가지며, 메모리 모듈 (30) 의 동일면상에 탑재된 복수의 DRAM 디바이스 (40) 에 대해 동일 경로 길이를 갖는다. 또한, 도 2 로부터 알 수 있는 바와 같이, WCLK 신호선 (102) 과 DQ 버스 (104) 는 하나의 DRAM 디바이스에 대해 동일 토폴로지를 갖는다. 따라서, 메모리 제어기 (20) 로부터 하나의 DRAM 디바이스 (40) 로 연장하는 기준 클록과 (기록) 데이터의 전달 경로 길이는 서로 동일하다.
한편, WFLG 신호선 (100) 도 스터브 구조를 갖지만, 그 입력지는 각각의 DRAM 디바이스 (40) 가 아니라 조정기 (50) 이고, 이는 제 1 실시예와 상이하다. 또한, 메모리 제어기 (20) 로부터 출력되어 WFLG 신호선 (100) 을 통해 전파된 기록 플래그는, 상술한 바와 같이, 일시적으로 조정기 (50) 에 유지된 후, 내부 WFLG 버스 (61) 를 통해 각각의 DRAM 디바이스 (40) 로 전달된다. 따라서, 기록 플래그의 전달 경로는 WFLG 신호선 (100), 조정기 (50), 및 내부 WFLG 버스 (61) 로 이루어진다. 따라서, DRAM 디바이스 (40) 로부터 보았을 때, 기록 플래그의 전달 경로는 기준 클록 및 (기록) 데이터의 전달 경로와 명백히 상이하다.
마찬가지로, C/A 신호를 전달하는 외부 C/A 버스 (106) 도 스터브 구조를 갖지만, 각 메모리 모듈 (30) 에서의 C/A 신호의 입력지는, 각 DRAM 디바이스 (40) 가 아니라 조정기 (50) 이다. 또한, 메모리 제어기 (20) 로부터 출력되어 외부 C/A 버스 (106) 를 통해 전파된 C/A 신호는, 상술한 바와 같이, 조정기 (50) 에 일시적으로 유지된 후, 내부 C/A 버스 (60) 를 통해 각 DRAM 디바이스 (40) 로 전달된다. 따라서, 기록 명령을 포함하는 C/A 신호의 전달 경로는 외부 C/A 버스 (106), 조정기 (50), 및 내부 C/A 버스 (60) 로 이루어진다. 따라서, DRAM 디바이스 (40) 로부터 보았을 때, 기록 명령을 포함하는 C/A 신호의 전달 경로는 기준 클록 및 (기록) 데이터의 전달 경로와 명백히 상이하다. 그러나, 도 2 로부터 명백히 알 수 있는 바와 같이, 기록 플래그와 C/A 신호의 전달 경로는 동일 토폴로지를 갖는다.
상술한 바와 같이 구성된 본 실시예에서도, 메모리 제어기 (20) 및 DRAM 디바이스 (40) 의 동작은 제 1 실시예에서의 동작과 실질적으로 동일하다. 즉, 메모리 제어기 (20) 는 기준 클록 발생 유닛, 명령 출력 유닛, 기록 플래그 출력 유닛, 및 데이터 출력 유닛을 구비한다. 메모리 제어기 (20) 에서는, 명령 출력 유닛이 기준 클록 발생 유닛에서 발생된 기준 클록에 따라 명령을 출력하고, 데이터 기록 지연을 고려하여 기록 명령의 출력으로부터 소정 시간이 경과하면, 기록 플래그 출력 유닛이 기록 플래그를 출력한다. 또한, 기록 플래그의 출력으로부터 소정 클록수가 경과한 후, 데이터 출력 유닛은 기록 데이터를 출력한다. 한편, 메모리 제어기 (20) 로부터 기록 명령을 수신하면, DRAM 디바이스 (40) 는 기록 플래그의 대기 상태로 진입한다. 기록 플래그를 수신하면, DRAM 디바이스 (40) 는 기록 플래그를 소정 클록수를 카운팅하기 위한 카운트 개시점으로 이용하여, 소정 클록수가 카운트된 시점으로부터 기록 데이터를 취입하기 시작한다.
본 실시예에서는, 상술한 바와 같이, 명령 신호의 전파 지연이 기준 클록 도메인을 초과하지 않는 경우를 상정한다. 즉, 본 실시예에서는, 제 1 실시예에서와 같이, C/A 클록을 기준 클록과 분리시켜 발생하지 않더라도, 문제가 발생하지 않으며, 기준 클록에 따라, C/A 신호가 각각의 DRAM 디바이스 측상에 적절히 수신될 수 있다. 따라서, 본 실시예에서는, 외부 C/A 버스 (106) 와 내부 C/A 버스 (60) 상으로 C/A 클록을 전파시킬 필요가 없다. 이로써, 핀수를 하나 줄일 수 있다. 또한, 본 실시예에서는, 제 1 실시예에서의 9 개 WFLG 신호선 (100) 을 하나로 감소시킬 수 있다. 즉, 제 1 실시예와 비교할 때, 핀수를 8 개 줄일 수 있다.
상술한 제 2 실시예에서, 내부 C/A 버스 (60) 와 내부 WFLG 버스 (61) 는 단일 T-브랜치 토폴로지를 이용하지만, 듀얼 T-브랜치 토폴로지를 이용할 수도 있으며, 레지스터나 버퍼가 이용되지 않는 언-버퍼 타입일 수도 있다.
또한, 본 실시예에서는, 내부 C/A 버스 (60) 와 내부 WFLG 버스 (61) 에 종단 저항 (70 및 71) 을 부가하지만, 종단 저항 (70 및 71) 을 액티브 종단으로서 DRAM 디바이스 (40) 내에 넣을 수도 있다. 또한, 종단 저항 (70 및 71) 의 이용없이 만족스러운 파형 특성을 얻을 수 있거나 시스템 요건이 허용한다면, 종단저항 (70 및 71) 을 이용하지 않을 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 새롭게 규정된 기록 플래그가 기록 데이터 취입 타이밍의 카운트 개시점으로 이용되고, 따라서 버스 구성의 자유도가 향상된다. 특히, 기록 플래그와 기록 데이터 사이의 위상 관계가 유지되면서 플래그와 데이터가 메모리 디바이스 측상에 입력될 경우, 명령 전파 지연에 관계없이 메모리 디바이스 측상의 데이터 기록 처리를 적절히 수행할 수 있다.

Claims (16)

  1. 복수의 메모리 디바이스가 탑재된 메모리 모듈, 및 상기 메모리 디바이스에 대한 기록 제어를 실행하는 메모리 제어기를 구비한 메모리 시스템에서의 데이터 기록 방법으로서,
    기록 플래그를 규정하는 단계;
    상기 기록 플래그에 응답하여 소정 클록수를 유지하며 상기 소정 클록수를 카운트하도록, 상기 메모리 디바이스를 구성하는 단계; 및
    상기 기록 제어를 실행하기 위하여 메모리 제어기로부터 상기 메모리 디바이스로 기록 명령, 기록 플래그, 및 기록 데이터를 순차적으로 입력하여, 상기 메모리 디바이스가 기록 플래그 입력으로부터 상기 소정 클록수를 카운트한 시점을 상기 기록 데이터의 취입 개시점으로서 이용하도록 하는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
  2. 제 1 항에 있어서,
    상기 기록 플래그의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로가 상기 기록 데이터의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로와 동일한 토폴로지를 갖도록 상기 메모리 시스템을 구성하는 단계를 더 포함하는 것을 특징으로 하는 데이터 기록 방법.
  3. 제 2 항에 있어서,
    상기 기록 데이터와 기록 플래그를 상기 메모리 제어기로부터 상기 복수의 메모리 디바이스에 직접적으로 입력하는 단계를 더 포함하는 것을 특징으로 하는 데이터 기록 방법.
  4. 제 3 항에 있어서,
    상기 기록 명령을 상기 메모리 모듈상에 일시적으로 유지하기 위한 조정기 (regulator) 를 형성하는 단계;
    상기 기록 명령을 상기 조정기로부터 상기 복수의 메모리 디바이스로 전달하는 내부 버스를 형성하는 단계; 및
    상기 기록 명령을 상기 메모리 제어기로부터 상기 조정기와 내부 버스를 통해 상기 메모리 디바이스로 입력하는 단계를 더 포함하는 것을 특징으로 하는 데이터 기록 방법.
  5. 제 1 항에 있어서,
    상기 기록 플래그의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로가 상기 기록 데이터의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로와 상이한 토폴로지를 갖도록 상기 메모리 시스템을 구성하는 단계를 더 포함하는 것을 특징으로 하는 데이터 기록 방법.
  6. 제 5 항에 있어서,
    상기 기록 데이터를 상기 메모리 제어기로부터 상기 복수의 메모리 디바이스로 직접 입력하는 단계를 더 포함하는 것을 특징으로 하는 데이터 기록 방법.
  7. 제 6 항에 있어서,
    상기 기록 명령과 기록 플래그를 상기 메모리 모듈상에 일시적으로 유지하기 위한 조정기를 형성하는 단계;
    상기 기록 명령과 기록 플래그를 상기 조정기로부터 상기 복수의 메모리 디바이스로 전달하는 제 1 및 제 2 내부 버스를 형성하는 단계; 및
    상기 기록 명령과 기록 플래그를 상기 메모리 제어기로부터 상기 조정기와 제 1 및 제 2 내부 버스를 통해 상기 메모리 디바이스로 입력하는 단계를 더 포함하는 것을 특징으로 하는 데이터 기록 방법.
  8. 기록 플래그, 기록 명령, 및 기록 데이터를 출력하는 메모리 제어기; 및
    소정 클록수를 유지하며, 상기 기록 명령을 수신하면 상기 기록 플래그의 대기 상태로 진입하고, 상기 기록 플래그를 수신하면 상기 기록 플래그로부터 상기 소정 클록수가 경과한 시점으로부터 상기 기록 데이터를 취입하기 시작하는 복수의 메모리 디바이스를 가진 메모리 모듈을 구비하는 것을 특징으로 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 기록 플래그의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로인 제 1 전달 경로는 상기 기록 데이터의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로인 제 2 전달 경로와 동일한 토폴로지를 갖는 것을 특징으로 하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제 1 전달 경로는 상기 복수의 메모리 디바이스 각각에 접속된 DQ 버스를 포함하고, 상기 제 2 전달 경로는 상기 복수의 메모리 디바이스 각각에 접속된 WFLG 신호선을 포함하는 것을 특징으로 하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 기록 명령을 포함하는 명령/어드레스 신호를 상기 메모리 제어기로부터 상기 메모리 모듈로 전달하는 외부 명령/어드레스 버스를 더 구비하고,
    상기 메모리 모듈은 상기 명령/어드레스 신호를 일시적으로 유지하기 위한 조정기, 및 상기 명령/어드레스 신호를 상기 조정기로부터 상기 메모리 디바이스 각각으로 분배하는 내부 명령/어드레스 버스를 구비하고,
    상기 기록 명령의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로는 상기 외부 명령/어드레스 버스, 조정기, 및 내부 명령/어드레스를 포함하며, 상기 제 1 및 제 2 전달 경로와는 상이한 토폴로지를 갖는 것을 특징으로 하는 메모리 시스템.
  12. 제 8 항에 있어서,
    상기 기록 플래그의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로인 제 1 전달 경로는 상기 기록 데이터의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로인 제 2 전달 경로와 상이한 토폴로지를 갖는 것을 특징으로 하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 기록 명령을 포함하는 상기 명령/어드레스 신호, 및 상기 기록 플래그를 상기 메모리 제어기로부터 상기 메모리 모듈로 전달하는 외부 명령/어드레스 버스와 WFLG 신호선; 및
    상기 기록 데이터를 상기 메모리 제어기로부터 상기 복수의 메모리 디바이스로 전달하는 복수의 DQ 버스를 더 구비하고,
    상기 제 2 전달 경로는 상기 복수의 DQ 버스를 포함하는 것을 특징으로 하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리 모듈은 상기 명령/어드레스 신호와 기록 플래그를 일시적으로 유지하기 위한 조정기, 및 상기 명령/어드레스 신호와 기록 플래그를 상기 조정기로부터 상기 메모리 디바이스 각각으로 분배하는 내부 명령/어드레스 버스와 내부WFLG 버스를 구비하고,
    상기 제 1 전달 경로는 상기 WFLG 신호선, 조정기, 및 내부 WFLG 버스로 이루이지며,
    상기 기록 명령의 상기 메모리 제어기로부터 상기 메모리 디바이스로의 전달 경로는 상기 제 1 전달 경로와는 동일하며 상기 제 2 전달 경로와는 상이한 토폴로지를 갖는 것을 특징으로 하는 메모리 시스템.
  15. 데이터 기록 동작을 위해 기록 명령, 기록 플래그, 및 기록 데이터를 출력하는 메모리 제어기를 구비한 메모리 시스템에 이용되는 복수의 메모리 디바이스가 탑재된 메모리 모듈에 있어서,
    상기 복수의 메모리 디바이스는, 상기 메모리 제어기로부터 상기 기록 명령을 수신하면, 상기 기록 플래그의 대기 상태로 진입하고, 상기 기록 플래그를 수신하면, 카운트 개시점인 상기 기록 플래그로부터 소정 클록수를 카운팅하기 시작하며, 상기 소정 클록수가 카운팅된 시점으로부터 상기 기록 데이터를 취입하기 시작하는 것을 특징으로 하는 메모리 모듈.
  16. 기록 명령을 출력하는 명령 출력부;
    상기 기록 명령에 대응되며 상기 기록 데이터의 상기 메모리 디바이스로의 취입 개시점을 특정하는 클록을 카운팅하기 위한 카운트 개시점을 나타내는 기록 플래그를 출력하는 기록 플래그 출력부; 및
    상기 기록 플래그 출력부가 상기 기록 플래그를 출력한 시점으로부터의 기록 데이터 지연을 고려하여 소정 시간이 경과한 후, 상기 기록 명령에 대응하는 상기 기록 데이터를 출력하는 데이터 출력부를 구비하는 것을 특징으로 하는 메모리 제어기.
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