TWI409815B - 控制接收讀取資料時序之記憶體系統和方法 - Google Patents

控制接收讀取資料時序之記憶體系統和方法 Download PDF

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Description

控制接收讀取資料時序之記憶體系統和方法
本發明之實施例係關於控制記憶體裝置之記憶體系統及方法。
基於處理器之系統使用記憶體裝置(諸如，動態隨機存取記憶體(「DRAM」)裝置)來儲存由該處理器存取之資料(例如，表示指令、待處理之資料等)。在典型電腦系統中，處理器經由處理器匯流排及一或多個記憶體控制器而與包括記憶體裝置之系統記憶體通信。在一些記憶體系統中，系統記憶體之一群記憶體裝置受相關聯之記憶體控制器控制。處理器向記憶體控制器發出一記憶體請求，該記憶體請求包括一記憶體命令(諸如，讀取命令)及一指定資料待自記憶體讀取自之位置之位址。記憶體控制器使用命令及位址產生施加至與彼記憶體控制器相關聯之記憶體裝置之適當記憶體命令以及列及行位址。回應於該等命令及位址，在記憶體裝置與處理器之間傳送資料。
歸因於存取記憶體裝置之適當列及行且實際上擷取所請求之資料所必要的時間，記憶體裝置需要特定量之時間來服務記憶體請求。需要其他時間來將讀取資料及讀取命令驅動至記憶體裝置與控制器之間的公用介面上及將讀取資料及讀取命令自記憶體裝置與控制器之間的公用介面驅離。儘管記憶體裝置之操作速度持續增加，但裝置速度之增加跟不上處理器之操作速度之增加。記憶體裝置本身之操作因此常常限制處理器與系統記憶體之間的通信之頻寬。
為了改良總記憶體存取頻寬，一記憶體控制器通常控制對一個以上記憶體裝置之存取。在一些系統中，處理器與若干記憶體控制器介接，該若干記憶體控制器中之每一者又控制對若干記憶體裝置之存取。以此方式，當等待記憶體裝置回應較早之命令時，可由處理器或記憶體控制器發出其他記憶體命令，且頻寬得以改良。然而，當記憶體控制器與多個記憶體裝置共用公用介面時，可發生時序問題。自記憶體控制器所發送之命令及位址(其藉由耦接至介面之傳導信號線之電信號來表示)可視記憶體系統之布局而在不同時間到達不同記憶體裝置。此外，不同記憶體裝置可視在記憶體裝置之製造期間發生之製程變化(process variation)而花費不同時間量來回應記憶體命令。溫度之變化亦可引起記憶體裝置之間的回應時間之變化。
因此，多個記憶體裝置與記憶體控制器之間的公用介面上存在衝突之危險。舉例而言，一記憶體裝置可試圖在與來自另一記憶體裝置之資料正由介面載運之時間相同的時間將讀取資料置放於介面上。此種資料衝突將導致可用資料之丟失且不可接受。此問題可藉由將與由記憶體控制器使用之系統時脈信號同步之公用時脈信號提供給每一記憶體裝置來減輕。每一記憶體裝置可接著藉由對所接收之時脈週期計數而決定何時將資料置放於介面上。藉由參考公用時脈信號，記憶體裝置可確保其在經指定以用於其使用之時脈循環期間將資料置放於匯流排上。當記憶體裝置將資料置放至介面上時，其接著亦發送一用於由控制器在識別及同步所接收之讀取資料時使用的資料選通信號。用於使記憶體裝置之操作同步之公用時脈信號及選通信號的使用可能需要記憶體裝置上之額外電路及其他插腳。
然而，用於每一記憶體裝置之時脈信號之傳輸可增加系統之複雜性且消耗記憶體裝置處之空間及功率。另外，可能需要減少記憶體裝置上之輸出插腳之數目。所需的為避免公用介面上之資料衝突但並不依賴於記憶體裝置處之公用時脈信號之使用的系統。
本發明之實施例係針對控制記憶體裝置之記憶體系統及方法。下文闡述特定細節以提供對本發明之實施例之充分理解。然而，對於熟習此項技術者而言將顯而易見的是，可在無各種此等特定細節之情況下實踐本發明之實施例。在一些例項中，並未詳細展示眾所熟知之電路、控制信號、時序協定及軟體操作，以便避免不必要地使所描述的本發明之實施例變得模糊。
圖1中展示根據本發明之實施例之系統100。系統100包括複數個記憶體裝置(包括記憶體裝置105)。記憶體裝置105及其他記憶體裝置(未展示)與控制器115共用一介面110。介面110可(例如)經實施為包括高速匯流排之匯流排。在一些實施例中，記憶體裝置105可與一或多個其他記憶體裝置實體堆疊且視需要而亦與控制器115實體堆疊。介面110可接著經實施為一組穿過基板之互連。穿過基板之互連可藉由使每一記憶體裝置基板中所產生的穿過基板之通道金屬化或藉由任何其他方法來形成。
控制器115經組態以經由介面110將表示為電信號之命令、位址及資料以及控制信號傳輸至記憶體裝置。然而，在一些實施例中，在共用介面110上僅傳輸資料信號且命令或位址信號或命令與位址信號兩者可經由另一介面而傳輸。控制器傳輸多種命令以確保記憶體裝置之適當操作。控制器使用控制器時脈信號判定何時傳輸命令。
現在將描述讀取操作以大體說明系統100之操作。控制器115將讀取命令傳輸至介面110上。在捕獲緩衝器120中捕獲用於記憶體裝置105之讀取命令(在圖1中展示為vColumAddr)。藉由由控制器115傳輸至捕獲緩衝器120之控制輸入端之存取信號vArrayCyc將讀取命令鎖存於捕獲緩衝器120中。藉由調整vArrayCyc信號之時序，控制器115可調整何時自捕獲緩衝器120輸出讀取命令。接著將讀取命令傳遞至產生用於存取記憶體單元陣列130以擷取讀取資料之內部控制信號的存取產生電路125。自vArrayCyc經傳輸至記憶體裝置之時間直至存取對應記憶體單元且讀取資料變得可用之時間花費特定存取時間tACL 。將讀取資料置放於輸出暫存器135中，直至由控制器115將輸出控制信號vStrobe0傳輸至輸出暫存器135之控制輸入端，在彼時間，將讀取資料自輸出暫存器135移動至介面110上以用於與控制器115通信。輸出控制信號vStrobe0特定用於記憶體裝置105且並不引起將資料自系統100中之其他記憶體裝置中之任一者耦接至介面110。
可以叢發方式自陣列130讀取資料。在指定初始位址之後，可順序地讀取來自陣列130中之若干記憶體單元的資料。與一次可置放於介面110上之資料之量相比較，可自陣列130讀取較大量之資料。在此種狀況下，將讀取資料串行化以用於在介面110上傳輸。舉例而言，如圖1中所指示，可自陣列130讀取128個位元之資料且將其串行化成用於在介面110上傳輸之32位元群組。
如下文將更詳細地描述，圖1中以虛線所展示之功能區塊(例如，延遲150及記憶體140)可包括於本發明之其他實施例中，且可視本發明之哪個實施例為所要的而視需要包括。
如上文參看圖1所描述，控制器115產生用於若干記憶體裝置(包括記憶體裝置105)之命令及位址。因為不同裝置可距控制器115不同距離而置放，所以命令、位址及控制信號(諸如，vColumAddr、vArrayCyc)及記憶體裝置特定之vStrobe到達每一記憶體裝置可花費不同時間量。另外，歸因於製程或溫度變化，與每一記憶體裝置相關聯之記憶體陣列可具有不同存取時間tACL 。記憶體裝置之間的此等時序差異可引起將來自一個以上裝置之讀取資料同時施加至共用介面(若記憶體裝置在其變得就緒之時間將資料施加至介面)。當自不同記憶體裝置連續地讀取時，可使用某一延遲。亦可在讀取與寫入請求(至相同或不同記憶體裝置)之間使用延遲。
在由圖1之系統實施的習知時序協定之一實例中，控制器115可經組態以將發送至不同記憶體裝置之讀取命令延遲一完整控制器時脈循環。用於此延遲之時序之實例展示於圖2中。展示控制器時脈信號200以說明相對時序。控制器在時間T0傳輸一用於自第一記憶體裝置DRAM0擷取資料之讀取命令210。儘管在本文中將DRAM裝置作為實例來論述，但大體可使用任何類型之記憶體。控制器傳輸一用於引起記憶體裝置捕獲該命令之陣列存取信號vArrayCyc 220，如上文所描述。如圖2中所展示，vArrayCyc信號220含有對應於控制器時脈信號200之高至低轉變之正脈衝。讀取資料將在傳輸命令之後的時間tACL (如圖2中在T2與T3之間的中途所展示)在輸出暫存器135中可用。在彼時間，讀取資料225可用於置放於介面110上。
讀取資料由記憶體以特定單位時間間隔輸出。單位時間間隔對應於單一資料傳輸。圖2中之實例說明具有四倍資料速率裝置及四之叢發長度的系統。四倍資料速率裝置可每個時脈循環輸出讀取資料四次。四之叢發長度導致來自四個連續記憶體位置之資料在單一讀取命令210之後被傳回。來自四個不同位置之資料在圖2中經展示為讀取資料225(標記為'00、01、02、03')。作為四倍資料速率裝置之結果，用於圖2之實施例之單位時間間隔對應於控制器時脈週期之四分之一。儘管描述四倍資料速率記憶體，但大體可使用任何資料速率，包括單一資料速率或雙倍資料速率。
下一讀取命令230係針對不同記憶體裝置DRAM1。若讀取命令係針對與讀取命令210相同之記憶體裝置，則控制器可緊接於初始讀取命令210之後在時間T1傳輸該命令。然而，因為讀取命令230係針對不同記憶體裝置(亦即，DRAM1)，所以控制器將讀取命令230之傳輸延遲一控制器時脈週期，在圖2中展示為「無操作」(NOP)命令235。藉由讀取命令230請求之資料可用於在時間tACL 後(如圖2中所展示之T4與T5之間的時間)讀出。藉由在讀取命令210與讀取命令230之傳輸之間等待一時脈循環，現在所有四個資料-00、01、02及03-(來自第一記憶體裝置)可用於擷取之時間與第一資料回應於第二讀取命令230-(來自第二記憶體裝置)而可用(在圖2中展示為資料240)之時間之間存在四個單位時間間隔。此等四個單位時間間隔足以解決命令、位址及控制信號到達不同記憶體裝置所花費之可變時間及用於不同裝置之不同存取時間以避免介面10上之資料衝突。因此，可將資料選通信號(未展示)發送至第二記憶體裝置以在資料240一就緒時(在圖2中展示為T4與T5之間的時間)就將該資料之第一資料置放於介面110上。
當讀取命令相較先前所發出之讀取命令係針對不同記憶體裝置時，參看圖2所描述之方法延遲讀取命令之傳輸。亦即，當連續讀取命令由控制器傳輸至不同記憶體裝置時，發生記憶體裝置轉變。控制器接著延遲將來自稍後讀取命令之對應讀取資料置放於介面上之時間。記憶體裝置轉變可係至新記憶體裝置或返回至先前所存取之記憶體裝置。舉例而言，至DRAM0之第一讀取命令繼之以至DRAM1之第二讀取命令將係記憶體裝置轉變。若下一讀取命令係至DRAM0或DRAM2或除DRAM1之外之任何其他記憶體裝置，則彼亦為記憶體裝置轉變。可在記憶體裝置轉變之間發出至相同記憶體裝置之任何數目之連續命令。在圖2之實施例中，總之，可實施習知時序協定，其中整個控制器時脈循環之延遲插入傳輸至不同裝置之連續讀取命令之間。儘管此時序不管記憶體裝置之間的信號傳輸及存取時間差異而確保適當操作，但其在一些實施例中減少頻寬。舉例而言，在資料速率匹配控制器時脈速率之單一資料速率系統中，頻寬損失等於1/(1+BL)，其中BL為叢發長度。使用4之例示性叢發長度，頻寬損失因此為1/5或20%。亦即，在最壞狀況之頻寬之情況下，其中每一讀取命令經發出至不同於上個讀取命令之記憶體裝置，且控制器時脈插入每一讀取命令之間，將存在用於擷取叢發長度中之四個資料元素之四個控制器時脈循環，及為等待時間之一額外時脈循環。在可在時脈信號之前邊緣及下降邊緣處傳輸資料之雙倍資料速率系統中，頻寬損失等於2/(2+BL)。假定4之叢發長度，則損失為1/3或約略33.33%。此對應於每一隨後之讀取命令經發送至不同記憶體裝置之情況，傳送叢發中之四個讀取資料元素花費兩個控制器時脈，且一額外控制器時脈插入下一個讀取命令之前。在四倍資料速率系統中，假定四之叢發長度，則頻寬損失更大在4/(4+BL)，亦即，頻寬損失為50%。
本發明之一或多個實施例減小與系統100之操作相關聯之頻寬損失。可能不必要將一完整控制器時脈週期插入於至不同記憶體裝置之連續讀取之間。信號至不同裝置之行進時間之變化及用於裝置之存取時間之變化可為使得一單位時間間隔之時間延遲足夠的變化。因此，當向不同裝置發出連續讀取命令時，本發明之一些實施例將自記憶體裝置之可用讀取資料之擷取延遲一單位時間間隔。說明此種實施例之時序圖之實例展示於圖3中。在時間T0將讀取命令210傳輸至第一記憶體裝置DRAM0。vArrayCyc信號220引起記憶體裝置捕獲讀取命令210。相關聯之讀取資料225在時間tACL 後(圖3中在T2與T3之間)變得可用。可在彼時間使用用於DRAM0之vStrobe信號300讀出讀取資料225。當在圖3中在時間T1將下一讀取命令230傳輸至DRAM1時，相關聯之資料310在時間tACL 後(圖3中之T3與T4之間)變得可用。然而，用於DRAM1之vStrobe信號315在tACL 之後延遲一單位時間間隔，亦即，圖3之實例中的控制器時脈週期之四分之一。因此，一單位時間間隔分離結束將讀取資料225輸出(自DRAM0)至介面110之時間與可開始將讀取資料310(來自DRAM1)置放於介面110上之時間。單一單位時間間隔(圖3中之時脈週期之四分之一)在許多狀況下足以解決信號轉變時間之變化及存取時間變化以避免介面110上之資料衝突。
將下一讀取命令320相較先前讀取命令230亦傳輸至不同記憶體裝置。在圖3中，讀取命令320預定用於DRAM2。因此將用於DRAM2之vStrobe信號330延遲又一單位時間間隔，在tACL 之後總共兩個單位時間間隔之延遲。與讀取命令320相關聯之讀取資料325(來自DRAM2)在發送讀取位址320之後之時間tACL (在圖3中展示為T4與T5之間)可用。然而，不傳輸vStrobe信號330直至兩個單位時間間隔後(在時間T5)。此再次在資料310之最後資料已置放於介面110上之時間與可將資料325之第一資料置放於介面110上之時間之間留下一單位時間間隔分離。在時間T3傳輸下一個讀取命令335，其表示傳輸至DRAM1之讀取命令。因為讀取命令335相較先前讀取命令320係針對不同裝置，所以將用於DRAM1之vStrobe信號延遲另一單位時間間隔，在tACL 之後總共三個單位時間間隔之延遲。然而，為便於說明時序圖之剩餘部分起見，vStrobe信號及對應於讀取命令335之讀取資料未展示於圖3上。下一讀取命令340係針對DRAM0，且再次表示記憶體裝置相對於先前讀取命令335之改變。因此將用於DRAM0之vStrobe信號延遲一額外單位時間間隔，總共四個單位時間間隔。然而，回想圖3中之單位時間間隔對應於控制器時脈週期之四分之一。因此，替代將用於DRAM0之vStrobe信號延遲四個單位時間間隔，控制器可簡單地將下一讀取命令之傳輸延遲一控制器時脈，如藉由NOP命令345展示。當傳輸讀取命令340時，可接著在T5之後之時間tACL (亦即，無任何vStrobe延遲)傳輸對應於讀取命令340之用於DRAM0之vStrobe信號。
為便於說明用於本發明之一些實施例之操作的時序技術，圖3中之每一連續讀取命令210、230、320、335及340相較先前信號係針對不同記憶體裝置。然而，當將連續讀取命令傳輸至相同記憶體裝置時，用於發送對應vStrobe信號之延遲不增加。以概述說明，大體在傳輸讀取命令之後傳輸vStrobe信號以擷取讀取資料及存取時間tACL 。當目的地記憶體裝置相對於先前讀取命令改變時，將vStrobe信號延遲一單位時間間隔且在tACL 經過之後之一單位時間間隔進行傳輸。維持vStrobe信號之此時序，直至將讀取位址傳輸至不同記憶體裝置，在將讀取位址傳輸至不同記憶體裝置之時間將vStrobe信號延遲兩個單位時間間隔等等。一旦需要四個單位時間間隔之延遲，控制器就簡單地在傳輸讀取命令之前等待一控制器時脈週期。以此方式，假定四之例示性叢發長度，則用於單一資料速率系統之頻寬損失至多為1/16或大致6%。四分之一時脈週期用作每四個資料元素之後之延遲。因此，在傳輸16個資料元素之後，已使用整個時脈週期之延遲。在圖3中所展示之實施例中，四分之一時脈週期用作延遲增量。然而，在其他實施例中，可使用其他時間週期以使得替代將vStrobe信號漸進地延遲一單位時間間隔，使用時間間隔之一小部分(諸如，一單位時間間隔之二分之一)。每次將讀取命令傳輸至不同記憶體裝置時，就將vStrobe信號延遲一額外延遲增量。一旦總延遲等於一控制器時脈週期，就將至不同記憶體裝置之下一讀取命令之發出延遲一時脈週期。
如圖3中所展示，可相對於已自記憶體陣列存取讀取資料且讀取資料可用於在介面110上傳輸時之時間而延遲資料選通信號。在此延遲週期期間應儲存資料。此外，可在延遲週期期間自記憶體陣列130存取額外資料。因此，可將緩衝器記憶體140(圖1)包括於記憶體裝置105中。在一些實施例中，緩衝器記憶體140可大體定位於陣列130與介面110之間的任何位置。緩衝器記憶體140儲存自記憶體陣列130所擷取之讀取資料，直至接收到vStrobe信號時之該時間。緩衝器記憶體140可具有足以儲存與可在vStrobe信號之延遲期間自陣列130擷取之資料一般多之資料的記憶體。因此，在緩衝器記憶體140之一實施例中，緩衝器記憶體140包括能夠儲存讀取資料之額外群組之FIFO記憶體。大體而言，圖3之實施例中之vStrobe信號的最長延遲為三個單位時間間隔，在該三個單位時間間隔期間，一額外記憶體請求可由該陣列來服務同時將來自先前讀取存取之資料施加至資料匯流排。因此，緩衝器記憶體140能夠儲存讀取資料之額外群組。
緩衝器記憶體140可包括用於指示可在何處寫入資料及可在何處讀取資料之讀取及寫入指標。vStrobe信號引起將資料自輸出暫存器135傳輸至介面110，如上文所描述。vStrobe信號亦可引起緩衝器記憶體140之讀取指標遞增，將下一所儲存之資料傳遞至輸出暫存器135。當讀取資料可用時，記憶體陣列130可將資料選通信號傳輸至緩衝器記憶體140，將寫入指標遞增以便將所擷取之資料寫入至正確位置。總之，如上文參看圖3所論述的本發明之一實施例之操作應藉由每次定址不同記憶體裝置時將vStrobe信號延遲一單位時間間隔而改良所招致之頻寬損失以避免介面110上之衝突。然而，緩衝器記憶體140可用於在vStrobe信號之延遲期間儲存自記憶體陣列130所擷取之資料。
本發明之另一實施例可減小緩衝器記憶體140中所需之記憶體。回想緩衝器記憶體140具有足以儲存可在vStrobe信號經延遲之週期期間自陣列130獲得之讀取資料的記憶體，vStrobe信號經延遲之週期在一實施例中可與三個單位時間間隔一般多。為了減小緩衝器記憶體140之大小，或在一些實施例中消除對緩衝器記憶體140之需要，可變化讀取命令之傳輸之時序(而非變化選通信號之時序)，如圖4中所展示。在此實施例中，控制器再次利用控制器時脈信號200。然而，控制器可以較高速度傳輸讀取命令400，能夠在控制器時脈200之每一一半週期期間傳輸一位址命令。在時間T0傳輸第一讀取命令210。若下一讀取命令對應於相同記憶體裝置，則在時間T1(一控制器時脈週期後)發送信號。然而，若下一讀取命令係針對不同記憶體裝置，如圖4中藉由傳輸至DRAM1之讀取命令230展示，則將讀取命令延遲額外兩個單位時間間隔(圖3中之控制器時脈週期之二分之一)。因此，如所展示在時間T1與T2之間傳輸讀取命令230。與位址210相關聯之讀取資料在發送讀取命令210之後的存取時間tACL 變得可用，且可在彼時間(圖4中之T2與T3之間)傳輸用於DRAM0之vStrobe信號(未展示)以擷取資料225。藉由等待兩個單位時間間隔至時脈循環T1中，與讀取命令230相關聯之資料310(來自DRAM1)之第一資料在資料225(來自DRAM0)之最後資料已置放於介面110上之後的兩個單位時間間隔變得可用。可藉由在資料310可用之時間(圖4中之T3與T4之間)傳輸用於DRAM1之vStrobe命令(圖4中未展示)而擷取資料310。
以此方式，由控制器相隔四個單位時間間隔或六個單位時間間隔傳輸讀取命令。當自相同記憶體裝置讀取時，可在先前讀取命令之傳輸之後的四個單位時間間隔傳輸隨後之讀取命令，且當自不同記憶體裝置讀取時，可在先前讀取命令之發出之後的六個單位時間間隔傳輸隨後之讀取命令。將vArrayCyc信號改變成在經傳輸之讀取命令之後的四個單位時間間隔與六個單位時間間隔兩者傳輸脈衝(如圖4中所展示)，以鎖存隨後之讀取命令。因此，記憶體裝置能夠捕獲在任一時序槽中傳輸之讀取命令。因為資料可在傳輸讀取命令之後的tACL 自記憶體裝置擷取，所以緩衝器記憶體140中需要較少空間，因為將不需要額外時間量來將讀取資料儲存於記憶體裝置上。
如上文參看圖4所論述，當讀取命令相較先前讀取命令係針對不同記憶體裝置時，可將讀取命令延遲額外兩個單位時間間隔。在本發明之另一實施例中，當在不同記憶體裝置之間切換時，可藉由延遲隨後之讀取命令之處理而提供一單位時間間隔之時序裕度。返回參看圖1，在本發明之一些實施例中，視需要而將延遲電路150在記憶體裝置105中包括於捕獲電路120與陣列存取產生電路125之間。延遲電路150延遲所接收之命令至陣列存取產生電路125之施加，陣列存取產生電路125如先前所論述產生用於起始對記憶體單元之陣列130之存取及擷取讀取資料的內部控制信號。在一實施例中，延遲電路150接收vArrayCyc信號。讀取命令由捕獲電路120在vArrayCyc信號之上升邊緣上捕獲，但由延遲電路150延遲直至vArrayCyc信號之下降邊緣為止(彼時將讀取命令提供至存取產生電路125)。此將信號延遲vArrayCyc脈衝之寬度(現參看圖5所描述之實例中之一單位時間間隔)。
將用於指示延遲電路150是否應用於延遲命令信號之延遲控制信號500提供至延遲電路150。當延遲控制信號500為低時，讀取命令210將由DRAM0在vArrayCyc信號220之上升邊緣上(在圖5中之T0之後不久的時間)捕獲，且經傳遞至陣列存取產生電路125以開始讀取資料之擷取。在時間tACL 後(在圖5中之T2之後不久)將相關聯之資料225置放於介面110上。可接著將額外讀取命令傳輸至相同記憶體裝置而無額外延遲。然而，圖5中所展示之下一讀取命令(讀取命令230)係針對不同記憶體裝置DRAM1。延遲控制信號500變為高且將在vArrayCyc信號之上升邊緣上捕獲讀取命令230，但讀取命令230至陣列存取產生電路125之轉遞將由延遲電路150延遲，直至vArrayCyc信號之下降邊緣為止。在vArrayCyc信號之下降邊緣之後的時間tACL 將相關聯之資料310置放於介面110上，如圖5中所展示。以此方式，資料在介面上之置放延遲vArrayCyc信號之寬度(亦即，圖5中之一單位時間間隔)。在其他實施例中，可使用任何間隔或一間隔之一小部分，諸如一單位時間間隔之一半。
當再次將讀取命令傳輸至不同記憶體裝置時，可將命令本身延遲兩個單位時間間隔，如藉由圖5中之讀取命令320展示且大體如上文參看圖4所描述。以概述說明，第一次存取不同記憶體裝置時，裝置本身可藉由延遲用於起始讀取操作的傳入之讀取命令至陣列存取產生電路之施加而產生一單位時間間隔之延遲。下一次存取不同記憶體裝置時，可在將命令傳輸至記憶體裝置之前將命令本身延遲兩個單位時間間隔。接著，下次存取不同記憶體裝置時，記憶體裝置本身可延遲命令等等。
圖6中展示根據本發明之基於處理器之系統700的實施例。控制器115經由介面110而與多個記憶體裝置105、600、605及610通信。儘管圖6中展示四個記憶體裝置，但控制器115可與任何數目之記憶體裝置通信。介面110可為任何類型之介面，如上文所描述。然而，在一些實施例中，圖6中所展示之記憶體系統經實施為實體堆疊，每一記憶體裝置105、600、605、610製造於半導體基板上，且半導體基板置放於彼此之上。介面110可接著使用一系列穿過矽之通道來實施。儘管在圖6中展示DRAM裝置，但可替代地使用任何類型之記憶體裝置或除所展示之裝置之外使用任何類型之記憶體裝置。
控制器115可為可經由相對窄之高速匯流排706而與處理器705通信之較大邏輯晶粒630的一部分，相對窄之高速匯流排706可經劃分成下游通道及分離的上游通道(圖6中未展示)。DRAM裝置105、600、605及610可堆疊於用作與處理器705之介面的邏輯晶粒630之上。邏輯晶粒630可實施用於限制必須在DRAM裝置中實施之功能之數目的多種功能。舉例而言，邏輯晶粒630可執行記憶體管理功能，諸如DRAM裝置105、600、605及610中之記憶體單元的功率管理及再新。在一些實施例中，邏輯晶粒630可實施測試及/或修復能力，且其可執行錯誤檢查及校正(「ECC」)功能。
DRAM裝置105、600、605及610連接至彼此且經由相對寬之介面110而連接至邏輯晶粒630。介面110可如上文所描述使用穿過矽之通道(「TSV」)來實施，其允許大量導體延伸通過DRAM裝置105、600、605、610而形成於相同位置處且連接至形成於裝置105、600、605、610上之各別導體以形成垂直介面。在一實施例中，DRAM裝置105、600、605、610中之每一者經劃分成16個自律分割部分，該等自律分割部分中之每一者可含有2個或4個獨立記憶體組。在該狀況下，對於讀取及寫入操作，可獨立地存取堆疊於彼此之上之每一裝置105、600、605、610之分割部分。16個堆疊分割部分之每一集合可被稱作「記憶庫(vault)」。因此，記憶體裝置105可含有16個記憶庫。在一實施例中，控制器115經由介面110而耦接至一記憶庫且一分離之控制器經提供以用於裝置105、600、605、610中之其他記憶庫。
電腦系統700包括用於執行各種計算功能(諸如，執行特定軟體以執行特定計算或任務)之處理器705。處理器705可耦接至輸入裝置710，或輸出裝置715，或輸入裝置710與輸出裝置715兩者。在一些狀況下，一裝置可執行輸入功能與輸出功能兩者。可使用任何類型之輸入及輸出裝置，諸如儲存媒體、鍵盤、印表機及顯示器。處理器大體經由處理器匯流排706而與控制器115通信，且可傳達位址、命令及資料信號。控制器接著經由另一介面與記憶體裝置通信，如上文所論述。
自前述內容應瞭解，儘管本文中已出於說明之目的而描述本發明之特定實施例，但可在不脫離本發明之精神及範疇的情況下進行各種修改。
100．．．系統
105．．．記憶體裝置/DRAM裝置
110．．．介面
115．．．控制器
120．．．捕獲緩衝器/捕獲電路
125．．．存取產生電路/陣列存取產生電路
130．．．記憶體單元陣列/記憶體陣列
135．．．輸出暫存器
140．．．緩衝器記憶體
150．．．延遲/延遲電路
200．．．控制器時脈信號/控制器時脈
210．．．第一讀取命令/位址
220．．．陣列存取信號vArrayCyc/vArrayCyc信號
225．．．讀取資料
230．．．第二讀取命令
235．．．「無操作」(NOP)命令
240．．．資料
300．．．vStrobe信號
310．．．讀取資料
315．．．vStrobe信號
320．．．讀取命令/讀取位址
325．．．讀取資料
330．．．vStrobe信號
335．．．讀取命令
340．．．讀取命令
345．．．NOP命令
400．．．讀取命令
500．．．延遲控制信號
600．．．記憶體裝置/DRAM裝置
605．．．記憶體裝置/DRAM裝置
610．．．記憶體裝置/DRAM裝置
630．．．較大邏輯晶粒
700．．．基於處理器之系統/電腦系統
705．．．處理器
706．．．相對窄之高速匯流排/處理器匯流排
710．．．輸入裝置
715．．．輸出裝置
DRAM0．．．第一記憶體裝置
DRAM1．．．記憶體裝置
DRAM2．．．記憶體裝置
T0．．．時間
T1．．．時間
T2．．．時間
T3．．．時間
T4．．．時間
T5．．．時間
tACL ．．．存取時間
vArrayCyc．．．陣列存取信號
vColumAddr．．．讀取命令
vStrobe0．．．輸出控制信號
圖1為根據本發明之一實施例之記憶體裝置的簡化方塊圖。
圖2為說明習知時序協定之操作期間的各種信號之時序圖。
圖3為說明本發明之另一實施例之操作期間的各種信號之時序圖。
圖4為說明本發明之另一實施例之操作期間的各種信號之時序圖。
圖5為說明本發明之另一實施例之操作期間的各種信號之時序圖。
圖6為根據本發明之一實施例的基於處理器之系統的簡化方塊圖。
100．．．系統
105．．．記憶體裝置/DRAM裝置
110．．．介面
115．．．控制器
120．．．捕獲緩衝器/捕獲電路
125．．．存取產生電路/陣列存取產生電路
130．．．記憶體單元陣列/記憶體陣列
135．．．輸出暫存器
140．．．緩衝器記憶體
150．．．延遲/延遲電路
vArrayCyc．．．陣列存取信號
vColumAddr．．．讀取命令
vStrobe0．．．輸出控制信號

Claims (22)

  1. 一種記憶體系統，其包含：複數個記憶體裝置，每一記憶體裝置包括記憶體單元之一各別陣列，該複數個記憶體裝置中之每一者經組態以回應於捕獲一各別讀取命令而自記憶體單元之一各別陣列存取資料，每一記憶體裝置進一步經組態以至少部分地回應於一陣列存取信號而捕獲該各別讀取命令且回應於一各別輸出控制信號而輸出對應於該各別讀取命令之各別讀取資料；一介面，其耦接至該複數個記憶體裝置中之每一者，該介面經組態以接收自該複數個記憶體裝置中之每一者輸出之該各別讀取資料；及一控制器，其根據一具有一控制器時脈週期之控制器時脈信號操作，其經由該介面而耦接至該複數個記憶體裝置，該控制器經組態以將該等各別讀取命令傳輸至該複數個記憶體裝置，該控制器進一步經組態以將該陣列存取信號傳輸至該複數個記憶體裝置且至少部分地回應於傳輸第一及第二連續讀取命令至該複數個記憶體裝置中之兩個不同者而傳輸用於該複數個記憶體裝置中之每一者之該各別輸出控制信號，該控制器經組態以將對應於該第二連續讀取命令之讀取資料在該介面上傳輸時之一時間延遲小於一個控制器時脈週期之時間。
  2. 如請求項1之記憶體系統，其中該複數個記憶體裝置中之每一者進一步包含一耦接至記憶體單元之該各別陣列 之緩衝器記憶體，該緩衝器記憶體經組態以在該延遲時間期間儲存各別讀取資料。
  3. 如請求項1之記憶體系統，其中該控制器經組態以藉由將該各別輸出控制信號經傳輸至該複數個記憶體裝置之該不同者時之一時間延遲一延遲時間而延遲對應於該第二連續讀取命令之讀取資料耦接至該介面時之該時間。
  4. 如請求項3之記憶體系統，其中該延遲時間為一單位時間間隔。
  5. 如請求項3之記憶體系統，其中該延遲時間為一單位時間間隔之一小部分。
  6. 如請求項3之記憶體系統，其中該控制器進一步經組態以將一第三連續讀取命令傳輸至一不同於該第二連續讀取命令經傳輸至之該記憶體裝置之記憶體裝置，該控制器經組態以藉由將該各別輸出控制信號經傳輸之一時間延遲兩倍之該延遲時間而延遲對應於該第三連續讀取命令之讀取資料耦接至該介面時之時間。
  7. 如請求項6之記憶體系統，其中該控制器進一步經組態以將一第四連續讀取命令傳輸至一不同於該第三連續讀取命令經傳輸至之該記憶體裝置之記憶體裝置，該控制器經組態以藉由將該各別輸出控制信號經傳輸之一時間延遲三倍之該延遲時間而延遲對應於該第四連續讀取命令之讀取資料耦接至該介面時之時間。
  8. 如請求項7之記憶體系統，其中該延遲時間為該控制器時脈週期之四分之一，該控制器進一步經組態以將一第 五連續讀取命令傳輸至一不同於該第四連續讀取命令經傳輸至之該記憶體裝置之記憶體裝置，該控制器經組態以藉由將稍後之連續讀取命令之傳輸延遲一控制器時脈週期而延遲對應於該第五連續讀取命令之讀取資料耦接至該介面時之時間。
  9. 如請求項1之記憶體系統，該控制器經組態以在連續控制器時脈週期期間將連續讀取命令傳輸至一相同記憶體裝置，該控制器經組態以藉由將該第二連續讀取命令之該傳輸延遲一控制器時脈週期之二分之一而延遲對應於針對該複數個記憶體裝置中之該不同者之該第二連續讀取命令的讀取資料耦接至該介面時之該時間。
  10. 如請求項9之記憶體系統，其中該控制器經組態以在一控制器時脈週期之二分之一中傳輸讀取命令。
  11. 如請求項1之記憶體系統，其中該控制器進一步經組態以藉由傳輸一延遲控制信號而延遲對應於該第二連續讀取命令之讀取資料耦接至該介面時之該時間，對應於該第二連續讀取命令之該記憶體裝置經組態以回應於該延遲控制信號而延遲該第二連續讀取命令至該對應記憶體陣列之施加。
  12. 如請求項11之記憶體系統，其中該陣列存取信號包括一上升邊緣及一下降邊緣，且其中對應於該第二連續讀取命令之該記憶體裝置經組態以在該陣列存取信號之該上升邊緣上捕獲該第二連續讀取命令且儲存該第二連續讀取命令，直至該陣列存取信號之該下降邊緣。
  13. 如請求項11之記憶體系統，其中該複數個記憶體裝置各自包括一各別延遲電路，該延遲電路經組態以接收該陣列存取信號且儲存該第二連續讀取命令，直至該陣列存取信號之下降邊緣。
  14. 如請求項1之記憶體系統，其中該複數個記憶體裝置中之每一者由一各別半導體基板載運，其中該複數個各別半導體基板以一實體堆疊配置，該介面包含穿過基板之互連。
  15. 一種基於處理器之系統，其包含：一處理器，其經組態以產生讀取命令；一記憶體系統，其耦接至該處理器，該記憶體系統包含：複數個記憶體裝置，每一記憶體裝置包括記憶體單元之一各別陣列，該複數個記憶體裝置中之每一者經組態以回應於捕獲一各別讀取命令而自記憶體單元之一各別陣列存取資料，每一記憶體裝置進一步經組態以回應於一陣列存取信號而捕獲該各別讀取命令且至少部分地回應於一各別輸出控制信號而輸出對應於該各別讀取命令之各別讀取資料；一介面，其耦接至該複數個記憶體裝置中之每一者，該介面經組態以接收自該複數個記憶體裝置中之每一者輸出之該各別讀取資料；及一控制器，其根據一具有一控制器時脈週期之控制器時脈信號操作，其經由該介面而耦接至該複數個記 憶體裝置，該控制器經組態以將該等各別讀取命令傳輸至該複數個記憶體裝置，該控制器進一步經組態以將該陣列存取信號傳輸至該複數個記憶體裝置且至少部分地回應於傳輸第一及第二連續讀取命令至該複數個記憶體裝置中之兩個不同者而傳輸用於該複數個記憶體裝置中之每一者之該各別輸出控制信號，該控制器經組態以將對應於該第二連續讀取命令之讀取資料在該介面上傳輸時之一時間延遲小於一個控制器時脈週期之時間。
  16. 一種記憶體裝置，其包含：一記憶體單元陣列；一捕獲電路，其具有一輸入端子、一輸出端子及一控制端子，該捕獲電路經組態以在該輸入端子處接收一讀取命令，該捕獲電路進一步經組態以在該控制端子處接收一陣列存取信號且回應於該陣列存取信號而捕獲該讀取命令；一延遲電路，其耦接至該捕獲電路，該延遲電路具有一輸入端子、一輸出端子及一控制端子，該延遲電路經組態以接收該讀取命令且回應於在該延遲電路控制端子處所接收之一延遲控制信號而延遲該讀取命令；一存取電路，其耦接至該延遲電路，該存取電路可操作以在一對應於該讀取命令之位置處存取該記憶體單元陣列，以便自該記憶體單元陣列輸出讀取資料；及一緩衝器記憶體，其耦接至該記憶體單元陣列且經組 態以接收自該記憶體單元陣列所輸出之資料，該緩衝器記憶體經組態以接收一輸出控制信號且回應於該輸出控制信號而輸出該讀取資料，其中該陣列存取信號包括一具有一上升邊緣及一下降邊緣之脈衝，該記憶體裝置經組態以在該脈衝之該上升邊緣上捕獲該讀取命令，且該延遲電路經組態以延遲該命令，直至該脈衝之該下降邊緣。
  17. 如請求項16之記憶體裝置，其中該緩衝器記憶體經組態以儲存一等於在該讀取命令之該延遲期間所存取之一量的量之資料。
  18. 一種用於控制記憶體裝置之方法，其包含：接收一具有一控制器時脈週期之控制器時脈信號；接收複數個讀取命令，該複數個讀取命令包括對應於共用一用於讀取資料之傳輸之介面的不同記憶體裝置之一第一及一第二連續讀取命令；在一第一控制器時脈週期中將該第一讀取命令傳輸至一第一對應記憶體裝置；在傳輸該第一讀取命令之後之一特定時間將一第一輸出控制信號傳輸至該第一對應記憶體裝置，該第一對應記憶體裝置經組態以回應於選通信號而將該讀取資料置放於該介面上；在至少一單位時間間隔且小於一控制器時脈循環之一延遲時間之後將該第二讀取命令傳輸至第二對應記憶體裝置；及 在傳輸該第二讀取命令之後之一時間將一第二輸出控制信號傳輸至該第二對應記憶體裝置，該第二對應記憶體裝置經組態以回應於該第二輸出控制信號而在該介面上傳輸該讀取資料。
  19. 一種用於控制記憶體裝置之方法，其包含：接收一具有一控制器時脈週期之控制器時脈信號；在一第一控制器時脈週期中將一第一讀取命令傳輸至一第一對應記憶體裝置；在傳輸該第一讀取命令之後之一特定時間將一第一輸出控制信號傳輸至該第一對應記憶體裝置，該第一對應記憶體裝置經組態以回應於該第一輸出控制信號而將讀取資料置放於介面上；在一第二連續控制器時脈週期中將一第二連續讀取命令傳輸至一不同於該第一記憶體裝置之第二對應記憶體裝置；及在傳輸該第二讀取命令之後之一時間加上一延遲時間將一第二輸出控制信號傳輸至該第二對應記憶體裝置，該第二對應記憶體裝置經組態以回應於該第二輸出控制信號而將讀取資料置放於該介面上。
  20. 如請求項19之方法，其進一步包含傳輸具有一第二記憶體裝置轉變之讀取命令，該第二記憶體裝置轉變包括針對不同記憶體裝置之兩個連續讀取命令，該方法進一步包含：將該第二記憶體裝置轉變之一稍後之讀取命令傳輸至 對應記憶體裝置；及在傳輸該稍後之讀取命令之後的一特定時間加上兩個延遲時間將一第三輸出控制信號傳輸至該稍後之讀取命令之該對應記憶體裝置。
  21. 如請求項20之方法，其進一步包含傳輸具有一第三及一第四記憶體裝置轉變之讀取命令，該第三記憶體裝置轉變及該第四記憶體裝置轉變各自包括針對不同記憶體裝置之兩個連續讀取命令，該方法進一步包含：將該第三記憶體裝置轉變之一稍後之讀取命令傳輸至對應記憶體裝置；在傳輸該稍後之讀取命令之後的一特定時間加上三個延遲時間將一第四輸出控制信號傳輸至該第三記憶體裝置轉變之該稍後之讀取命令的該對應記憶體裝置；延遲一個控制器時脈週期且接著將該第四記憶體裝置轉變之一稍後之讀取命令傳輸至對應記憶體裝置；及在傳輸該稍後之讀取命令之後的該特定時間將一第五輸出控制信號傳輸至該第四記憶體裝置轉變之該稍後之讀取命令的該對應記憶體裝置。
  22. 一種用於控制記憶體裝置之方法，其包含：接收一具有一控制器時脈週期之控制器時脈信號；發出具有一第一記憶體裝置轉變之複數個讀取命令，該第一記憶體裝置轉變包括針對共用一用於資料之傳輸之介面的不同記憶體裝置之兩個連續讀取命令；在一第一控制器時脈週期中將該第一記憶體裝置轉變 之一第一讀取命令傳輸至對應記憶體裝置；在該第一控制器時脈週期中將一第一陣列存取信號傳輸至該對應記憶體裝置，該陣列存取信號具有一上升邊緣及一下降邊緣，該對應記憶體裝置經組態以回應於該第一陣列信號之該上升邊緣而捕獲該第一讀取命令且開始存取一對應記憶體陣列；在傳輸該第一陣列存取信號之該上升邊緣之後的一特定時間將一第一輸出控制信號傳輸至該第一對應記憶體裝置，該第一對應記憶體裝置經組態以回應於該第一輸出控制信號而將讀取資料置放於該介面上；在一第二連續控制器時脈週期中將該第一記憶體裝置轉變之該第二讀取命令傳輸至該對應記憶體裝置；在該第二控制器時脈週期中將一第二陣列存取信號傳輸至該對應記憶體裝置，該第二陣列存取信號具有一上升邊緣及一下降邊緣且將一延遲控制信號傳輸至該對應記憶體裝置，該對應記憶體裝置經組態以回應於該延遲控制信號而在該第二陣列存取脈衝之該上升邊緣上捕獲該第二讀取命令；延遲對該對應記憶體陣列之存取，直至至少該第二陣列存取信號之該下降邊緣；及在傳輸該第二陣列存取信號之該下降邊緣之後的該特定時間將一第二輸出控制信號傳輸至該第二對應記憶體裝置，該第二對應記憶體裝置經組態以回應於該第二輸出控制信號而將讀取資料置放於該介面上。
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