JP4627411B2 - メモリ装置及びメモリのエラー訂正方法 - Google Patents
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Description
あるいは、上記複数のバンクを備えるメモリ装置において、さらに、各バンクのECC処理回数の差を決定可能な情報を記憶する記憶手段と、前記情報に基づいて、ECC処理回数が少ないバンクを優先的にECC処理実行するように制御するECC制御回路と、を備えることが好ましい。これにより、バンク間のECC処理の頻度に差がでることを抑制することができる。
あるいは、上記複数のバンクを備えるメモリ装置において、バンク内においてECC処理が停止されたアドレスを決定可能な情報を記憶する記憶手段と、前記バンクのECC処理を、前記記憶されたアドレスに基づいて決定されたアドレスから開始するように制御するECC制御回路と、を備えることが好ましい。これによって、バンク内のECC処理の偏りを小さくすることができる。
あるいは、上記第1の態様において、エラー発生の頻度に基づいて、前記ECC処理の周期を変更するECC周期変更回路をさらに備えることが好ましい。これによって、信頼性確保のためにエラー発生に応じたECC処理を行うことができる。
あるいは、上記第1の態様において、前記メモリ・セル・アレイは、電荷保持素子を利用してデータを記憶し、前記ECC処理は前記メモリ・セル・アレイのリフレッシュ動作に伴って実行されることが好ましい。これにより、リフレッシュ処理とECC処理を効率的に実行することができる。
図1は、本実施の形態にかかる半導体回路装置における、ECC(Error Check and Correct)メモリ・システム100の構成を示すブロック図である。本形態はSRAMを例として説明されるが、本発明をDRAMに適用することが可能である。本形態のメモリ・システム100は、内部回路を利用してECC処理を実行する。図1において、101は外部から外部データが入力されるレジスタである。例として、36の入力もしくは出力ピン数を備えるレジスタが示されており、36ビット・データが入出力ピン113を介してレジスタ101に入力される。典型的なメモリは、9から36ビット・データが入出力される。尚、通常、9ビット・データのうち、8ビットがデータ本体であり、1ビットはパリティ・ビットである。
図4は、本実施の形態にかかるメモリ・システム400の例示的構成を示すブロック図である。本形態のメモリ・システム400は複数のバンクに分割されたメモリ・セル・アレイを備えている。図4において、4つのバンクから構成されるメモリ・セル・アレイの例が示されている。図4において、401はメモリ・セル・アレイである。本例において、メモリ・セル・アレイ401は、4つのバンク402−405から構成されている。406は、外部アドレスに従ってワード線とビット線の選択を制御するロウ/カラム・コントローラ、407は通常のリード/ライト処理のためにバンクを選択するノーマルバンク選択回路である。
Fn=fn/N
である。但し、通常システムではこのような使われ方は極めて少ない。
Fn=fn *T0/109
である。
(1/NC1 )*(1/NC1 )
である。
NC1は、
NC1=NP1/1!=N/1=N
であるので
(1/NC1 )*(1/NC1 )=(1/N)*(1/N)
となる。
SER=fn *(1/N*(1/NC1 )*(1/NC1 ))
=fn *(1/N*(1/N )*(1/N ))
1−(1/NC1 )*(1/NC1 )
この時のSERは
SER=fn *(1−(1/NC1 )*(1/NC1 ))*T0/109
Fn=fn *(1/N3)+fn *T0/109*(1−1/N2)
=fn *(1/N3 +T0/109*(1−1/N2))
図5は、本実施の形態に係るメモリ・システムにおいて使用される、メモリ・セル500の回路構成を示す、回路図である。本形態のメモリ・セル500は、2つの入出力ポートを備えるデュアル・ポート・メモリ・セルである。図5において、501、502、503は、それぞれ、通常のリード/ライト処理のためのノーマルビット線、ノーマルワード線、及びノーマルトランジスタである。504は電荷を蓄積することによってデータを保持する電荷保持素子としてのコンデンサである。505、506、507は、それぞれ、ECC処理のための、ECC用ビット線、ECC用ワード線、及びECC用トランジスタである。スイッチグ素子としてのトランジスタは、典型的にはNMOSが使用される。
図6は、本実施の形態にかかるメモリ・システム600の概略構成を示すブロック図である。本形態のメモリ・システム600は、チップ・セレクト信号によってアクティブ状態にある場合において、外部に認識されることなく、内部においてリフレッシュ処理を実行する。リフレッシュ処理されるアドレスは、内部回路によって、外部アドレスとは独立に生成される。メモリ・システム600は、一つの外部からのアクセス・サイクル中に、リード/ライト処理とリフレッシュ処理を実行する。さらに、メモリ・セルのリフレッシュ動作と一体的に、ECC処理を実行する。これによって、リード/ライト処理に遅延を生ずることなく、ECC処理を実行することができる。
図7は、本実施の形態に係るメモリ・システム700の構成を示すブロック図である。本形態のメモリ・システム700は、デバイスのゆらぎに起因するエラー修正に特に有用である。ソフトエラーとしては、ランダムに発生するα線や宇宙線起因以外に、微細化に伴うデバイスのゆらぎに起因するものがある。最も典型的な例において、製造工程の動作チェックの段階でパスしたメモリ・セルの中でゆらぎの大きいセルが、実システム稼動中に誤動作を起こす。
複数アドレスのデータに対してECC処理を実行する場合、メモリ・セル・アレイに対するデータの物理的マッピングが問題になる。物理的に隣接するメモリセルデータについて、SERによるマルチビット・エラーの救済ができない。なぜなら、マルチビット・モードのソフトエラーにおいて、隣接する複数セルデータが一度に破壊される。一方、ECCは2bit訂正を行うことができない。このため、ECC処理が実行される複数アドレスのデータが隣接セルに記憶されると、ECCによるエラー・データ訂正を行うことができないからである。
103 ECCコード発生回路、104 メモリ・セル・アレイ、
105 ECC判定・訂正回路、106 内部アドレス発生回路、
107 マルチプレクサ、108 マルチプレク、109 内部ECCコントロール、
112 ECC処理周期変更回路、401 メモリ・セル・アレイ、
402−405 バンク、406 ロウ/カラム・コントローラ、
407 ノーマルバンク選択回路、408 I/O回路、
409 ECCコード発生回路、410 ECC制御回路、411 比較回路、
412 ECCアドレス発生回路、413 ECC回路、
414 ECCバンク選択回路、450 差分カウンタ、501 ノーマルビット線、
502 ノーマルワード線、503 ノーマルトランジスタ、504 コンデンサ、
505 ECC用ビット線、506 ECC用ワード線、
507 ECC用トランジスタ、601 メモリ・セル・アレイ、
602 ロウ・アドレス・デコーダ、603 ロウ制御回路、
604 カラム・アドレス・デコーダ、605 カラム制御回路、
606 センス・アンプ、607 ECC処理回路、608 ADT回路、
609 リフレッシュ制御回路、610 マルチプレクサ、
710 スペア・メモリ・セル・アレイ、711 リダンダンシ切替回路、
712 リダンダンシ・プログラム回路、713 エラー・アドレス判定回路、
801 メモリ・セル・アレイ、802 ロウ/カラム・コントローラ、
803 カラム選択回路
Claims (15)
- データを記憶する複数のメモリ・セルを備え、アドレスによってアクセス制御されるメモリ・セル・アレイと、
前記メモリ・セル・アレイ内のメモリ・セルに格納されたデータに対しECC処理を実行するECC処理回路と、を備え、
前記メモリ・セル・アレイに対しリード/ライトが処理されるときは外部から導入された外部アドレスによって実行され、
前記ECC処理は、前記リード/ライトの処理サイクル内であって、複数のデータを順次転送するバースト転送タイミング期間に、前記外部アドレスと異なる内部アドレスによって実行されることを特徴とするメモリ装置。 - さらに、前記外部アドレスと独立して、前記内部アドレスを生成する内部アドレス発生回路を備える、請求項1に記載のメモリ装置。
- 前記ECC処理回路は、バースト転送の1サイクルに必要とされる時間内において、データの取得、エラー判定、必要なエラー訂正及びデータの前記メモリ・セル・アレイへの出力を実行する、請求項1に記載のメモリ装置。
- 前記ECC処理回路は、データの取得、エラー判定、必要なエラー訂正及びデータの前記メモリ・セル・アレイへの出力を含む1サイクルのECC処理を、バースト転送の複数のサイクルに分割して実行する、請求項1に記載のメモリ装置。
- 前記メモリ・セル・アレイは複数のメモリ・セルを備え、前記複数のメモリ・セルのそれぞれは、
第1のポートと、第2のポートとを備え、
通常のリード/ライト処理において、前記第1のポートを介してデータの読み出し/書き込み処理が実行され、
ECC処理において、前記第2のポートを介してデータの読み出し/書き込み処理が実行される、請求項1に記載のメモリ装置。 - エラー発生の頻度に基づいて、前記ECC処理の周期を変更するECC周期変更回路をさらに備える、請求項1に記載のメモリ装置。
- 前記メモリ・セル・アレイは、電荷保持素子を利用してデータを記憶し、
前記ECC処理は前記メモリ・セル・アレイのリフレッシュ動作に伴って実行される、請求項1に記載のメモリ装置。 - さらに、データを記憶可能なスペア・メモリ・セルと、
前記ECC処理回路が予め定められた条件において前記メモリ・セル・アレイのセルについて複数回のエラー判定を行った場合、前記セルへのアクセス・アドレスに従って、アクセス先を前記スペア・メモリ・セルに変更する回路と、を備える請求項1に記載のメモリ装置。 - さらに、ECC処理回路によってエラー判定されたアドレスを記憶する記憶手段と、
前記記憶されたアドレスと新たにエラー判定されたアドレスを比較して、前記アドレスによるアクセス先の変更を決定する判定回路と、を備える請求項8に記載のメモリ装置。 - 前記ECC処理回路は、複数のアドレスのデータに対してECC処理を実行し、
前記複数のアドレスのデータは、前記メモリ・セル・アレイの互いに物理的に隣接することなく離間したメモリ・セルに記憶される、
請求項1に記載のメモリ装置。 - メモリ・セル・アレイに記憶されたデータのエラーを訂正する方法であって、
外部アドレスに従って、前記メモリ・セル・アレイに対する外部データのリード/ライト処理を実行するステップと、
エラー訂正に使用される内部アドレスを生成するステップと、
前記内部アドレスによって指定される前記メモリ・セル・アレイの領域に記憶されているデータについて、エラー判定と修正を含むECC処理を実行する、ステップと、を備え、
前記ECC処理を実行するステップは、前記メモリ・セル・アレイに対する外部データのリード/ライト処理サイクル内であって、複数のデータを順次転送するバースト転送タイミング期間においてECC処理を実行する、方法。 - データをシリアル・パラレル変換するシリアル・パラレル変換回路と、
データを格納する複数のメモリ・セルと、
内部アドレスを発生する内部アドレス発生回路と、
外部アドレスを導入する外部アドレス・ピンと、
データを基にしてECCコードを発生するECCコード発生回路と、
前記ECCコードを基にデータを判定及び訂正するECCコード判定・訂正回路と、を備え、
データ書き込みは、データ入力ピンに供給されたシリアルデータを前記シリアル・パラレル変換回路がパラレルデータに変換し、前記パラレルデータを基に前記ECCコード発生回路がECCコードを発生し、前記パラレルデータ及び前記ECCコードを第1の外部アドレスに対応したメモリ・セルに格納することにより実施され、
データ読出しは、第2の外部アドレスに対応したメモリ・セルに格納されたパラレルデータが、前記ECC判定訂正回路にて処理されること無しに、前記シリアル・パラレル変換回路に供給され、シリアルデータに変換されてデータ出力ピンに供給されることにより実施され、
ECC判定・訂正は、前記内部アドレスに対応した前記メモリ・セルに格納されたデータ及びECCコードの判定が前記ECC判定訂正回路にてなされ、前記データが訂正されたときにはその訂正データが前記データ出力ピンに供給されること無く前記メモリ・セル・アレイに格納されることにより実施され、
前記ECC判定・訂正は、前記データ書込み又は前記データ読出しが実施されているときであって、複数のデータを順次転送するバースト転送タイミング期間に実施されることを特徴とするメモリ装置。 - 少なくとも第1及び第2のバンクを備える複数のバンクと、
バンク・セレクト・ビットを備える外部アドレスを導入する外部アドレス・ピンと、
バンク・セレクト・ビットを備える内部アドレスを発生する内部アドレス発生回路と、
前記外部アドレスのバンク・セレクト・ビット及び内部アドレスのバンク・セレクト・ビットを比較し制御信号を出力する比較回路と、を備え、
前記外部アドレスに対応する前記第1のバンクに対しリード/ライト・アクセスを実施されるときに、前記制御信号が不一致を示すときは前記内部アドレスに対応する前記第2のバンクに対しECC処理を実施し、前記制御信号が一致を示すときは前記内部アドレスに対応する前記第2のバンクに対しECC処理を中止することを特徴とするメモリ装置。 - 一つのセルが2トランジスタ及び1キャパシタからなる2ポート・メモリ・セルを備え、
リードライト動作は、前記2ポート・メモリ・セルの第1のポートを介して外部アドレスによって実施され、ECC動作は、前記2ポート・メモリ・セルの第2のポートを介して内部アドレスによって実施されることを特徴とする、請求項12に記載のメモリ装置。 - 複数のアドレスのデータに対してECC処理を実行するメモリ装置であって、
データを記憶する複数のメモリ・セルを備え、内部アドレスに応じたメモリ・セルが選択されるメモリ・セル・アレイと、
前記複数のアドレスから、前記複数のアドレスのデータが互いに物理的に隣接することなく離間したメモリ・セルに記憶されるように、前記複数のアドレスのそれぞれに対応した内部アドレスを生成するコントローラと、
を有する請求項12に記載のメモリ装置。
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