JP5066855B2 - Ｓｒａｍ，半導体記憶装置，ｓｒａｍにおけるデータ維持方法，及び電子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000000034 method Methods 0.000 title claims description 13
- 238000012423 maintenance Methods 0.000 title claims 2
- 230000006378 damage Effects 0.000 claims description 48
- 238000004364 calculation method Methods 0.000 claims description 15
- 230000003068 static effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000010365 information processing Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4068—Voltage or leakage in refresh operations
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Description
本発明は、ＳＲＡＭ（Static Random Access Memory）においてデータの記録を維持するための技術に関する。
ＤＲＡＭ（Dynamic Random Access Memory）は、データの記憶を電荷によって行なうものであり、この電荷は時間と共に減少（リーク）してしまう。したがって、従来からＤＲＡＭでは、コンデンサにチャージされた電荷のリークを防止するために、一定時間以内にデータを読み出してチャージを元に戻すという、所謂リフレッシュが必須である。
これに対して、不揮発性メモリであるＳＲＡＭ（Static Random Access Memory）では、リフレッシュは不要である。
これに対して、不揮発性メモリであるＳＲＡＭ（Static Random Access Memory）では、リフレッシュは不要である。
つまり、例えば、図４に示すような６トランジスタのＳＲＡＭセル（メモリセル）１００では、双安定のラッチになっており、電荷がリークするようなことがないため、リフレッシュを行なう必要はない。
なお、例えば、下記特許文献１に開示されているような、ＤＲＡＭ構造を有するＳＲＡＭにおいてはリフレッシュが必要である。
なお、例えば、下記特許文献１に開示されているような、ＤＲＡＭ構造を有するＳＲＡＭにおいてはリフレッシュが必要である。
ところで、旧来、ＤＲＡＭやＳＲＡＭにおいては、α線や中性子によるソフトエラーの存在が知られている。
α線によるソフトエラーでは、図５に示すごとく、α線がシリコンチップ１０１内を通過する時に生じる正孔及び電子が、データの記憶に関与している電荷（図中のコンデンサ１０２に蓄えられた電荷；例えば、４０〜５０ｆＣ）を消失させて、データ反転が引き起こされる。なお、図５に示すシリコンチップ１０１はＤＲＡＭである。
α線によるソフトエラーでは、図５に示すごとく、α線がシリコンチップ１０１内を通過する時に生じる正孔及び電子が、データの記憶に関与している電荷（図中のコンデンサ１０２に蓄えられた電荷；例えば、４０〜５０ｆＣ）を消失させて、データ反転が引き起こされる。なお、図５に示すシリコンチップ１０１はＤＲＡＭである。
このα線によるソフトエラーは一瞬の内に起こるため、防御のしようがないが、ＳＲＡＭやＤＲＡＭのパッケージ内に含まれるα線源を削除する努力が続けられてきており、近年では、ＥＣＣ（Error Checking and Correction；Error Correction Code）でデータを修正すれば実使用上問題ないレベルにまで至っている。
これに対して、ＳＲＡＭやＤＲＡＭにおける中性子によるソフトエラーは、図５に示すごとく、中性子とシリコンの原子核との衝突によって核反応が起こり、このときの飛跡に沿って発生する電子や正孔によって生じるものであり、かかる電子や正孔によって、コンデンサ１０２の電荷が失われたり反転したりする。なお、図５に示すように、α線によれば約１６ｆＣ／μｍの電荷量が発生するのに対して、中性子によれば約１６０ｆＣ／μｍの電荷量が発生する。
これに対して、ＳＲＡＭやＤＲＡＭにおける中性子によるソフトエラーは、図５に示すごとく、中性子とシリコンの原子核との衝突によって核反応が起こり、このときの飛跡に沿って発生する電子や正孔によって生じるものであり、かかる電子や正孔によって、コンデンサ１０２の電荷が失われたり反転したりする。なお、図５に示すように、α線によれば約１６ｆＣ／μｍの電荷量が発生するのに対して、中性子によれば約１６０ｆＣ／μｍの電荷量が発生する。
この中性子によるソフトエラーも、宇宙線に端を発するので防御のしようがなく、従来からＥＣＣで対応していた。
なお、一般に、東京において地上に到達する中性子の量は、１１．６６〜８．４２個／ｃｍ2・時間であるといわれている。
特開２００３−２０８７８７号公報
なお、一般に、東京において地上に到達する中性子の量は、１１．６６〜８．４２個／ｃｍ2・時間であるといわれている。
ところで、上述した中性子によるソフトエラーでは、単一のメモリセルのみならず、複数のメモリセルの電荷が失われるマルチビットエラーが発生し、ＥＣＣでは修復することができない事態がしばしば発生していた。
そこで、本出願人は、様々な実験結果を検証することより、ＳＲＡＭにおける中性子によるソフトエラーについて、α線によるソフトエラーとのふるまいの違いに着眼した。その一つが、中性子のエネルギ（すなわち、中性子が発生する電荷量）が大きいためにα線によるソフトエラーでは発生し得なかったラッチアップ現象が起こることである。
そこで、本出願人は、様々な実験結果を検証することより、ＳＲＡＭにおける中性子によるソフトエラーについて、α線によるソフトエラーとのふるまいの違いに着眼した。その一つが、中性子のエネルギ（すなわち、中性子が発生する電荷量）が大きいためにα線によるソフトエラーでは発生し得なかったラッチアップ現象が起こることである。
このラッチアップ現象は、図６に示すごとく構成されたＳＲＡＭのメモリセル（図４参照）におけるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造１０３により寄生的に存在するサイリスタ構造（図８参照）によって発生するものであり、ラッチアップ現象によるデータ破壊は、α線によるソフトエラーのように直接的に記憶データを破壊するものではない。
つまり、図７に示すごとく、ＳＲＡＭのメモリセル構造であるＣＭＯＳ構造１０３では、ＮＰＮの寄生トランジスタＴｒ１とＰＮＰの寄生トランジスタＴｒ２とが存在し、また、拡散抵抗Ｒ１〜Ｒ４が存在しており、これらによって、図８に示すサイリスタ構造Ｓが寄生的に形成されている。
そして、中性子とシリコンの原子核との衝突によって発生する電荷が、サイリスタ構造Ｓにトリガをかけてサイリスタ構造Ｓを活性化させ、サイリスタ構造Ｓの電源（Ｖｄｄ）とグランドとの間に電流パスを生じさせ（つまり、ラッチアップ現象を生じさせ）、その結果として、データが破壊されるのである。
そして、中性子とシリコンの原子核との衝突によって発生する電荷が、サイリスタ構造Ｓにトリガをかけてサイリスタ構造Ｓを活性化させ、サイリスタ構造Ｓの電源（Ｖｄｄ）とグランドとの間に電流パスを生じさせ（つまり、ラッチアップ現象を生じさせ）、その結果として、データが破壊されるのである。
具体的には、例えば、中性子の衝突によって拡散抵抗（以下、単に抵抗という）Ｒ２から抵抗Ｒ４に向けて電流が流れると、寄生トランジスタＴｒ１がオンになり、この抵抗Ｒ２から抵抗Ｒ４に向けて流れる電流に引っ張られて、電源Ｖｄｄから抵抗Ｒ３に電流が流れ、寄生トランジスタＴｒ２がオンになる。その結果、電源Ｖｄｄから寄生トランジスタＴｒ２を通って、抵抗Ｒ３を通って、さらに寄生トランジスタＴｒ１を通ってグランド（図中“ＧＮＤ”と表記）に電流が流れるパスが出来上がり、これにより、電流がリークしてしまう。
そして、このリーク電流によってメモリセルの電荷が無くなりデータが破壊されるのである。
しかも、電源Ｖｄｄとグランドとを結ぶパスが一旦できてしまうと、リーク電流は流れ続けるので、一つのメモリセルのデータが破壊されるだけでなく、他のメモリセルのデータも破壊されてマルチビットエラーが発生する。
しかも、電源Ｖｄｄとグランドとを結ぶパスが一旦できてしまうと、リーク電流は流れ続けるので、一つのメモリセルのデータが破壊されるだけでなく、他のメモリセルのデータも破壊されてマルチビットエラーが発生する。
なお、このラッチアップ現象によるデータ破壊はα線によるソフトエラーのように瞬時には起こらず、ＳＲＡＭのメモリセル構造により寄生的に存在するサイリスタ構造が拡散抵抗Ｒ１〜Ｒ４を介在しているために一定の時定数を持ってデータが破壊される。
このように、本出願人は、ＳＲＡＭにおける中性子によるソフトエラーでは、ＥＣＣでは修復することができない、ラッチアップ現象によるデータ破壊が発生していること、及び、そのメカニズムを解明した。
このように、本出願人は、ＳＲＡＭにおける中性子によるソフトエラーでは、ＥＣＣでは修復することができない、ラッチアップ現象によるデータ破壊が発生していること、及び、そのメカニズムを解明した。
本発明は、このような課題に鑑み創案されたもので、ＳＲＡＭにおいて中性子によるソフトエラーが発生した場合であってもラッチアップ現象によって記憶データが破壊されることを防止して、記憶データを確実に維持できるようにすることを目的とする。
上記目的を達成するために、本発明のＳＲＡＭは、データを記憶するものであって、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえ、前記リフレッシュ部は、前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出し、算出された前記データ破壊時間よりも短い時間間隔で前記リフレッシュを実行することを特徴としている。
また、上記目的を達成するために、本発明の半導体記憶装置は、データを記憶するＳＲＡＭと、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部とをそなえ、前記リフレッシュ部は、前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出し、算出された前記データ破壊時間よりも短い時間間隔で前記リフレッシュを実行することを特徴としている。
また、上記目的を達成するために、本発明のＳＲＡＭにおけるデータ維持方法は、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュステップと、前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出する算出ステップとを含み、前記リフレッシュステップは、算出された前記データ破壊時間よりも短い時間間隔で、前記リフレッシュを実行することを特徴としている。
また、上記目的を達成するために、本発明のＳＲＡＭにおけるデータ維持方法は、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュステップと、前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出する算出ステップとを含み、前記リフレッシュステップは、算出された前記データ破壊時間よりも短い時間間隔で、前記リフレッシュを実行することを特徴としている。
また、上記目的を達成するために、本発明の電子装置は、データを記憶するＳＲＡＭをそなえたものであって、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえ、前記リフレッシュ部は、前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出し、算出された前記データ破壊時間よりも短い時間間隔で前記リフレッシュを実行することを特徴としている。
このように、本発明によれば、ＳＲＡＭ、あるいは、ＳＲＡＭをそなえた電子装置において、リフレッシュ部がリフレッシュ（リフレッシュステップ）を実行するので、ＳＲＡＭのメモリセル構造により寄生的に存在するサイリスタ構造において、中性子によってラッチアップ現象が発生した場合であっても、かかるサイリスタ構造を不活性化してラッチアップ現象を停止させることができ、中性子によるソフトエラーが発生しても、かかるラッチアップ現象によって記憶データが破壊されることを防止することができ、メモリセルに保持されたデータを確実に維持することができる。
しかも、リフレッシュ部が、かかるサイリスタ構造のラッチアップによってデータが破壊されるまでのデータ破壊時間よりも短い時間間隔でリフレッシュを実行するので、データ破壊の防止及びデータの維持をより確実なものにすることができる。
以下、図面を参照しながら本発明の実施の形態について説明する。
〔１〕本発明の第１実施形態について
まず、図１に示すブロック図を参照しながら、本発明の第１実施形態としての半導体記憶装置の構成について説明する。この図１に示すように、本半導体記憶装置１は、ＳＲＡＭ（Static Random Access Memory）１０及びリフレッシュ部２０をそなえて構成されている。
〔１〕本発明の第１実施形態について
まず、図１に示すブロック図を参照しながら、本発明の第１実施形態としての半導体記憶装置の構成について説明する。この図１に示すように、本半導体記憶装置１は、ＳＲＡＭ（Static Random Access Memory）１０及びリフレッシュ部２０をそなえて構成されている。
ＳＲＡＭ１０は、データを記録保持するメモリセルアレイ１１，行デコーダ１２，列デコーダ１３，及び第１制御部１４をそなえて構成されている。
メモリセルアレイ１１は、データを記憶する記憶部であり、例えば、図２に示すような、６トランジスタのメモリセル１１ａを複数そなえており、各メモリセルにデータが保持されている。
メモリセルアレイ１１は、データを記憶する記憶部であり、例えば、図２に示すような、６トランジスタのメモリセル１１ａを複数そなえており、各メモリセルにデータが保持されている。
なお、メモリセル１１ａからのデータの読出は、ワード線（図中“ＷＯＲＤ”と表記）を選択してトランジスタを導通させた際の、ビット線（図中“ＢＩＴ”と表記）と相補ビット線（図中“／ＢＩＴ”と表記）との電圧状態をセンスアンプで増幅することによって実行される。
行デコーダ１２は、外部から入力されるアドレスをデコードしてメモリセルアレイ１１における特定の行アドレスを活性化するものである。
行デコーダ１２は、外部から入力されるアドレスをデコードしてメモリセルアレイ１１における特定の行アドレスを活性化するものである。
列デコーダ１３は、外部から入力されるアドレスをデコードして、行デコーダ１２によって活性化された行における列アドレスを用いてデータの入出力（ＲＥＡＤ／ＷＲＩＴＥ）を行なうものである。
第１制御部１４は、外部から入力されるチップ選択を行なう信号（CS；Chip Select）や、リード信号（READ）もしくはライト信号（WRITE）を受けて、これらの信号（図中“Ｒ／Ｗ制御信号”と表記）に基づいて、これらの信号に対応する処理を実行するための内部タイミングを生成して、行デコーダ１２や列デコーダ１３に処理を実行させるものである。
第１制御部１４は、外部から入力されるチップ選択を行なう信号（CS；Chip Select）や、リード信号（READ）もしくはライト信号（WRITE）を受けて、これらの信号（図中“Ｒ／Ｗ制御信号”と表記）に基づいて、これらの信号に対応する処理を実行するための内部タイミングを生成して、行デコーダ１２や列デコーダ１３に処理を実行させるものである。
リフレッシュ部２０は、ＳＲＡＭ１０のメモリセルアレイ１１に記憶されたデータ（つまり、メモリセル１１ａにおける電荷の状態）を維持するためのリフレッシュを行なうものであり、具体的には、メモリセルアレイ１１の各メモリセル１１ａから、データの擬似的な読出動作を実行させることによってリフレッシュを行ない、これにより、中性子によるソフトエラーによってデータが破壊されるのを防止するものである。
つまり、リフレッシュ部２０は、リフレッシュを行なうことによって、サイリスタをオフにしてラッチアップによるデータ破壊を防止する。
リフレッシュ部２０は、タイマ値設定部２１，リフレッシュカウンタ２２，マルチプレクサ２３，及び第２制御部２４をそなえて構成されている。
タイマ値設定部２１は、ＳＲＡＭ１０のメモリセルアレイ１１をリフレッシュすべき一定周期（時間間隔）を設定・保持するものであり、リフレッシュすべき周期を算出する算出部２１ａと、この算出部２１ａによって算出された周期を保持するレジスタ２１ｂとをそなえて構成されている。
リフレッシュ部２０は、タイマ値設定部２１，リフレッシュカウンタ２２，マルチプレクサ２３，及び第２制御部２４をそなえて構成されている。
タイマ値設定部２１は、ＳＲＡＭ１０のメモリセルアレイ１１をリフレッシュすべき一定周期（時間間隔）を設定・保持するものであり、リフレッシュすべき周期を算出する算出部２１ａと、この算出部２１ａによって算出された周期を保持するレジスタ２１ｂとをそなえて構成されている。
算出部２１ａは、図２に示すメモリセル１１ａのＣＭＯＳ構造（上記図６のＣＭＯＳ構造１０３参照）により寄生的に存在し、中性子によって活性化されるサイリスタ構造（上記図８のサイリスタ構造Ｓ参照）のラッチアップによって、メモリセル１１ａのデータが破壊されるまでの時間（時定数；データ破壊時間）を算出し、算出したデータ破壊時間よりも短い時間間隔（周期）を、リフレッシュすべき時間間隔としてレジスタ２１ｂに保持させる。
ここで、算出部２１ａによるデータ破壊時間の算出方法について説明すると、算出部２１ａは、データを保持するメモリセル１１ａのノード容量Ｃ（図２参照）と、上記図８に示すサイリスタ構造Ｓにおいてラッチアップ発生時にリーク電流Ｉが通過する拡散抵抗Ｒ３の抵抗値Ｒとに基づいて、データ破壊時間を算出する。
つまり、メモリセル１１ａの蓄積電荷Ｑは、電源電圧Ｖとノード容量Ｃとによって、下記式（１）に示すように表わすことができる。
つまり、メモリセル１１ａの蓄積電荷Ｑは、電源電圧Ｖとノード容量Ｃとによって、下記式（１）に示すように表わすことができる。
Ｑ＝ＣＶ ・・・（１）
一方、蓄積電荷Ｑは、下記式（２）に示すように、サイリスタ構造Ｓにおけるラッチアップ現象によるリーク電流Ｉの積分値として表わすことができる。
Ｑ＝∫Ｉｄｔ ・・・（２）
ここで、式（２）における∫ｄｔを“Ｔ”と置き換えると、下記式（３）を得ることができ、したがって、この“Ｔ”はデータ破壊時間を表わすものであるといえる。
一方、蓄積電荷Ｑは、下記式（２）に示すように、サイリスタ構造Ｓにおけるラッチアップ現象によるリーク電流Ｉの積分値として表わすことができる。
Ｑ＝∫Ｉｄｔ ・・・（２）
ここで、式（２）における∫ｄｔを“Ｔ”と置き換えると、下記式（３）を得ることができ、したがって、この“Ｔ”はデータ破壊時間を表わすものであるといえる。
Ｑ＝ＩＴ ・・・（３）
そして、上記式（１），（３）より下記式（４）が成立する。
ＣＶ＝ＩＴ ・・・（４）
ところで、リーク電流Ｉは拡散抵抗Ｒ３の抵抗値Ｒにより、下記式（５）で表わすことができるので、下記式（５）を上記式（４）に代入することによって、下記式（６）を得ることができる。
そして、上記式（１），（３）より下記式（４）が成立する。
ＣＶ＝ＩＴ ・・・（４）
ところで、リーク電流Ｉは拡散抵抗Ｒ３の抵抗値Ｒにより、下記式（５）で表わすことができるので、下記式（５）を上記式（４）に代入することによって、下記式（６）を得ることができる。
そして、この式（６）をデータ破壊時間Ｔについて解くことによって、下記式（７）を得ることができ、算出部２１ａは、下記式（７）に基づいて、データ破壊時間Ｔを算出する。
Ｔ＝ＣＲ ・・・（７）
リフレッシュカウンタ２２は、リフレッシュすべきメモリセル１１ａのアドレスを指定するためのカウンタであり、タイマ値設定部２１において設定された時間間隔（つまり、算出部２１ａによって算出され、レジスタ２１ｂに保持された時間間隔）で定期的に、かかるアドレスをマルチプレクサ２３に対して出力する。
Ｔ＝ＣＲ ・・・（７）
リフレッシュカウンタ２２は、リフレッシュすべきメモリセル１１ａのアドレスを指定するためのカウンタであり、タイマ値設定部２１において設定された時間間隔（つまり、算出部２１ａによって算出され、レジスタ２１ｂに保持された時間間隔）で定期的に、かかるアドレスをマルチプレクサ２３に対して出力する。
そして、リフレッシュカウンタ２２は、かかるアドレスを出力する度にアドレスをインクリメントするように構成されており、これによって、ＳＲＡＭ１０のメモリセルアレイ１１のすべてのメモリセル１１ａに対して順にリフレッシュが実行されるのである。
マルチプレクサ２３は、外部から入力されるＳＲＡＭ１０へのアクセス（例えば、データの書込みや読出）のためのアドレスと、リフレッシュカウンタ２２から出力されるアドレスとのいずれかを一つを選択して出力する、すなわち、ＳＲＡＭ１０へのアクセスのためのアドレス（外部アドレス）と、リフレッシュのためのアドレス（すなわち、リフレッシュとしての擬似的な読出動作を実行させるためのアドレス）との出力を切り換えるものであり、第２制御部２４に制御されて、かかる切り換えを実行する。
マルチプレクサ２３は、外部から入力されるＳＲＡＭ１０へのアクセス（例えば、データの書込みや読出）のためのアドレスと、リフレッシュカウンタ２２から出力されるアドレスとのいずれかを一つを選択して出力する、すなわち、ＳＲＡＭ１０へのアクセスのためのアドレス（外部アドレス）と、リフレッシュのためのアドレス（すなわち、リフレッシュとしての擬似的な読出動作を実行させるためのアドレス）との出力を切り換えるものであり、第２制御部２４に制御されて、かかる切り換えを実行する。
第２制御部２４は、外部からのＲ／Ｗ制御信号に基づいて、マルチプレクサ２３に対してＳＲＡＭ１０へのアクセスのための外部アドレスを選択するように制御する一方、タイマ値設定部２１のレジスタ２１ｂに保持された一定周期（データ破壊時間よりも短い時間間隔）に基づいてリフレッシュすべきタイミングになると、マルチプレクサ２３に対してリフレッシュのためのアドレスを選択するように制御する。
したがって、本半導体記憶装置１では、リフレッシュ部２０のマルチプレクサ２３から出力されるアドレスに応じて、ＳＲＡＭ１０が通常の読出／書込み処理、もしくは、リフレッシュを実行するようになっており、リフレッシュのためのアドレスは、タイマ値設定部２１のレジスタ２１ｂが保持する時間間隔に基づいてマルチプレクサ２３から定期的に出力されるため、リフレッシュが所定の時間間隔で定期的に実行される。
このように、本発明の第１実施形態としての半導体記憶装置１（ＳＲＡＭ１０におけるデータ維持方法）によれば、リフレッシュ部２０がＳＲＡＭ１０に対してリフレッシュ（リフレッシュステップ）を実行するので、ＳＲＡＭ１０のメモリセル構造（ＣＭＯＳ構造）により寄生的に存在するサイリスタ構造において、中性子によってラッチアップ現象が発生した場合であっても、かかるサイリスタ構造を不活性化（オフ）にしてラッチアップ現象を停止させることができ、中性子によるソフトエラーが発生しても、かかるラッチアップ現象によって記憶データが破壊されることを防止することができ、メモリセルアレイ１１に保持されたデータを確実に維持することができる。
しかも、リフレッシュ部２０のタイマ値設定部２１の算出部２１ａ（算出ステップ）が、かかるサイリスタ構造のラッチアップによってデータが破壊されるまでのデータ破壊時間を算出し、算出したデータ破壊時間よりも短い時間間隔をリフレッシュの周期としてレジスタ２１ｂに保持させるので、リフレッシュ部２０はデータ破壊時間よりも短い時間間隔で定期的にＳＲＡＭ１０のリフレッシュを実行することができ、データ破壊の防止及びデータの維持をより確実なものにすることができる。
〔２〕本発明の第２実施形態について
次に、図３に示すブロック図を参照しながら、本発明の第２実施形態としてのＳＲＡＭの構成について説明する。なお、図３において既述の符号と同一の符号は、既述の符号と同一の部分もしくは略同一の部分を示しているため、ここではその詳細な説明は省略する。
次に、図３に示すブロック図を参照しながら、本発明の第２実施形態としてのＳＲＡＭの構成について説明する。なお、図３において既述の符号と同一の符号は、既述の符号と同一の部分もしくは略同一の部分を示しているため、ここではその詳細な説明は省略する。
この図３に示すように、本ＳＲＡＭ２は、その内部にリフレッシュ部２０´をそなえて構成されている。つまり、図１を参照しながら上述した第１実施形態にかかる半導体記憶装置１はリフレッシュ部２０がＳＲＡＭ１０の外部に存在する外部制御型であるのに対して、本ＳＲＡＭ２は内蔵型であるといえる。
したがって、本ＳＲＡＭ２における、メモリセルアレイ１１，行デコーダ１２，列デコーダ１３，タイマ値設定部２１，リフレッシュカウンタ２２，及びマルチプレクサ２３は、上記第１実施形態の半導体記憶装置１のものと同一のものであり、本ＳＲＡＭ２は、制御部３が、上記第１実施形態の半導体記憶装置１の第１制御部１４及び第２制御部２４の機能を兼ね備えている点だけが、かかる半導体記憶装置１とは異なる。
したがって、本ＳＲＡＭ２における、メモリセルアレイ１１，行デコーダ１２，列デコーダ１３，タイマ値設定部２１，リフレッシュカウンタ２２，及びマルチプレクサ２３は、上記第１実施形態の半導体記憶装置１のものと同一のものであり、本ＳＲＡＭ２は、制御部３が、上記第１実施形態の半導体記憶装置１の第１制御部１４及び第２制御部２４の機能を兼ね備えている点だけが、かかる半導体記憶装置１とは異なる。
したがって、図３に示すように、本ＳＲＡＭ２においては、タイマ値設定部２１，リフレッシュカウンタ２２，マルチプレクサ２３，及び制御部３が、リフレッシュ部２０´として機能する。
このように、本発明の第２実施形態としてのＳＲＡＭ２によれば、上述した第１実施形態の半導体記憶装置１と同様の作用効果を得ることができる。
このように、本発明の第２実施形態としてのＳＲＡＭ２によれば、上述した第１実施形態の半導体記憶装置１と同様の作用効果を得ることができる。
〔３〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、ＳＲＡＭ１０もしくはＳＲＡＭ２におけるメモリセルアレイ１１が６トランジスタのメモリセル１１ａを複数そなえて構成されている場合を例にあげて説明したが、本発明はこれに限定されるものではなく、少なくとも、ＳＲＡＭのメモリセルアレイがＣＭＯＳ構造を有するメモリセルをそなえているか、もしくは、寄生的にサイリスタ構造が存在するような構造のメモリセルをそなえていればよい。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、ＳＲＡＭ１０もしくはＳＲＡＭ２におけるメモリセルアレイ１１が６トランジスタのメモリセル１１ａを複数そなえて構成されている場合を例にあげて説明したが、本発明はこれに限定されるものではなく、少なくとも、ＳＲＡＭのメモリセルアレイがＣＭＯＳ構造を有するメモリセルをそなえているか、もしくは、寄生的にサイリスタ構造が存在するような構造のメモリセルをそなえていればよい。
また、上述した実施形態では、算出部２１ａをタイマ値設定部２１にそなえているが、本発明はこれに限定されるものではなく、タイマ値設定部２１が算出部２１ａをそなえずに、外部で算出されたデータ破壊時間に基づく時間間隔をレジスタ２１ｂに設定するように構成してもよい。
さらに、上述した本発明の第１実施形態としての半導体記憶装置１（つまり、ＳＲＡＭ１０及びリフレッシュ部２０）は図９に示すごとく電子装置４ａにそなえられるものであり、また、第２実施形態としてのＳＲＡＭ２は図１０に示すごとく電子装置４ｂにそなえられるものである。
さらに、上述した本発明の第１実施形態としての半導体記憶装置１（つまり、ＳＲＡＭ１０及びリフレッシュ部２０）は図９に示すごとく電子装置４ａにそなえられるものであり、また、第２実施形態としてのＳＲＡＭ２は図１０に示すごとく電子装置４ｂにそなえられるものである。
なお、本発明の半導体記憶装置１もしくはＳＲＡＭ２をそなえた電子装置４ａ，４ｂは、本発明において限定されるものではなく、電子装置４ａ，４ｂとしては、少なくとも半導体記憶装置１もしくはＳＲＡＭ２を用いた処理を実行する、各種処理装置（例えば、パーソナルコンピュータやサーバ）、もしくは、電子部品（チップ等）等が考えられる。
より具体的には、例えば図１１に示すように、処理システム３０を構成する電子装置としての情報処理装置３１に、データを記憶するメモリ部（ＳＲＡＭ）１０と、メモリ部１０のメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部２０とがそなえられている。
より具体的には、例えば図１１に示すように、処理システム３０を構成する電子装置としての情報処理装置３１に、データを記憶するメモリ部（ＳＲＡＭ）１０と、メモリ部１０のメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部２０とがそなえられている。
この処理システム３０は、情報処理装置（例えば、ロジックＬＳＩ（Large Scale Integration））３１のほかに、入力装置３５及び出力装置３６をそなえて構成され、さらに、情報処理装置３１は、上述したメモリ部１０及びリフレッシュ部２０のほかに、ＣＰＵ（Central Processing Unit；演算部）３２，書き込み／読み出し制御部３３，及び入出力制御部３４をそなえて構成されている。
なお、ＣＰＵ３２は例えばメモリ部１０に保持されたデータを用いて処理を実行するものであり、書き込み／読み出し制御部３３は、ＣＰＵ３２と協働しながら（もしくはＣＰＵ３２に制御されて）メモリ部１０へのデータの書き込み／読み出しを制御するものであり、入出力制御部３４は入力装置３５からの入力や出力装置３５への出力を制御するものである。
〔４〕付記
（付記１）
データを記憶するＳＲＡＭ（Static Random Access Memory）であって、
メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえて構成されていることを特徴とする、ＳＲＡＭ。
（付記１）
データを記憶するＳＲＡＭ（Static Random Access Memory）であって、
メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえて構成されていることを特徴とする、ＳＲＡＭ。
（付記２）
前記リフレッシュ部が、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく前記リフレッシュを実行することを特徴とする、付記１記載のＳＲＡＭ。
（付記３）
前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュ部が前記リフレッシュを実行することを特徴とする、付記２記載のＳＲＡＭ。
前記リフレッシュ部が、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく前記リフレッシュを実行することを特徴とする、付記１記載のＳＲＡＭ。
（付記３）
前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュ部が前記リフレッシュを実行することを特徴とする、付記２記載のＳＲＡＭ。
（付記４）
前記リフレッシュ部が、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出することを特徴とする、付記３記載のＳＲＡＭ。
（付記５）
前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記３または付記４記載のＳＲＡＭ。
前記リフレッシュ部が、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出することを特徴とする、付記３記載のＳＲＡＭ。
（付記５）
前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記３または付記４記載のＳＲＡＭ。
（付記６）
データを記憶するＳＲＡＭ（Static Random Access Memory）と、
該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部とをそなえて構成されていることを特徴とする、半導体記憶装置。
（付記７）
前記リフレッシュ部が、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく前記リフレッシュを実行することを特徴とする、付記６記載の半導体記憶装置。
データを記憶するＳＲＡＭ（Static Random Access Memory）と、
該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部とをそなえて構成されていることを特徴とする、半導体記憶装置。
（付記７）
前記リフレッシュ部が、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく前記リフレッシュを実行することを特徴とする、付記６記載の半導体記憶装置。
（付記８）
前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュ部が前記リフレッシュを実行することを特徴とする、付記７記載の半導体記憶装置。
前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュ部が前記リフレッシュを実行することを特徴とする、付記７記載の半導体記憶装置。
（付記９）
前記リフレッシュ部が、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出することを特徴とする、付記８記載の半導体記憶装置。
（付記１０）
前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記８または付記９記載の半導体記憶装置。
前記リフレッシュ部が、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出することを特徴とする、付記８記載の半導体記憶装置。
（付記１０）
前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記８または付記９記載の半導体記憶装置。
（付記１１）
データを記録するＳＲＡＭ（Static Random Access Memory）におけるデータ維持方法
であって、
中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュステップを含んでいることを特徴とする、ＳＲＡＭにおけるデータ維持方法。
データを記録するＳＲＡＭ（Static Random Access Memory）におけるデータ維持方法
であって、
中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュステップを含んでいることを特徴とする、ＳＲＡＭにおけるデータ維持方法。
（付記１２）
前記リフレッシュステップは、前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュを実行することを特徴とする、付記１１記載のＳＲＡＭにおけるデータ維持方法。
前記リフレッシュステップは、前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュを実行することを特徴とする、付記１１記載のＳＲＡＭにおけるデータ維持方法。
（付記１３）
前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出する算出ステップを含んでいることを特徴とする、付記１２記載のＳＲＡＭにおけるデータ維持方法。
（付記１４）
前記リフレッシュステップは、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記１２または付記１３記載のＳＲＡＭにおけるデータ維持方法。
前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出する算出ステップを含んでいることを特徴とする、付記１２記載のＳＲＡＭにおけるデータ維持方法。
（付記１４）
前記リフレッシュステップは、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記１２または付記１３記載のＳＲＡＭにおけるデータ維持方法。
（付記１５）
データを記憶するＳＲＡＭ（Static Random Access Memory）をそなえた電子装置であって、
該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえて構成されていることを特徴とする、電子装置。
データを記憶するＳＲＡＭ（Static Random Access Memory）をそなえた電子装置であって、
該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえて構成されていることを特徴とする、電子装置。
（付記１６）
前記リフレッシュ部が、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく前記リフレッシュを実行することを特徴とする、付記１５記載の電子装置。
（付記１７）
前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュ部が前記リフレッシュを実行することを特徴とする、付記１６記載の電子装置。
前記リフレッシュ部が、中性子によるソフトエラーによって前記データが破壊されるのを防止すべく前記リフレッシュを実行することを特徴とする、付記１５記載の電子装置。
（付記１７）
前記メモリセルの構造により寄生的に存在し、前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間よりも短い時間間隔で、前記リフレッシュ部が前記リフレッシュを実行することを特徴とする、付記１６記載の電子装置。
（付記１８）
前記リフレッシュ部が、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出することを特徴とする、付記１７記載の電子装置。
（付記１９）
前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記１７または付記１８記載の電子装置。
前記リフレッシュ部が、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて、前記データ破壊時間を算出することを特徴とする、付記１７記載の電子装置。
（付記１９）
前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、付記１７または付記１８記載の電子装置。
１ 半導体記憶装置
２，１０ ＳＲＡＭ（Static Random Access Memory）
３ 制御部
４ａ，４ｂ 電子装置
１１ メモリセルアレイ
１１ａ，１００ メモリセル
１２ 行デコーダ
１３ 列デコーダ
１４ 第１制御部
２０，２０´ リフレッシュ部
２１ タイマ値設定部
２１ａ 算出部
２１ｂ レジスタ
２２ リフレッシュカウンタ
２３ マルチプレクサ
２４ 第２制御部
３０ 処理システム
３１ 情報処理装置
３２ ＣＰＵ（Central Processing Unit）
３３ 書き込み／読み出し制御部
３４ 入出力制御部
３５ 入力装置
３６ 出力装置
１０１ シリコンチップ
１０２ コンデンサ
１０３ ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造
Ｓ サイリスタ構造
Ｔｒ１，Ｔｒ２ 寄生トランジスタ
Ｒ１〜Ｒ４ 拡散抵抗
２，１０ ＳＲＡＭ（Static Random Access Memory）
３ 制御部
４ａ，４ｂ 電子装置
１１ メモリセルアレイ
１１ａ，１００ メモリセル
１２ 行デコーダ
１３ 列デコーダ
１４ 第１制御部
２０，２０´ リフレッシュ部
２１ タイマ値設定部
２１ａ 算出部
２１ｂ レジスタ
２２ リフレッシュカウンタ
２３ マルチプレクサ
２４ 第２制御部
３０ 処理システム
３１ 情報処理装置
３２ ＣＰＵ（Central Processing Unit）
３３ 書き込み／読み出し制御部
３４ 入出力制御部
３５ 入力装置
３６ 出力装置
１０１ シリコンチップ
１０２ コンデンサ
１０３ ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造
Ｓ サイリスタ構造
Ｔｒ１，Ｔｒ２ 寄生トランジスタ
Ｒ１〜Ｒ４ 拡散抵抗
Claims (8)
- データを記憶するＳＲＡＭ（Static Random Access Memory）であって、
中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえ、
前記リフレッシュ部は、
前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出し、
算出された前記データ破壊時間よりも短い時間間隔で前記リフレッシュを実行することを特徴とする、ＳＲＡＭ。 - 前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、請求項１記載のＳＲＡＭ。
- データを記憶するＳＲＡＭ（Static Random Access Memory）と、
中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部とをそなえ、
前記リフレッシュ部は、
前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出し、
算出された前記データ破壊時間よりも短い時間間隔で前記リフレッシュを実行することを特徴とする、半導体記憶装置。 - 前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、請求項３記載の半導体記憶装置。
- データを記録するＳＲＡＭ（Static Random Access Memory）におけるデータ維持方法であって、
中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、メモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュステップと、
前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出する算出ステップとを含み、
前記リフレッシュステップは、算出された前記データ破壊時間よりも短い時間間隔で、前記リフレッシュを実行することを特徴とする、ＳＲＡＭにおけるデータ維持方法。 - 前記リフレッシュステップは、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、請求項５記載のＳＲＡＭにおけるデータ維持方法。
- データを記憶するＳＲＡＭ（Static Random Access Memory）をそなえた電子装置であって、
中性子によるソフトエラーによって前記データが破壊されるのを防止すべく、該ＳＲＡＭのメモリセルにおける電荷の状態を維持するためのリフレッシュを行なうリフレッシュ部をそなえ、
前記リフレッシュ部は、
前記メモリセルの構造により寄生的に存在し前記中性子によって活性化されるサイリスタ構造のラッチアップによって前記データが破壊されるまでのデータ破壊時間を、前記データを保持する前記メモリセルのノード電荷と、前記サイリスタ構造においてリーク電流が通過する抵抗の抵抗値とに基づいて算出し、
算出された前記データ破壊時間よりも短い時間間隔で前記リフレッシュを実行することを特徴とする、電子装置。 - 前記リフレッシュ部が、前記データ破壊時間に基づいて定期的に前記リフレッシュを実行することを特徴とする、請求項７記載の電子装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006198497A JP5066855B2 (ja) | 2005-07-26 | 2006-07-20 | Ｓｒａｍ，半導体記憶装置，ｓｒａｍにおけるデータ維持方法，及び電子装置 |
| US11/523,586 US7292492B2 (en) | 2005-07-26 | 2006-09-20 | SRAM, semiconductor memory device, method for maintaining data in SRAM, and electronic device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005216267 | 2005-07-26 | ||
| JP2005216267 | 2005-07-26 | ||
| JP2006198497A JP5066855B2 (ja) | 2005-07-26 | 2006-07-20 | Ｓｒａｍ，半導体記憶装置，ｓｒａｍにおけるデータ維持方法，及び電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007059042A JP2007059042A (ja) | 2007-03-08 |
| JP5066855B2 true JP5066855B2 (ja) | 2012-11-07 |
Family
ID=37742361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006198497A Expired - Fee Related JP5066855B2 (ja) | 2005-07-26 | 2006-07-20 | Ｓｒａｍ，半導体記憶装置，ｓｒａｍにおけるデータ維持方法，及び電子装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7292492B2 (ja) |
| JP (1) | JP5066855B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010237739A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Ltd | キャッシュ制御装置，情報処理装置およびキャッシュ制御プログラム |
| US8739010B2 (en) * | 2010-11-19 | 2014-05-27 | Altera Corporation | Memory array with redundant bits and memory element voting circuits |
| US8587992B2 (en) | 2011-06-24 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Data-aware SRAM systems and methods forming same |
| US8587462B1 (en) * | 2012-10-30 | 2013-11-19 | United Microelectronics Corp. | Digital-to-analog converter |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586166A (en) * | 1983-08-31 | 1986-04-29 | Texas Instruments Incorporated | SRAM with improved sensing circuit |
| JPH04310693A (ja) * | 1991-04-09 | 1992-11-02 | Oki Electric Ind Co Ltd | スタティックｒａｍの読出し方法 |
| US5338963A (en) * | 1993-04-05 | 1994-08-16 | International Business Machines Corporation | Soft error immune CMOS static RAM cell |
| JPH10229135A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6434076B1 (en) * | 2001-01-22 | 2002-08-13 | International Business Machines Corporation | Refresh control circuit for low-power SRAM applications |
| US6700827B2 (en) * | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| US6560156B2 (en) * | 2001-02-08 | 2003-05-06 | Integrated Device Technology, Inc. | CAM circuit with radiation resistance |
| US6542973B2 (en) * | 2001-07-03 | 2003-04-01 | Ibm Corporation | Integrated redundancy architecture system for an embedded DRAM |
| KR100419992B1 (ko) * | 2002-01-12 | 2004-02-26 | 삼성전자주식회사 | 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 |
| JP3608169B2 (ja) * | 2002-04-30 | 2005-01-05 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
| JP3629260B2 (ja) * | 2002-10-04 | 2005-03-16 | Ｎｅｃマイクロシステム株式会社 | 半導体集積回路 |
| JP4010500B2 (ja) * | 2003-02-21 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体デバイス |
| JP4627411B2 (ja) * | 2003-05-20 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | メモリ装置及びメモリのエラー訂正方法 |
-
2006
- 2006-07-20 JP JP2006198497A patent/JP5066855B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US20070035988A1 (en) | 2007-02-15 |
| JP2007059042A (ja) | 2007-03-08 |
| US7292492B2 (en) | 2007-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090409 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111116 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150824 Year of fee payment: 3 |
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| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |