JP3629260B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CMOS構造の半導体集積回路のラッチアップ耐量の測定に関し、特に、CMOS構造のSRAMのメモリセルのラッチアップ耐量の測定に関する。
【0002】
【従来の技術】
ラッチアップ(latch up)とはCMOS構造の集積回路(Integrated Circuit)において、電源(VCC)端子から接地(GND)端子まで、電流が流れっぱなしになる現象をいう。
【0003】
近年、CMOS(Complementary Metal Oxide Semiconductor)構造のSRAM(Static Random Access Memory)製品では、低電圧化及び消費電流削減の為メモリセルがN(N channel)MOS構造からCMOS構造のメモリセルとなって来た。また、NMOS構造からCMOS構造になると共に、プロセスの縮小化も進み、メモリセル内のラッチアップ発生個所であるP−N分離領域も最小距離になってきた。SRAMのCMOSのメモリセルの場合、P−N分離領域にはメモリセルの縮小化の為、サブストレートコンタクトとウェルコンタクトを挿入する事が出来ない。
【0004】
従来のCMOS構造のメモリセルでは、製品仕様内においては、ラッチアップ発生のきっかけとなるトリガー電流に対して、P−N分離距離は十分に長いため、メモリセルではラッチアップが発生する事が無く、それ以外の周辺部のラッチアップ耐量でCMOS構造のSRAM製品のラッチアップ耐量値は決定していた。
【0005】
この為、メモリセルの開発では、ラッチアップ耐量は問題にされる事も無い為、メモリセルの動作を確認するTEG(Test Element Group)を代用して測定し、単に電源を上げる(電源、接地GNDは安定した状態)だけでのラッチアップ測定しか行われていなかった。
【0006】
しかしながら、近年、TEG測定でラッチアップ耐量(ラッチアップ発生電圧(V))が規格値(例えば、4.6V)以上を満足するメモリセルであっても、そのメモリセルを搭載した製品では、ラッチアップ耐量が前記規格値より小さくなってしまうという問題が発生した。この現象の解析から、製品のラッチアップ発生個所はメモリセル内である事、また、ラッチアップ発生の原因はメモリセル以外の周辺部のトタランジスタ動作時の電源の揺れや基板電流がメモリセルに伝わり、ラッチアップトリガー電流を発生させている事が分かった。
【0007】
メモリセルのP−N分離間隔は今まで問題になっていなかったが、今日では微細化が進みメモリセル周辺のトランジスタの影響を考慮する必要がある事が分かって来た。
【0008】
しかしながら、従来のメモリセルのラッチアップを測定するTEGは、メモリセルが発生させるトリガー電流の影響度は調査する事が出来るが、メモリセル周辺のトランジスタ動作等の影響度を調査できる性能を有するTEGは無かった。
【0009】
CMOS構造の半導体集積回路では同一基板上にPチャンネル型及びNチャンネル型のMOSFETが配置されると、寄生バイポーラトランジスタにより、サイリスタ構造が形成される。サイリスタにトリガー電流が流れると、正帰還がかかり、VCCと接地(GND)との間に電流が流れ続け(ラッチアップが起こり)、集積回路の破壊を引き起こす事がある。
【0010】
図33に、入力端子INの信号を反転した信号を出力端子OUTに出力するCMOSインバータ回路の断面構造を示す。図33において、Nウェル領域に形成されたPチャンネルMOSFETのNウェルコンタクト(N+)10に電子が注入された場合、寄生バイポーラトランジスタTr3100のベース抵抗Rwを通して電流が流れる。この結果、寄生バイポーラトランジスタTr3100のベース−エミッタ間が順バイアスされた寄生バイポーラトランジスタTr3100がON、寄生バイポーラトランジスタTr3100のコレクタ電流により、寄生バイポーラトランジスタTr3101のベース−エミッタ間が順バイアスされ寄生バイポーラトランジスタTr3101がONし、寄生バイポーラトランジスタTr3101のコレクタ電流により、寄生バイポーラトランジスタTr3100のベース−エミッタ間が深く順バイアスされる。このようにして、寄生バイポーラトランジスタTr3100と寄生バイポーラトランジスタTr3101からなる閉ループ回路が正帰還状態のサイリスタ構造となり、ラッチアップ状態が発生する。基板P+(サブストレートコンタクト)20にホール流入された場合には、寄生バイポーラトランジスタTr3101がONし、その後寄生バイポーラトランジスタTr3100がONする過程となる。
【0011】
ラッチアップのトリガー源としては、
(1)デバイスの外部要因トリガー源として、 入力端子へ混入する外来雑音電流、電流電圧(設置電位)の急激な変化による変位電流、α線などの放射線や重粒子の入射による励起電流があり、
(2)デバイス内部でのトリガー源として、ジャンクションのブレークダウン、ジャンクションのリーク、パンチスルーなどの素子表面付近での拡散層間リーク、スナップバック、 回路動作による電源電位、GND電位の急激な変化による変位電流、インパクトイオン化(ホットキャリア)による基板電流がある。
【0012】
TEGのラッチアップ測定では、VCC、GNDは揺れのない安定した状態になっており、単に電源電圧を上げて行き(DC的)ラッチアップ耐量測定を行っている。ラッチアップのトリガ−源としては、デバイス内部でのトリガー電流(ジャンクションのブレークダウン、ジャンクションのリーク、 パンチスルーなどの素子表面付近での拡散層間リーク、 スナップバック)によって、ラッチアップが発生する(DC的ラッチアップとする)。しかし、実製品では、内部回路の動作により、ノイズが発生し、VCC、GNDが揺れており、局所的に周辺部からメモリセルに電流が流れ込みトリガー電流となり、ラッチアップ発生したり、メモリセル自身で電流が流れトリガー電流となり、ラッチアップ発生(回路動作によるVCC電位或いはGND電位の急激な変化による変位電流や、インパクトイオン化(ホットキャリア)による基板電流の増加)がしやすくなる(AC的ラッチアップ)。
【0013】
従来のラッチアップ測定法を、図34に示した基板バックバイアス電圧発生回路を参照して説明する。このような基板バックバイアス電圧発生回路は、(例えば、特許文献1参照)特公平4−81867号(特開昭60−058658号)公報に開示されている。
【0014】
図34に図示された基板バックバイアス電圧発生回路は、CMOS集積回路(図示せず)に内蔵され、そのCMOS集積回路が形成される半導体基板を、負電圧−Vbbでバイパスするためのものである。この基板バックバイアス電圧発生回路は、4個のCMOSインバータIV1〜IV4と1個のノアゲートNORとを備えたリングオシレータ部203を有している。
【0015】
通常の動作状態では、リングオシレータ部203の電極P2には、電位を与えない。従って、ノアゲートNORの一方の入力は抵抗Rにより“L(ロウ)”レベルとなるので、ノアゲートNORはそのゲートを開いた状態となる。これにより、リングオシレータ部203は発振状態となる。
【0016】
したがって、CMOS出力インバータIV0の出力信号が“H(ハイ)”レベルの時、NチャンネルMOSFETQ1がオン状態となり、キャパシタC1’にチャージアップを行う。次に、CMOS出力インバータIV0の出力信号が“L”レベルの時、MOSFETQ1がオフし、NチャンネルMOSFETQ2がオン状態となる為、キャパシタC1’で形成された負の電圧がMOSFETQ2を通してキャパシタC2’に伝えられる。
【0017】
以上の動作の繰り返しにより、半導体基板は負電圧−Vbbでバイパスされる事になる。
【0018】
電極P2に“H”レベルを供給すると、ノアゲートNORは閉じるので、リングオシレータ部203の発振は停止する。リングオシレータ部203の停止状態では、基板バックバイアス発生回路が動作しない為、基板バックバイアス発生回路による電源電流の消費は無い。
【0019】
このように、基板バックバイアス発生回路による電源電流の消費が無い状態で、前記CMOS集積回路の電源端子に流れる電流を測定することにより、正確なリーク電流が測定できる。
【0020】
【特許文献1】
特公平4−81867号公報
【0021】
【発明が解決しようとする課題】
しかし、この図34の回路のままでは、TEGのラッチアップ測定と同様の状態である為、ラッチアップ測定対象回路としてのメモリセルの周辺のトランジスタ動作等の影響によるメモリセル(ラッチアップ測定対象回路)のラッチアップ耐量を測定する事が出来ない。
【0022】
メモリセル(ラッチアップ測定対象回路)周辺のトランジスタ動作等の影響によるメモリセル(ラッチアップ測定対象回路)のラッチアップ耐量がTEGで測定出来ない為、ラッチアップ耐量が規格値以上を満足しないメモリセルをそのままSRAMの製品に搭載すると、特性評価でラッチアップ規格値以上を満足せず、製品の品質を保証する事が出来ず、そのまま製品を市場に出荷する事が出来なくなるだけでなく、フィールド工程より修正が必要となり、製品の市場投入時期が5ヶ月程度遅れ、製品の存在価値が無くなってしまう。
【0023】
それ故、本発明の課題は、ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路を提供することにある。
【0024】
【課題を解決するための手段】
本発明の第1の態様によれば、ラッチアップ測定対象回路と、動作時に発振信号をノイズとして発生し、前記ノイズを発振出力端子に出力する発振回路と、前記発振出力端子に接続されたドライバートランジスタとを備え、前記発振回路により発生された前記ノイズが前記ドライバートランジスタを経てラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第1の外部電源に接続された第1の電源ライン及び第1の接地ラインと、
前記第1の外部電源とは別の第2の外部電源に接続された第2の電源ライン及び第2の接地ラインとを有し、
前記発振回路は、前記第1の電源ライン及び前記第1の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第2の電源ライン及び前記第2の接地ラインに接続され、
前記ドライバートランジスタは、前記発振回路が接続される前記第1の電源ライン及び前記第1の接地ラインには接続されずに、前記ラッチアップ測定対象回路が接続されている前記第2の電源ライン及び前記第2の接地ラインに接続されることを特徴とする半導体集積回路が得られる。
【0025】
本発明の第2の態様によれば、ラッチアップ測定対象回路と、動作時に互いに周期の異なる第1及び第2の発振信号を第1及び第2のノイズとしてそれぞれ発生し、前記第1及び前記第2のノイズを第1及び第2の発振出力端子にそれぞれ出力する発振回路と、前記第1及び前記第2の発振出力端子にそれぞれ接続された第1及び第2のドライバートランジスタとを備え、前記発振回路により発生された前記第1及び前記第2のノイズが前記第1及び前記第2のドライバートランジスタを経て第1及び第2のラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第1の外部電源に接続された第1の電源ライン及び第1の接地ラインと、
前記第1の外部電源とは別の第2の外部電源に接続された第2の電源ライン及び第2の接地ラインとを有し、
前記発振回路は、前記第1の電源ライン及び前記第1の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第2の電源ライン及び前記第2の接地ラインに接続され、
前記第1のドライバートランジスタは、前記第2の電源ライン及び前記第1の接地ラインに接続され、
前記第2のドライバートランジスタは、前記第1の電源ライン及び前記第2の接地ラインに接続されていることを特徴とする半導体集積回路が得られる。
【0026】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
【0027】
本発明は、発振回路を第1の外部電源に接続し、ラッチアップ測定対象回路とノイズを出力するドライバートランジスタとを別の外部電源に接続する。
【0028】
すなわち、本発明は、ラッチアップ測定対象回路と、発振回路(リングオシレータ部)とを有する半導体集積回路であって、発振回路(リングオシレータ部)をVCCライン,GNDラインに接続し、ラッチアップ測定対象回路を別のVCCライン,別のGNDラインに接続し、別のVCCライン,別のGNDラインに接続されるドライバートランジスタの動作時の電源の揺れや基板電流がラッチアップ測定対象回路に伝わり、ラッチアップトリガー電流となり、ラッチアップ測定対象回路のラッチアップ耐量の測定を、リングオシレータ部の発振を停止した状態と、リングオシレータ部を発振させた状態とで、外部制御出きることを特徴とする半導体集積回路である。
【0029】
図1に本発明の第1の実施例の構成を、図2に図1の実施例におけるラッチアップ耐量測定回路100の詳細ブロック図を示す。
【0030】
図2に示すように、ラッチアップ耐量測定回路100は、半導体集積回路のTEGに搭載されたラッチアップ測定対象回路200及びリングオシレータ部201を有する。リングオシレータ部201は、第1のVCC電圧が供給される第1のVCCライン(VCC1)及び接地される第1のGNDライン(GND1)に接続される。
【0031】
詳細には、リングオシレータ部201は、4個のCMOSインバータIV1〜IV4と1個のノアゲートNORとを有している。CMOSインバータIV1〜IV4及びノアゲートNORは、それぞれ、第1のVCCライン(VCC1)及び第1のGNDライン(GND1)に接続される。
【0032】
ラッチアップ測定対象回路200は、第2のVCC電圧が供給される第2のVCCライン(VCC2)及び接地される第2のGNDライン(GND2)に接続される。出力インバータIV0を構成するCMOSトランジスタ(即ち、ドライバートランジスタ)は、ラッチアップ測定対象回路200と同様に、第2のVCCライン(VCC2)及び第2のGNDライン(GND2)に接続される。このように、出力インバータIV0のCMOSトランジスタ(ドライバートランジスタ)は、リングオシレータ部201が接続される第1のVCCライン(VCC1)及び第1のGNDライン(GND1)とは別の第2のVCCライン(VCC2)及び第2のGNDライン(GND2)に接続される。
【0033】
また、リングオシレータ部201は、外部制御ピンPを持ち、外部制御ピンPに与えられる電圧によって、発振、非発振の切替え制御する。
【0034】
ラッチアップ測定時、図1に示すように、リングオシレータ部201に電源を供給する第1の外部電源PS1と、ラッチアップ測定対象回路200に電源を供給する第2の外部電源PS2がラッチアップ耐量測定回路100に別々に接続され、電圧計V,V1、電流計A、オシロスコープOSSC1をラッチアップ耐量測定回路100に接続する。
【0035】
図2を更に説明すると、ラッチアップ耐量測定回路100として機能する半導体集積回路は、ラッチアップ測定対象回路200と、動作時に発振信号をノイズとして発生し、ノイズを発振出力端子に出力する発振回路(リングオシレータ部201)と、発振出力端子に接続されたドライバートランジスタIV0とを備え、発振回路(201)により発生されたノイズがドライバートランジスタIV0を経てラッチアップトリガー電流としてラッチアップ測定対象回路200に伝わることにより、ラッチアップ測定対象回路200にラッチアップを発生させるものである。本半導体集積回路は、第1の外部電源(図1のPS1)に接続された第1の電源ライン(VCC1)及び第1の接地ライン(GND1)と、第1の外部電源(PS1)とは別の第2の外部電源(図2のPS2)に接続された第2の電源ライン(VCC2)及び第2の接地ライン(GND2)とを有し、発振回路(201)は、第1の電源ライン(VCC1)及び第1の接地ライン(GND1)に接続され、ラッチアップ測定対象回路200は、第2の電源ライン(VCC2)及び第2の接地ライン(GND2)に接続され、ドライバートランジスタIV0は、発振回路(201)が接続される第1の電源ライン(VCC1)及び第1の接地ライン(GND1)には接続されずに、ラッチアップ測定対象回路200が接続される第2の電源ライン(VCC2)及び第2の接地ライン(GND2)に接続されている。
【0036】
なお、ラッチアップ測定対象回路200は、CMOS構造の集積回路である。
【0037】
また、この半導体集積回路は、発振回路(201)にノイズを発生させ、また、発振回路(201)にノイズの発生を停止させるべく、発振回路(201)の動作を制御する制御端子(P)を、更に有し、発振回路(201)の動作を停止させた状態での、ラッチアップ測定対象回路200の第2の電源ライン(VCC2)及び第2の接地ライン(GND1)間を流れるラッチアップ時の電流の測定と、発振回路(201)を動作させた状態での、ラッチアップ測定対象回路200の第2の電源ライン(VCC2)及び第2の接地ライン(GND2)間を流れるラッチアップ時の電流の測定とを可能としたものである。
【0038】
なお、発振回路201は、帰還ループ(IV1〜IV4、NOR)を有するリングオシレータであり、帰還ループは、リングオシレータの動作時に発振信号をノイズとして発生し、ノイズを発振出力端子に出力するものである。
【0039】
図3に第1の実施例におけるラッチアップ測定フローを、図4に第1の実施例における波形図を、図5に第1の実施例におけるもう一つの波形図を示す。
【0040】
図3、図4、及び図5を参照して、図1及び図2に示した第1の実施例の動作を説明する。
【0041】
測定作業者は、図3のラッチアップ測定フローに従い、図1の外部電源PS1及びPS2及び電圧計V,V1,電流計AとオシロスコープスコープOSSC1を外部から端子VCC1,VCC2,GND1,GND2,外部制御ピンP,端子TER100との間で結線する。ラッチアップ測定方法は、図3のラッチアップ測定フローに従って行うが、従来の単に電源を上げた(電源、GNDは安定した状態。図6のVCC・GNDの揺れ(a)。)状態でのラッチアップ測定は、ステップ302において、スイッチXをオン(スイッチYはオフ)する。ステップ303において、図1の外部電源PS1を測定条件電位(例として3V)まで上げ(図4の期間(a))、VCC1の電位レベルが、図2の外部制御ピンPに印加され、図2のNORの入力は”H”レベルとなり、NORからの出力は”L”となり、リングオシレータ部201のCMOSインバータIV1,IV2,IV3,IV4は固定された電位となっており、電流が流れる経路は発生しない。次に、ステップ304において、外部電源PS2の電源を徐々に上げて行き(図4の期間(b))、出力インバータIV0(ドライバー)からは”H”が出力される。外部電源PS2を上げながら、ステップ305でオシロスコープOSSC1と電流計Aの測定でラッチアップの発生を確認する。
【0042】
ラッチアップが発生した場合、図1の電圧計V1の電圧が急に下がり(図4の期間(f))、微少電流しか流れていなかった電流計Aの電流が急に流れ出し(図4の期間(g))、外部電源PS1の電圧を下げて(図4の期間(h))も電流が流れ続ける。図4の電流計Aがラッチアップ発生後、一定になるのは、外部電源PS2にリミッターが搭載されている為である。また、オシロスコープOSSC1の電圧も急激に下がる(図5の(a)から(b)に電圧値が変化する)事でラッチアップの発生を確認出来る。
【0043】
外部電源PS2を絶対最大定格電位まで電圧まで上げてラッチアップ発生しなければ、ステップ306において外部電源PS2を下げる(図4の期間(c))。その後新しい測定条件設定で、ステップ307に従い、外部電源PS1の測定条件を変えて(例えば、:図4の(d)に示すように、3.3Vにして)、ステップ304及びステップ305においてラッチアップ測定を繰り返す。ラッチアップが発生した場合には、ステップ313において、外部電源PS2と外部電源PS1の両方の電源を下げてラッチアップ測定を終了する。
【0044】
メモリセル周辺のトランジスタ動作等の影響度でのラッチアップを測定する時は、図1の外部電源PS1を測定条件電位まで上げ(図4の期間(a))、ステップ302でスイッチXをオフ(スイッチYをオン)し、ステップ308の外部電源PS1を測定条件電位(例として3V)まで上げると、図2の外部制御ピンPはGND2の電位レベルが印加される。図2のNORの入力は”L”レベルとなり、端子Pからの制御を受けなくなり(動作状態)、リングオシレータ部201のIV1〜IV4までのインバータのディレイによってパルスが発生する。次に、ステップ309において、外部電源PS2の電源を徐々に上げて行く(図4の期間(c))と、出力インバータIV0(ドライバー)からは、IV1〜IV4までのインバータディレイのパルスにより発振波形がオシロスコープOSSC1より測定される(図5の(c))。外部電源PS2を徐々に上げながら、ステップ310において、ラッチアップの発生を確認する。出力インバータIV0(ドライバー)はメモリセルアレイのVCC2,GND2と接続されている事から、ラッチアップが発生した場合、図1の電圧計V1の電圧が急に下がり(図4の期間(f))、微少電流しか流れていなかった電流計Aの電流が急に流れ出し(図4の期間(g))、外部電源PS2の電圧を下げても(図4の期間(h))、電流が流れ続ける。また、オシロスコープOSSC1の振幅電圧も急激に下がる(図5の(c)で振幅していた電圧値から図5の(d)の電圧値まで下がる)事でラッチアップの発生を確認出来る。外部電源PS2を絶対最大定格電位まで電圧を上げてラッチアップ発生しなければ、ステップ311において、外部電源PS2を下げる。次にステップ312の外部電源PS1の測定条件を変えて、ステップ309及びステップ310でラッチアップ測定を繰り返す。ラッチアップが発生した場合には、ステップ314において、外部電源PS2と外部電源PS1の両方の電源を下げてラッチアップ測定を終了する。
【0045】
出力インバータIV0(ドライバートランジスタ))はメモリセルアレイのVCC2,GND2と接続されている事から、出力インバータIV0(ドライバートランジスタ)のノイズ(図6のVCC・GNDの揺れ(b))がVCC2,GND2を通してラッチアップ測定対象回路200に伝わり、局所的にラッチアップ測定対象回路200内のメモリセルに電流が流れ込みトリガー電流となりラッチアップが発生したり、回路動作によるVCC(GND)電位の急激な変化による変位電流や、インパクトイオン化(ホットキャリア)による基板電流が増加し、ラッチアップが発生しやすくなる。
【0046】
また、VCC配線とGND配線の幅や長さの違いによって配線抵抗値が変わり、ノイズの位相のズレが発生し(図6のVCC・GNDの揺れ(d))、VCC,GNDの電位差が生じラッチアップが発生しやすくなる。
【0047】
出力インバータIV0(ドライバートランジスタ)のサイズの大きさの違うインバータを搭載する事で、ノイズのピーク値を変える事が出来て(図6のVCC・GNDの揺れ(b)(c)の差)、ラッチアップ耐量の差も明確に出来る。
【0048】
また、リングオシレータ部201のIV1〜IV4のインバータ段数を可変したTEGを別に搭載する事により、ノイズの周期の変更も可能となる。
【0049】
ラッチアップ測定対象回路200の例としては、図7にCMOS SRAM単体メモリセルのセル回路例を、図8にCMOSメモリセルアレイ回路図例を記載する。図7のCMOS SRAM単体メモリセルは、NチャンネルMOSFET N1及びPチャンネルMOSFET P1からなるインバータとNチャンネルMOSFET N2及びPチャンネルMOSFET P2からなるインバータとで形成されるフリップフロップ部と、ワード線WLで選択されるNチャンネルMOSFET N3及びN4とで形成されている。図8のCMOSのメモリセルアレイは、カラム方向にCMOS SRAM単体メモリセルがm個、ロー方向にn個のCMOS SRAM単体メモリセルがアレイされている。
【0050】
図9にはメモリセルマスク例を記載するが、CMOS SRAM単体メモリセルのNチャンネルMOSFET Nch Trと別のCMOS SRAM単体メモリセルのNチャンネルMOSFET Nch Trとは、図10に示すように、ロー方向に向かい合せに配置される。また、前記別のCMOS SRAM単体メモリセルのPチャンネルMOSFET Pch Trと更に別のCMOS SRAM単体メモリセルのPチャンネルMOSFET Pch Trとが、ロー方向に向かい合せに配置される。CMOSのSRAM製品では、単にメモリセルをアレイするだけでなく、メモリセル内のVCC,GND電位の安定化と、メモリセルのラッチアップ防止の為、図11に示すように、メモリセルをカラム方向にH個アレイする毎に、サブストレートコンタクトとウェルコンタクトを設けている(図12におけるメモリセルX(後述する)を用いた場合の例を記載している)。また、図11には記載していないが、メモリセルアレイの外周部にもサブストレートコンタクトとウェルコンタクトを設けている。メモリセルのVCC、GNDのアルミ配線を図13に示すが、VCC、GNDのメタル配線はカラム方向に平行に配線され、2つのメモリセルでVCC配線とGND配線で共用化されている。サブストレートコンタクトとウェルコンタクト部では、ロー方向に平行で、VCC、GNDのメタル配線される。サブストレートコンタクト、ウェルコンタクト部(500)の拡大図を図14に示す。
【0051】
ロー方向に平行な、VCC、GNDのメタル配線を第1のメタル配線にすると、カラム方向に平行するVCC、GNDのメタル配線を第2のメタル配線になっている。サブストレートコンタクトとウェルコンタクトは第1コンタクト1、第2コンタクト1でウェルコンタクトフィールドに、第1コンタクト2、第2コンタクト2でサブストレートコンタクトフィールドに接続される。図14において、(T)に沿って切断した断面を図15に示す。VCC,GND配線と直交する事で、VCC,GND配線が並列接続する事が出き、VCCとGNDのメタル配線の配線抵抗を下げる事が出来る。なお、メモリセルの構造により、第1メタル配線と第2メタル配線の順番が変わる。また、本発明では2メタルまでの説明であるが3メタル配線以上の構造でも構成は同様である。
【0052】
また、図13、図14ではメタル配線の例で説明したが、その他の配線材料の場合でも、同様の効果が得られる事は説明するまでもない。
【0053】
図11のメモリセルのカラム方向のアレイ数H(例として、16、32、64、128)を変える事で、サブストレートコンタクトとウェルコンタクトからの距離に依存するSRAMメモリセルのラッチアップ耐量差が測定出来る。
【0054】
また、図12に示すように、メモリセルのPch TrとNch Tr間の距離の違うセル(セルX,セルY,セルY)を別途搭載する事で(P−N分離間隔はそれぞれA<B<Cの関係にある)、P−N分離間隔によるラッチアップの差も明確に測定出来る。
【0055】
また、本実施例の図は記載していないが、ラッチアップ測定対象回路200のVCC2・GND2間に安定化用コンデンサーを接続すると、VCC,GNDの揺れを防止する事が出来て、容量の大きさによる、SRAMメモリセルのラッチアップ耐量の差も明確に測定出来る。
【0056】
図16に本発明の第2の実施例の構成を、図17に図16の実施例におけるラッチアップ耐量測定回路110の詳細ブロック図を示す。また、図18に第2の実施例の波形図を示す。
【0057】
図17のdelay1(X段)及びdelay2(Y段)は、図2のIV1〜IV3に相当するインバータディレイ段数の数で、delay1(X段)とdelay2(Y段)の段数の数が違っている。なお、図2のIV1〜IV3の場合は、インバータディレイ段数は3である。また、出力インバータ(ドライバートランジスタ)IV01のVCC電位はラッチアップ測定対象回路200のVCC2と接続し、出力インバータ(ドライバートランジスタ)IV01のGND電位はGND1に接続している。出力インバータ(ドライバートランジスタ)IV02のVCC電位はVCC1と接続し、出力インバータ(ドライバートランジスタ)IV02のGND電位はラッチアップ測定対象回路200のGND2と接続している。
【0058】
図17の外部制御ピンP1は図2の外部制御ピンPと同様制御が行える。
【0059】
図17を更に説明すると、ラッチアップ耐量測定回路110として機能する半導体集積回路は、ラッチアップ測定対象回路200と、動作時に互いに周期の異なる第1及び第2の発振信号を第1及び第2のノイズとしてそれぞれ発生し、第1及び第2のノイズを第1及び第2の発振出力端子にそれぞれ出力する発振回路(リングオシレータ部202)と、第1及び第2の発振出力端子にそれぞれ接続された第1及び第2のドライバートランジスタIV01及びIV02とを備え、発振回路(202)により発生された第1及び第2のノイズが第1及び第2のドライバートランジスタIV01及びIV02を経て第1及び第2のラッチアップトリガー電流としてラッチアップ測定対象回路200に伝わることにより、ラッチアップ測定対象回路200にラッチアップを発生させるものである。本半導体集積回路は、第1の外部電源(図16のPS1)に接続された第1の電源ライン(VCC1)及び第1の接地ライン(GND1)と、第1の外部電源(PS1)とは別の第2の外部電源(図16のPS2)に接続された第2の電源ライン(VCC2)及び第2の接地ライン(GND2)とを有し、発振回路(202)は、第1の電源ライン(VCC1)及び第1の接地ライン(GND1)に接続され、ラッチアップ測定対象回路200は、第2の電源ラインVCC2及び第2の接地ライン(GND2)に接続され、第1のドライバートランジスタIV01は、第2の電源ライン(VCC2)及び第1の接地ライン(GND1)に接続され、第2のドライバートランジスタIV02は、第1の電源ライン(VCC1)及び第2の接地ライン(GND2)に接続されている。
【0060】
また、この半導体集積回路は、発振回路(202)に第1及び第2のノイズを発生させ、また、発振回路(202)に第1及び第2のノイズの発生を停止させるべく、発振回路(202)の動作を制御する制御端子(P1)を、更に有し、発振回路(202)の動作を停止させた状態での、ラッチアップ測定対象回路200の第2の電源ライン(VCC2)及び第2の接地ライン(GND2)間を流れるラッチアップ時の電流の測定と、発振回路(202)を動作させた状態での、ラッチアップ測定対象回路200の第2の電源ライン(VCC2)及び第2の接地ライン(GND2)間を流れるラッチアップ時の電流の測定とを可能としたものである。
【0061】
なお、発振回路202は、第1及び第2の帰還ループ(delay1、IV4、NOR1を含むのループ及びdelay2、IV8、NOR2を含むループ)を有するリングオシレータであり、第1及び第2の帰還ループは、リングオシレータの動作時に第1及び第2の発振信号を第1及び第2のノイズとしてそれぞれ発生し、第1及び第2のノイズを第1及び第2の発振出力端子にそれぞれ出力するものである。
【0062】
測定作業者は、図16において、ラッチアップ耐量測定回路110に、外部電源PS1及びPS2と、電圧計V及びV1と、電流計Aと、オシロスコープスコープOSSC2及びOSSC3を外部から結線する。ラッチアップ測定は、図3のラッチアップ測定フローと同様に行われる。また、ラッチアップ測定時の、電圧計V1の電圧は図4の(f)となり、電流計Aは図4の(g)となる。
【0063】
ただし、delay1及びdelay2の段数の違いにより、リングオシレータ部202の発振周期が変わり、出力インバータ(ドライバートランジスタ)IV01と出力インバータ(ドライバートランジスタ)IV02の発振の周期が変わり、VCCとGNDノイズの位相の違いがラッチアップ測定対象回路200に伝わり(図6のVCC・GNDの揺れ(e))、振幅の位相差のあるラッチアップが測定出来る。ラッチアップ発生後は、電圧計V1の電圧が下がり、電流計Aの電流が急激に流れるだけでなく、オシロスコープOSSC2の発振周期の電圧が図18の(a)及び(e)から図18の(b)及び(f)に下がり、オシロスコープOSSC3の発振周期の電圧が図18の(c)及び(g)から図18の(d)及び(h)に下がる。
【0064】
本発明は特にSRAMのCMOSメモリセルについての説明が中心であるが、微細化が進む事により、メモリセル以外の周辺部のトランジスタ動作時の電源の揺れや基板電流がメモリセルに伝わりラッチアップ耐量の低下により、製品を特性が悪化し、製品の修正がメモリセルのチップサイズの変更やサブストレートコンタクトと、ウェルコンタクトの挿入位置の変更、VCC,GND間に挿入するコンデンサのサイズ変更等で、チップサイズが変わってしまい、製品開発の遅れが発生する事を回避し、他社より先きに、特性の優れた製品を市場に投入し、シェアを取る事が可能となる。
【0065】
第1及び第2の実施例におけるラッチアップ測定対象回路200としては、CMOSのSRAMのメモリセルを用いた上述のような回路構成に限らず、その他の回路構成でもラッチアップ測定可能である。図19にCMOS構造SRAMのチップ配置図例を示すが、メモリセルアレイとローデコーダが搭載されている。ローデコーダの数はSRAM製品によって違っている。
【0066】
図20にローデコーダマスク配置例を示す。ローデコーダはメモリセルのワード線を駆動する必要から、配線抵抗及び容量が最小になるように、メモリセルの間に配置する必要がある。メモリセルは大きさが決まっている為、メモリセルのサイズに合わせてローデコーダのマスクパターンを設計する必要がある。また、ローデコーダはチップに搭載される数も多い為、チップサイズの大きさを決める事になる。ローデコーダを代表とする、メモリセルのサイズに合わせて設計する必要のある回路は、アレイ回路と言われる。
【0067】
図21(a)にローデコーダ部の回路例を、図21(b)に図21(a)のローデコーダ部の入力MX、EX、及びMXの反転値及び出力WLの真理値表を示す。図21において、P10〜P13はPチャンネルMOSFETであり、N10及びN11はNチャンネルMOSFETである。
【0068】
図22にローデコーダ部マスク例1を、図23にローデコーダ部マスク例2を示す。
【0069】
図22のマスク例と図23のマスク例の大きな違いは、トランジスタ構成が上下になるか、左右になるかであるが、どちらを選択するかは決められたメモリセルサイズに収めるためのローデコーダのサイズと回路特性によって決定している。ローデコーダのサイズを小さくするには、P−N分離領域も最小にする必要があるが、P−N分離間隔を変えたローデコーダのラッチアップ測定対象回路をTEGに搭載する事で、ローデコーダのラッチアップの測定が出来る。
【0070】
また、図22及び図23のマスク例では図24のPチャンネル−Nチャンネルトランジスタ間マスク例1に示すように、PチャンネルMOSFET Pch TrとNチャンネルMOSFET Nch Trとの間のP−N分離領域にサブストレートコンタクトとウェルコンタクトが向かい合せで配置される。図25のPチャンネル−Nチャンネルトランジスタ間マスク例2に示すように、PチャンネルMOSFET Pch TrとNチャンネルMOSFET Nch Trとの間にウェルコンタクトが無くサブストレートコンタクトだけがある場合、図26のPチャンネル−Nチャンネルトランジスタ間マスク例3に示すようにPチャンネルMOSFET Pch TrとNチャンネルMOSFET Nch Trとの間にウェルコンタクトがあり、サブストレートコンタクトが無い場合、図27のPチャンネル−Nチャンネルトランジスタ間マスク例4に示すようにPチャンネルMOSFET Pch TrとNチャンネルMOSFET Nch Trとの間にサブストレートコンタクト、ウェルコンタクトの両方が無い場合のTEGも搭載し、ラッチアップ耐量差を測定する事が可能となる。
【0071】
また、SRAMのメモリセルの場合、カラムデコーダも搭載されている。カラムデコーダーはCMOSメモリセルのデータ線を選択する回路であり、ローデコーダ回路同様、決められたメモリセルの大きさで設計する必要がある。図28にカラムデコーダ回路のマスク例を示す。図28のマスク例では、P−N分離領域にサブストレートコンタクトだけが配置されているが、ローデコーダ回路同様図24のウェルコンタクト、サブストレートコンタクトが両方を配置したり、図26のウェルコンタクトがありサブストレートコンタクトが無かったり、図27のウェルコンタクトとサブストレートコンタクトの両方が無いマスクを作成し、P−N分離領域の間隔の差を設けたTEGを搭載する事で、ローデコーダ同様カラムデコーダのラッチアップ耐量差を測定する事が可能となる。
【0072】
アレイ回路の代表例として、ローデコーダとカラムデコーダを上げたが、この他のアレイ回路でも上記ラッチアップ測定対象回路での測定が可能である。
【0073】
ラッチアップ測定対象回路例としてCMOSのSRAMメモリセルと、ローデコーダとカラムデコーダを上げたが、その他のラッチアップ測定対象回路例として、自分自身で発振しながら大電流を発生させる回路が考えられる。代表的な回路例として、図29(a)の昇圧回路がある。本昇圧回路は、外部クロックΦ1,Φ2,Φ3,Φ4で昇圧を行って行く。図29(b)に、外部クロックΦ1,Φ2,Φ3,Φ4の波形図を示す。マスクパターンとしては、大容量をチャージアップする必要からトランジスタサイズを大きくする必要があり、マスク面積も大きくなる。トランジスタサイズが大きい事から、自分自身で大電流を流すだけでなく他の回路からのノイズ等で、ラッチアップの耐量が下がってしまう。P−N分離領域の間隔を変えた昇圧回路をラッチアップ測定対象回路に搭載する事でラッチアップ耐量差が測定可能となる。
【0074】
ラッチアップ測定対象回路例のその他の例として、外部負荷の大きい容量をドライブするバッファーが考えられる。代表的な回路例として、図30にデータOUT回路と該データOUT回路の真理値表を示す。外部負荷容量C20が接続されている為、PチャンネルMOSFET P30とNチャンネルMOSFET N30のトランジスタサイズは大きくする必要がある。PチャンネルMOSFETP30及びNチャンネルMOSFET N30は同時ONするとVCCとGND間に電流が流れるため、NAND30とNOR30のトランジスタレシオを変えてPチャンネルMOSFET P30及びNチャンネルMOSFET N30が同時ONしないような工夫を行っている。PチャンネルMOSFET P30及びNチャンネルMOSFET N30は同時オンしないが、外部負荷容量C20に電荷をチャージアップしたり、ディスチャージする為、VCC電源が沈んだり、GND電源が浮いたりする。自分自身のVCC,GNDの浮き、沈みだけでなく、他回路からのノイズによっても、ラッチアップの耐量が変わってしまう。P−N分離領域の間隔を変えたり、PチャンネルMOSFET P30及びNチャンネルMOSFET N30のトランジスタサイズの違うデータOUT回路をラッチアップ測定対象回路に搭載する事でラッチアップ耐量差を測定可能となる。
【0075】
ラッチアップ測定対象回路のその他の例として、微少電流発生回路が考えられる。代表的な回路例として、図31にリファレンス電位発生回路を示す。このリファレンス電位発生回路は、抵抗R40及びR41、PチャンネルMOSFETP41、P42、及びP43、NチャンネルMOSFET N41、N42、及びN43を含み、端子VRFにリファレンス電位を出力する。
【0076】
ラッチアップ測定対象回路のその他の例として、トランジスタレシオを変えた図32のアドレス入力回路も考えられる。このアドレス入力回路は、2入力のNOR2800と、このNOR2800の出力に接続されたインバータINV2801と、このインバータINV2801の出力に接続され出力OUT2を出力するもう一つのインバータINV2802とを、有する。
【0077】
ラッチアップ測定対象回路としては、実施例では一部の回路上げているが、その他の周辺CMOS回路でも測定可能である。また、実施例ではCMOSの回路例で説明をしたが、CMOS構造以外のプロセス的にラッチアップ発生する素子であれば本発明を適応可能である。
【0078】
【発明の効果】
以上説明したように本発明によれば、ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施例のブロック図である。
【図2】図1の実施例におけるラッチアップ耐量測定回路のブロック図である。
【図3】図1の実施例におけるラッチアップ測定動作を示すフローチャートである。
【図4】図1の実施例の各部の波形を示す図である。
【図5】図1の実施例の別の各部の波形を示す図である。
【図6】VCC・GNDの揺れを示した図である。
【図7】図1の実施例のラッチアップ測定対象回路に用いるCMOS SRAM単体メモリセルの回路図である。
【図8】図1の実施例のラッチアップ測定対象回路に用いるCMOSメモリセルアレイの回路図である。
【図9】図7のCMOS SRAM単体メモリセルを用いたメモリセルマスクを示した図である。
【図10】図9におけるCMOS SRAM単体メモリセルの配置を示した図である。
【図11】メモリセルがカラム方向にH個アレイする毎に、サブストレートコンタクトとウェルコンタクトを設けた例を示した図である。
【図12】P−N分離間隔の違う3種のメモリセル示した図である。
【図13】図11におけるメモリセルのVCC、GNDのアルミ配線をも示した図である。
【図14】図13におけるサブストレートコンタクト、ウェルコンタクト部500の拡大図である。
【図15】図14において、(T)に沿って切断した断面を示す図である。
【図16】本発明の第2の実施例のブロック図である。
【図17】図16の実施例におけるラッチアップ耐量測定回路のブロック図である。
【図18】図16の実施例の各部の波形を示す図である。
【図19】図16の実施例のラッチアップ測定対象回路に用いるCMOS構造SRAMのチップ配置図である。
【図20】ローデコーダマスク配置例を示す図である。
【図21】ローデコーダ部の回路例(a)及びそのローデコーダ部の真理値表(b)を示す図である。
【図22】ローデコーダ部マスク例1を示す図である。
【図23】ローデコーダ部マスク例2を示す図である。
【図24】Pチャンネル−Nチャンネルトランジスタ間マスク例1を示す図である。
【図25】Pチャンネル−Nチャンネルトランジスタ間マスク例2を示す図である。
【図26】Pチャンネル−Nチャンネルトランジスタ間マスク例3を示す図である。
【図27】Pチャンネル−Nチャンネルトランジスタ間マスク例4を示す図である。
【図28】カラムデコーダ回路のマスク例を示す図である。
【図29】昇圧回路(a)とそれに与える外部クロックの波形(b)とを示す図である。
【図30】データOUT回路と該データOUT回路の真理値表を示す図である。
【図31】リファレンス電位発生回路を示す図である。
【図32】アドレス入力回路を示す図である。
【図33】CMOSインバータ回路の断面図である。
【図34】従来の基板バックバイアス電圧発生回路のブロック図である。
【符号の説明】
100 ラッチアップ耐量測定回路
110 ラッチアップ耐量測定回路
200 ラッチアップ測定対象回路
201 リングオシレータ部
202 リングオシレータ部
IV1 CMOSインバータ
IV2 CMOSインバータ
IV3 CMOSインバータ
IV4 CMOSインバータ
IV0 出力インバータ(ドライバートランジスタ)
IV01 出力インバータ(ドライバートランジスタ)
IV02 出力インバータ(ドライバートランジスタ)
P 外部制御ピン
P1 外部制御ピン
PS1 外部電源
PS2 外部電源
V 電圧計
V1 電圧計
A 電流計
OSSC1 オシロスコープ
OSSC2 オシロスコープ
OSSC3 オシロスコープ
Claims (8)
- ラッチアップ測定対象回路と、動作時に発振信号をノイズとして発生し、前記ノイズを発振出力端子に出力する発振回路と、前記発振出力端子に接続されたドライバートランジスタとを備え、前記発振回路により発生された前記ノイズが前記ドライバートランジスタを経てラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第1の外部電源に接続された第1の電源ライン及び第1の接地ラインと、
前記第1の外部電源とは別の第2の外部電源に接続された第2の電源ライン及び第2の接地ラインとを有し、
前記発振回路は、前記第1の電源ライン及び前記第1の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第2の電源ライン及び前記第2の接地ラインに接続され、
前記ドライバートランジスタは、前記発振回路が接続される前記第1の電源ライン及び前記第1の接地ラインには接続されずに、前記ラッチアップ測定対象回路が接続される前記第2の電源ライン及び前記第2の接地ラインに接続されることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記ラッチアップ測定対象回路は、CMOS構造の集積回路であることを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記発振回路に前記ノイズを発生させ、また、前記発振回路に前記ノイズの発生を停止させるべく、前記発振回路の動作を制御する制御端子を、更に有し、
前記発振回路の動作を停止させた状態での、前記ラッチアップ測定対象回路の前記第2の電源ライン及び前記第2の接地ライン間を流れるラッチアップ時の電流の測定と、前記発振回路を動作させた状態での、前記ラッチアップ測定対象回路の前記第2の電源ライン及び前記第2の接地ライン間を流れるラッチアップ時の電流の測定とを可能としたことを特徴とする半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記発振回路は、帰還ループを有するリングオシレータであり、前記帰還ループは、前記リングオシレータの動作時に前記発振信号を前記ノイズとして発生し、前記ノイズを前記発振出力端子に出力するものであることを特徴とする半導体集積回路。 - ラッチアップ測定対象回路と、動作時に互いに周期の異なる第1及び第2の発振信号を第1及び第2のノイズとしてそれぞれ発生し、前記第1及び前記第2のノイズを第1及び第2の発振出力端子にそれぞれ出力する発振回路と、前記第1及び前記第2の発振出力端子にそれぞれ接続された第1及び第2のドライバートランジスタとを備え、前記発振回路により発生された前記第1及び前記第2のノイズが前記第1及び前記第2のドライバートランジスタを経て第1及び第2のラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第1の外部電源に接続された第1の電源ライン及び第1の接地ラインと、
前記第1の外部電源とは別の第2の外部電源に接続された第2の電源ライン及び第2の接地ラインとを有し、
前記発振回路は、前記第1の電源ライン及び前記第1の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第2の電源ライン及び前記第2の接地ラインに接続され、
前記第1のドライバートランジスタは、前記第2の電源ライン及び前記第1の接地ラインに接続され、
前記第2のドライバートランジスタは、前記第1の電源ライン及び前記第2の接地ラインに接続されていることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記ラッチアップ測定対象回路は、CMOS構造の集積回路であることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記発振回路に前記第1及び前記第2のノイズを発生させ、また、前記発振回路に前記第1及び前記第2のノイズの発生を停止させるべく、前記発振回路の動作を制御する制御端子を、更に有し、
前記発振回路の動作を停止させた状態での、前記ラッチアップ測定対象回路の前記第2の電源ライン及び前記第2の接地ライン間を流れるラッチアップ時の電流の測定と、前記発振回路を動作させた状態での、前記ラッチアップ測定対象回路の前記第2の電源ライン及び前記第2の接地ライン間を流れるラッチアップ時の電流の測定とを可能としたことを特徴とする半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記発振回路は、第1及び第2の帰還ループを有するリングオシレータであり、前記第1及び前記第2の帰還ループは、前記リングオシレータの動作時に前記第1及び前記第2の発振信号を前記第1及び前記第2のノイズとしてそれぞれ発生し、前記第1及び前記第2のノイズを前記第1及び前記第2の発振出力端子にそれぞれ出力するものであることを特徴とする半導体集積回路。
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