KR100844400B1 - Ｓｒａｍ, 반도체 기억 장치, ｓｒａｍ에서의 데이터 유지방법, 및 전자 장치 - Google Patents

Ｓｒａｍ, 반도체 기억 장치, ｓｒａｍ에서의 데이터 유지방법, 및 전자 장치 Download PDF

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Abstract

본 발명은, SRAM(Static Random Access Memory)에서, 중성자에 의한 소프트 에러가 발생한 경우라도 래치업(latch-up) 현상에 의해서 기억 데이터가 파괴되는 것을 방지하여, 기억 데이터를 확실하게 유지할 수 있도록 하는 것을 과제로 한다.
메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부(20)를 포함하도록 구성된다.
Figure R1020060070290
SRAM, 반도체 기억 장치, 데이터 유지, 래치업

Description

ＳＲＡＭ, 반도체 기억 장치, ＳＲＡＭ에서의 데이터 유지 방법, 및 전자 장치{SRAM, SEMICONDUCTOR MEMORY DEVICE, METHOD FOR MAINTAINING DATA IN SRAM, AND ELECTRONIC DEVICE}
도 1은 본 발명의 제1 실시형태로서의 반도체 기억 장치의 구성을 도시하는 블록도이다.
도 2는 본 발명의 제1 실시형태로서의 반도체 기억 장치의 SRAM의 메모리 셀의 구조를 도시한 도면이다.
도 3은 본 발명의 제2 실시형태로서의 SRAM의 구조를 도시하는 블록도이다.
도 4는 종래의 SRAM에서 6개 트랜지스터를 갖는 메모리 셀의 구조를 도시한 도면이다.
도 5은 알파선 및 중성자에 의한 소프트 에러를 설명하기 위한 도면이다.
도 6은 종래의 SRAM에서의 CMOS 구조를 도시한 도면이다.
도 7은 도 6에 도시하는 CMOS 구조에 의해 기생적으로 존재하는 사이리스터 구조를 설명하기 위한 도면이다.
도 8은 도 6에 도시하는 CMOS 구조에 의해 기생적으로 존재하는 사이리스터 구조를 도시한 도면이다.
도 9는 본 발명의 제1 실시형태로서의 반도체 기억 장치가 탑재된 전자 장치 의 구성을 도시한 블록도이다.
도 10은 본 발명의 제2 실시형태로서의 SARM이 탑재된 전자 장치의 구성을 도시하는 블록도이다.
도 11은 본 발명의 제1 실시형태로서의 반도체 기억 장치를 구비한 처리 시스템의 구성을 도시한 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기억 장치 2, 10 : SRAM
3 : 제어부 4a, 4b : 전자 장치
11 : 메모리 셀 어레이 11a, 100 : 메모리 셀
12 : 행 디코더 13 : 열 디코더
14 : 제1 제어부 20, 20' : 리프레시부
21 : 타이머값 설정부 21a : 산출부
21b : 레지스터 22 : 리프레시 카운터
23 : 멀티플렉서 24 : 제2 제어부
30 : 처리 시스템 31 : 정보 처리 장치
32 : CPU(Central Processing Unit) 33 : 기입/판독 제어부
34 : 입출력 제어부 35 : 입력장치
36 : 출력장치 101 : 실리콘 칩
102 : 콘덴서 103 : CMOS 구조
S : 사이리스터 구조 Tr1, Tr2 : 기생 트랜지스터
R1∼R4 : 확산 저항
본 발명은, SRAM(Static Random Access Memory)에서 데이터의 기록을 유지하기 위한 기술에 관한 것이다.
DRAM(Dynamic Random Access Memory)은, 데이터의 기억을 전하에 의해서 행하는 것으로, 이 전하는 시간에 따라 감소(누설)되어 버린다. 따라서, 종래부터 DRAM에서는, 콘덴서에 차지된 전하의 누설을 방지하기 위해서, 일정 시간 이내에 데이터를 독출하여 차지를 원래로 되돌린다고 하는, 소위 리프레시가 필수적이다.
이에 대하여, 불휘발성 메모리인 SRAM(Static Random Access Memory)에서는 리프레시는 불필요하다.
즉, 예컨대, 도 4에 도시한 바와 같은 6 트랜지스터의 SRAM 셀(메모리 셀)(100)에서는, 쌍안정의 래치로 되고 있고, 전하가 누설되는 것과 같은 일이 없기 때문에, 리프레시를 행할 필요는 없다.
한편, 예컨대, 하기 특허문헌 1에 개시되어 있는 것 같은, DRAM 구조를 갖는 SRAM에서는 리프레시가 필요하다.
그런데, 이전부터, DRAM이나 SRAM에서는, 알파선이나 중성자에 의한 소프트 에러의 존재가 알려져 있다.
알파선에 의한 소프트 에러에서는, 도 5에 도시하는 바와 같이, 알파선이 실 리콘 칩(101) 내부를 통과할 때에 생기는 정공 및 전자가, 데이터의 기억에 관여하고 있는 전하(도면 중의 콘덴서(102)에 축적된 전하; 예컨대, 40∼50 fC)를 소실시켜, 데이터 반전이 야기된다. 한편, 도 5에 도시하는 실리콘 칩(101)은 DRAM이다.
이 알파선에 의한 소프트 에러는 한순간에 발생하기 때문에, 방어할 도리가 없는데, SRAM이나 DRAM의 패키지 내에 포함되는 알파선 근원(source)을 제거하는 노력이 계속되고 있으며, 최근에는 ECC(Error Checking and Correction; Error Correction Code)로 데이터를 수정하면 실사용상 문제가 없는 레벨에까지 이르고 있다.
이에 대하여, SRAM이나 DRAM에서의 중성자에 의한 소프트 에러는, 도 5에 도시하는 바와 같이, 중성자와 실리콘의 원자핵과의 충돌에 의해서 핵반응이 발생하고, 이 때의 비적(飛跡)을 따라서 발생하는 전자나 정공에 의해서 생기는 것으로, 이러한 전자나 정공에 의해서, 콘덴서(102)의 전하가 소실되거나 반전되거나 한다. 한편, 도 5에 도시한 바와 같이, 알파선에 의해서는 약 16 fC/μm의 전하량이 발생하는데 대하여, 중성자에 의해서는 약 160 fC/μm의 전하량이 발생한다.
이 중성자에 의한 소프트 에러도, 우주선(宇宙線)에 유발되기 때문에 방어할 도리가 없어, 종래부터 ECC로 대응하고 있었다.
한편, 일반적으로, 동경에서 지상에 도달하는 중성자의 양은 11.66∼8.42 개/cm2·시간이라고 여겨지고 있다.
특허문헌 1 : 일본 특허 공개 2003-208787호 공보
그런데, 상술한 중성자에 의한 소프트 에러에서는, 단일의 메모리 셀뿐만 아니라, 복수의 메모리 셀의 전하가 소실되는 멀티 비트 에러가 발생하여, ECC로는 회복할 수 없는 사태가 종종 발생하고 있었다.
그래서, 본 출원인은, 여러 가지 실험 결과를 검증함으로써, SRAM에서의 중성자에 의한 소프트 에러에 대해서, 알파선에 의한 소프트 에러와의 행동의 차이에 주목했다. 그 하나가, 중성자의 에너지(즉, 중성자가 발생하는 전하량)가 크기 때문에 알파선에 의한 소프트 에러에서는 발생할 수 없었던 래치업(latch-up) 현상이 발생하는 것이다.
이 래치업 현상은, 도 6에 도시하는 바와 같이 구성된 SRAM의 메모리 셀(도 4 참조)에서의 CMOS(Complementary Metal Oxide Semiconductor) 구조(103)에 기인하여 기생적으로 존재하는 사이리스터 구조(도 8 참조)에 의해서 발생하는 것으로, 래치업 현상에 의한 데이터 파괴는 알파선에 의한 소프트 에러와 같이 직접적으로 기억 데이터를 파괴하는 것은 아니다.
즉, 도 7에 도시하는 바와 같이, SRAM의 메모리 셀 구조인 CMOS 구조(103)에서는, NPN의 기생 트랜지스터(Tr1)와 PNP의 기생 트랜지스터(Tr2)가 존재하고, 또한, 확산 저항(R1∼R4)이 존재하고 있어, 이들에 따라서, 도 8에 도시하는 사이리스터 구조(S)가 기생적으로 형성되고 있다.
그리고, 중성자와 실리콘의 원자핵과의 충돌에 의해서 발생하는 전하가, 사이리스터 구조(S)에 트리거를 걸어 사이리스터 구조(S)를 활성화시켜, 사이리스터 구조(S)의 전원(Vdd)과 그라운드 사이에 전류 패스를 생기게 하여(즉, 래치업 현상을 생기게 하여), 그 결과로서, 데이터가 파괴되는 것이다.
구체적으로는, 예컨대, 중성자의 충돌에 의해서 확산 저항(이하, 단순히 저항이 함)(R2)에서 저항(R4)으로 향해서 전류가 흐르면, 기생 트랜지스터(Tr1)가 온으로 되어, 이 저항(R2)에서 저항(R4)으로 향해서 흐르는 전류로 인장되어, 전원(Vdd)에서 저항(R3)으로 전류가 흘러, 기생 트랜지스터(Tr2)가 온으로 된다. 그 결과, 전원(Vdd)에서 기생 트랜지스터(Tr2)를 지나고, 저항(R3)을 지나고, 또 기생 트랜지스터(Tr1)를 지나 그라운드(도면에서 "GND"과 표기)에 전류가 흐르는 패스가 완성되고, 이에 따라, 전류가 누설되어 버린다.
그리고, 이 누설 전류에 의해서 메모리 셀의 전하가 없어져 데이터가 파괴되는 것이다.
더구나, 전원(Vdd)과 그라운드를 연결하는 패스가 일단 생겨 버리면, 누설 전류는 계속해서 흐르기 때문에, 하나의 메모리 셀의 데이터가 파괴되는 것뿐만 아니라, 다른 메모리 셀의 데이터도 파괴되어 멀티 비트 에러가 발생한다.
한편, 이 래치업 현상에 의한 데이터 파괴는 알파선에 의한 소프트 에러와 같이 순식간에는 발생하지 않고, SRAM의 메모리 셀 구조에 의해 기생적으로 존재하는 사이리스터 구조가 확산 저항(R1∼R4)을 개재하고 있기 때문에 일정한 시상수를 갖고서 데이터가 파괴된다.
이와 같이, 본 출원인은, SRAM에서의 중성자에 의한 소프트 에러에서는, ECC로는 회복할 수 없는, 래치업 현상에 의한 데이터 파괴가 발생하고 있다는 사실과 그 메카니즘을 해명했다.
본 발명은, 이러한 과제에 감안하여 창안된 것으로, SRAM에서 중성자에 의한 소프트 에러가 발생한 경우라도 래치업 현상에 의해서 기억 데이터가 파괴되는 것을 방지하여, 기억 데이터를 확실하게 유지할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 SRAM은, 데이터를 기억하는 것으로, 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부를 포함하는 구성을 특징으로 한다(청구항 1).
또, 상기 리프레시부가, 중성자에 의한 소프트 에러에 의해서 상기 데이터가 파괴되는 것을 방지하도록 상기 리프레시를 실행하는 것이 바람직하며(청구항 2), 또한, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며, 상기 중성자에 의해서 활성화되는 사이리스터 구조의 래치업에 의해서 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 상기 리프레시부가 상기 리프레시를 실행하는 것이 바람직하다(청구항 3).
또한, 상기 목적을 달성하기 위해서, 본 발명의 반도체 기억 장치는, 데이터를 기억하는 SRAM과, 이 SRAM의 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부를 구비하여 구성되어 있는 것을 특징으로 한다(청구항 4).
또한, 상기 목적을 달성하기 위해서, 본 발명의 SRAM에서의 데이터 유지 방법은, 중성자에 의한 소프트 에러에 의해 상기 데이터가 파괴되는 것을 방지하도 록, SRAM의 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시 단계를 포함하고 있는 것을 특징으로 한다(청구항 5).
또한, 상기 목적을 달성하기 위해서, 본 발명의 전자 장치는, 데이터를 기억하는 SRAM(Static Random Access Memory)을 구비하는 것으로서, SRAM의 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부를 포함하고 있는 것을 특징으로 하고 있다(청구항 6).
또한, 상기 리프레시부가, 중성자에 의한 소프트 에러에 의해서 상기 데이터가 파괴되는 것을 방지하도록 상기 리프레시를 실행하는 것이 바람직하며(청구항 7), 또한, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며, 상기 중성자에 의해서 활성화되는 사이리스터 구조의 래치업에 의해서 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 상기 리프레시부가 상기 리프레시를 실행하는 것이 바람직하다(청구항 8).
이하, 도면을 참조하면서 본 발명의 실시형태에 관해서 설명한다.
〔1〕 본 발명의 제1 실시형태에 관해서
우선, 도 1에 도시하는 블록도를 참조하면서, 본 발명의 제1 실시형태로서의 반도체 기억 장치의 구성에 관해서 설명한다. 이 도 1에 도시한 바와 같이, 본 반도체 기억 장치(1)는 SRAM(Static Random Access Memory)(10) 및 리프레시부(20)를 구비하여 구성되어 있다.
SRAM(10)은 데이터를 기록 유지하는 메모리 셀 어레이(11), 행 디코더(12), 열 디코더(13) 및 제1 제어부(14)를 구비하여 구성되어 있다.
메모리 셀 어레이(11)는 데이터를 기억하는 기억부이며, 예컨대, 도 2에 도시한 바와 같은, 6개의 트랜지스터를 갖는 메모리 셀(11a)을 복수개 구비하고 있고, 각 메모리 셀에 데이터가 유지되고 있다.
한편, 메모리 셀(11a)로부터의 데이터의 독출은 워드선(도면 중 "WORD"라 표기)을 선택하여 트랜지스터를 도통시켰을 때의, 비트선(도면 중 "BIT"라 표기)과 상보 비트선(도면에서 "/BIT"라 표기)과의 전압 상태를 센스 앰프로 증폭함으로써 실행된다.
행 디코더(12)는 외부로부터 입력되는 어드레스를 디코드하여 메모리 셀 어레이(11)에서 특정한 행 어드레스를 활성화하는 것이다.
열 디코더(13)는 외부로부터 입력되는 어드레스를 디코드하여, 행 디코더(12)에 의해서 활성화된 행에서 열 어드레스를 이용하여 데이터의 입출력(READ/WRITE)를 행하는 것이다.
제1 제어부(14)는 외부로부터 입력되는 칩 선택을 행하는 신호(CS; Chip Select)나, 리드 신호(READ) 또는 라이트 신호(WRITE)를 받아, 이들 신호(도면 중 "R/W 제어 신호라 표기)에 기초하여, 이들 신호에 대응하는 처리를 실행하기 위한 내부 타이밍을 생성하여, 행 디코더(12)나 열 디코더(13)에 처리를 실행시키는 것이다.
리프레시부(20)는, SRAM(10)의 메모리 셀 어레이(11)에 기억된 데이터(즉, 메모리 셀(11a)에서의 전하의 상태)를 유지하기 위해 리프레시를 행하는 것으로, 구체적으로는, 메모리 셀 어레이(11)의 각 메모리 셀(11a)로부터, 데이터의 의사적 인 독출 동작을 실행시킴으로써 리프레시를 하고, 이에 따라, 중성자에 의한 소프트 에러에 의해서 데이터가 파괴되는 것을 방지하는 것이다.
즉, 리프레시부(20)는 리프레시를 행함으로써, 사이리스터를 오프로 하여 래치업에 의한 데이터 파괴를 방지한다.
리프레시부(20)는 타이머값 설정부(21), 리프레시 카운터(22), 멀티플렉서(23) 및 제2 제어부(24)를 구비하여 구성되어 있다.
타이머값 설정부(21)는 SRAM(10)의 메모리 셀 어레이(11)를 리프레시하여야 할 일정 주기(시간 간격)를 설정·유지하는 것으로, 리프레시하여야 할 주기를 산출하는 산출부(21a)와, 이 산출부(21a)에 의해서 산출된 주기를 유지하는 레지스터(21b)를 구비하여 구성되어 있다.
산출부(21a)는 도 2에 도시하는 메모리 셀(11a)의 CMOS 구조(상기 도 6의 CMOS 구조(103) 참조)에 의해 기생적으로 존재하여, 중성자에 의해서 활성화되는 사이리스터 구조(상기 도 8의 사이리스터 구조(S) 참조)의 래치업에 의해서, 메모리 셀(11a)의 데이터가 파괴될 때까지의 시간(시상수; 데이터 파괴 시간)을 산출하여, 산출한 데이터 파괴 시간보다도 짧은 시간 간격(주기)을, 리프레시하여야 할 시간 간격으로 하여 레지스터(21b)에 유지시킨다.
여기서, 산출부(21a)에 의한 데이터 파괴 시간의 산출 방법에 관해서 설명하면, 산출부(21a)는 데이터를 유지하는 메모리 셀(11a)의 노드 용량(C)(도 2 참조)과, 상기 도 8에 도시하는 사이리스터 구조(S)에 있어서 래치업 발생시에 누설 전류(I)가 통과하는 확산 저항(R3)의 저항치(R)에 기초하여, 데이터 파괴 시간을 산 출한다.
즉, 메모리 셀(11a)의 축적 전하(Q)는, 전원 전압(V)과 노드 용량(C)에 의해서, 하기 식(1)에 나타낸 바와 같이 나타낼 수 있다.
Q=CV (1)
한편, 축적 전하(Q)는, 하기 식(2)에 나타낸 바와 같이, 사이리스터 구조(S)에 있어서의 래치업 현상에 의한 누설 전류(I)의 적분치로서 나타낼 수 있다.
Q=∫Idt (2)
여기서, 식(2)에 있어서의 ∫dt를 "T"로 치환하면, 하기 식(3)을 얻을 수 있으며, 따라서, 이 "T"는 데이터 파괴 시간을 나타내는 것이라고 할 수 있다.
Q=IT (3)
그리고, 상기 식(1), (3)으로부터 하기 식(4)이 성립한다.
CV=IT (4)
그런데, 누설 전류(I)는 확산 저항(R3)의 저항치(R)에 의해, 하기 식(5)으로 나타낼 수 있기 때문에, 하기 식(5)을 상기 식(4)에 대입함으로써, 하기 식(6)을 얻을 수 있다.
Figure 112006053780632-pat00001
(5)
Figure 112006053780632-pat00002
(6)
그리고, 이 식(6)을 데이터 파괴 시간(T)에 관해 풀어서, 하기 식(7)을 얻을 수 있으며, 산출부(21a)는 하기 식(7)에 기초하여, 데이터 파괴 시간(T)을 산출한다.
T=CR (7)
리프레시 카운터(22)는 리프레시하여야 할 메모리 셀(11a)의 어드레스를 지정하기 위한 카운터로서, 타이머값 설정부(21)에 의해 설정된 시간 간격(즉, 산출부(21a)에 의해서 산출되어, 레지스터(21b)에 유지된 시간 간격)으로 정기적으로, 관련된 어드레스를 멀티플렉서(23)에 출력한다.
그리고, 리프레시 카운터(22)는 그와 같은 어드레스를 출력할 때마다 어드레스를 인크리멘트하도록 구성되어 있고, 이로써, SRAM(10)의 메모리 셀 어레이(11)의 모든 메모리 셀(11a)에 대하여 순차적으로 리프레시가 실행되는 것이다.
멀티플렉서(23)는 외부로부터 입력되는 SRAM(10)으로의 액세스(예컨대, 데이터의 기록이나 독출)를 위한 어드레스와, 리프레시 카운터(22)로부터 출력되는 어드레스 중 어느 하나를 선택하여 출력한다, 즉, SRAM(10)으로의 액세스를 위한 어드레스(외부 어드레스)와, 리프레시를 위한 어드레스(즉, 리프레시로서의 의사적인 독출 동작을 실행시키기 위한 어드레스)와의 출력을 전환하는 것으로, 제2 제어부(24)로 제어되어, 이러한 전환을 실행한다.
제2 제어부(24)는 외부로부터의 R/W 제어 신호에 기초하여, 멀티플렉서(23)에 대하여 SRAM(10)으로의 액세스를 위한 외부 어드레스를 선택하도록 제어하는 한편, 타이머값 설정부(21)의 레지스터(21b)에 유지된 일정 주기(데이터 파괴 시간보다도 짧은 시간 간격)에 기초하여 리프레시하여야 할 타이밍이 되면, 멀티플렉 서(23)에 대하여 리프레시를 위한 어드레스를 선택하도록 제어한다.
따라서, 본 반도체 기억 장치(1)에서는, 리프레시부(20)의 멀티플렉서(23)로부터 출력되는 어드레스에 따라서, SRAM(10)가 통상의 독출/기록 처리 또는 리프레시를 실행하도록 되어 있고, 리프레시를 위한 어드레스는, 타이머값 설정부(21)의 레지스터(21b)가 유지하는 시간 간격에 기초하여 멀티플렉서(23)로부터 정기적으로 출력되기 때문에, 리프레시가 소정의 시간 간격으로 정기적으로 실행된다.
이와 같이, 본 발명의 제1 실시형태로서의 반도체 기억 장치1(SRAM(10)에 있어서의 데이터 유지 방법)에 따르면, 리프레시부(20)가 SRAM(10)에 대하여 리프레시(리프레시 단계)를 실행하기 때문에, SRAM(10)의 메모리 셀 구조(CMOS 구조)에 의해 기생적으로 존재하는 사이리스터 구조에 있어서, 중성자에 의해서 래치업 현상이 발생한 경우라도, 이러한 사이리스터 구조를 불활성화(오프)로 하여 래치업 현상을 정지시킬 수 있어, 중성자에 의한 소프트 에러가 발생하더라도, 이러한 래치업 현상에 의해서 기억 데이터가 파괴되는 것을 방지할 수 있어, 메모리 셀 어레이(11)에 유지된 데이터를 확실하게 유지할 수 있다.
더구나, 리프레시부(20)의 타이머값 설정부(21)의 산출부(21a)(산출 단계)가, 이러한 사이리스터 구조의 래치업에 의해서 데이터가 파괴될 때까지의 데이터 파괴 시간을 산출하여, 산출한 데이터 파괴 시간보다도 짧은 시간 간격을 리프레시의 주기로 하여 레지스터(21b)에 유지시키기 때문에, 리프레시부(20)는 데이터 파괴 시간보다도 짧은 시간 간격으로 정기적으로 SRAM(10)의 리프레시를 실행할 수 있어, 데이터 파괴의 방지 및 데이터의 유지를 보다 확실한 것으로 할 수 있다.
〔2〕 본 발명의 제2 실시형태에 관해서
이어서, 도 3에 도시하는 블록도를 참조하면서, 본 발명의 제2 실시형태로서의 SRAM의 구성에 관해서 설명한다. 한편, 도 3에 있어서 이미 상술한 부호와 동일한 부호는 이미 상술한 부호와 동일한 부분 또는 대략 동일한 부분을 나타내고 있기 때문에, 여기서는 그 상세한 설명은 생략한다.
이 도 3에 도시한 바와 같이, 본 SRAM(2)은 그 내부에 리프레시부(20')를 구비하여 구성되어 있다. 즉, 도 1을 참조하면서 상술한 제1 실시형태에 관한 반도체 기억 장치(1)는 리프레시부(20)가 SRAM(10)의 외부에 존재하는 외부 제어형인 데에 대하여, 본 SRAM(2)은 내장형이라고 할 수 있다.
따라서, 본 SRAM(2)에 있어서의, 메모리 셀 어레이(11), 행 디코더(12), 열 디코더(13), 타이머값 설정부(21), 리프레시 카운터(22) 및 멀티플렉서(23)는 상기 제1 실시형태의 반도체 기억 장치(1)의 것과 동일한 것이며, 본 SRAM(2)은 제어부(3)가, 상기 제1 실시형태의 반도체 기억 장치(1)의 제1 제어부(14) 및 제2 제어부(24)의 기능을 겸비하고 있는 점만이, 이러한 반도체 기억 장치(1)와는 다르다.
따라서, 도 3에 도시한 바와 같이, 본 SRAM(2)에 있어서는, 타이머값 설정부(21), 리프레시 카운터(22), 멀티플렉서(23) 및 제어부(3)가, 리프레시부(20')로서 기능한다.
이와 같이, 본 발명의 제2 실시형태로서의 SRAM(2)에 따르면, 상술한 제1 실시형태의 반도체 기억 장치(1)와 같은 작용 효과를 얻을 수 있다.
〔3〕 기타
한편, 본 발명은 상술한 실시형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.
예컨대, 상술한 실시형태에서는, SRAM(10) 또는 SRAM(2)에서 메모리 셀 어레이(11)가 6 트랜지스터의 메모리 셀(11a)을 복수 구비하도록 구성되어 있는 경우를 예로 들어 설명했지만, 본 발명은 이것에 한정되는 것이 아니라, 적어도, SRAM의 메모리 셀 어레이가 CMOS 구조를 갖는 메모리 셀을 갖추고 있거나, 또는, 기생적으로 사이리스터 구조가 존재하는 식의 구조의 메모리 셀을 구비하고 있으면 된다.
또한, 상술한 실시형태에서는, 산출부(21a)를 타이머값 설정부(21)에 구비하고 있지만, 본 발명은 이에 한정되는 것이 아니라, 타이머값 설정부(21)가 산출부(21a)를 갖추지 않고서, 외부로부터 산출된 데이터 파괴 시간에 기초한 시간 간격을 레지스터(21b)에 설정하도록 구성하더라도 좋다.
또한, 상술한 본 발명의 제1 실시 형태로서의 반도체 기억 장치(1)[즉, SRAM(10) 및 리프레시 부(20)]는 도 9에 도시한 바와 같이 전자 장치(4a)에 구비된 것이고, 또한 제2 실시 형태로서의 SRAM(2)는 도 10에 도시된 바와 같이 전자 장치(4b)에 구비된 것이다.
또한, 본 발명의 반도체 기억 장치(1) 또는 SRAM(2)을 구비한 전자 장치(4a, 4b)는 본 발명에 있어서 제한되는 것은 아니며, 전자 장치(4a, 4b)로는, 적어도 반도체 기억 장치(1) 또는 SRAM(2)을 이용한 처리를 실행하는, 각종 처리 장치(예컨대, 퍼스널 컴퓨터나 서버), 또는, 전자 부품(칩 등) 등을 고려할 수 있다.
보다 구체적으로, 예컨대 도 11에 나타낸 바와 같이, 처리 시스템(30)을 구 성하는 전자 장치로서의 정보 처리 장치(31)에, 데이터를 기억하는 메모리부(SARM)(10)와, 메모리부(10)의 메모리 셀에서의 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부(20)가 포함되어 있다.
이 처리 시스템(30)은, 정보 처리 장치[예컨대 로직LSI(Large Scale Intergration)](31) 외에 입력 장치(35) 및 출력 장치(36)를 포함하여 구성되고, 또한, 정보 처리 장치(31)는 상술한 메모리부(10) 및 리프레시부(20) 외에 CPU(32), 기입/판독 제어부(33) 및 입출력 제어부(34)를 포함하여 구성되어 있다.
또한, CPU(32)는 예컨대 메모리부(10)에 유지된 데이터를 이용하여 처리를 실행하는 것이며, 기입/판독 제어부(33)는 CPU(32)와 협동하면서[또는 CPU(32)에 의해 제어되어] 메모리부(10)에의 데이터의 기입/판독을 제어하는 것이고, 입출력 제어부(34)는 입력 장치(35)로부터의 입력이나 출력 장치(35)에의 출력을 제어하는 것이다.
〔4〕 부기
(부기 1)
데이터를 기억하는 SRAM(Static Random Access Memory)으로서,
메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부를 구비하여 구성되어 있는 것을 특징으로 하는 SRAM.
(부기 2)
상기 리프레시부가, 중성자에 의한 소프트 에러에 의해서 상기 데이터가 파괴되는 것을 방지하도록 상기 리프레시를 실행하는 것을 특징으로 하는 부기 1에 기재한 SRAM.
(부기 3)
상기 메모리 셀의 구조에 의해 기생적으로 존재하며, 상기 중성자에 의해서 활성화되는 사이리스터 구조의 래치업에 의해서 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 상기 리프레시부가 상기 리프레시를 실행하는 것을 특징으로 하는 부기 2에 기재한 SRAM.
(부기 4)
상기 리프레시부가, 상기 데이터를 유지하는 상기 메모리 셀의 노드 전하와, 상기 사이리스터 구조에 있어서 누설 전류가 통과하는 저항의 저항치에 기초하여, 상기 데이터 파괴 시간을 산출하는 것을 특징으로 하는 부기 3에 기재한 SRAM.
(부기 5)
상기 리프레시부가, 상기 데이터 파괴 시간에 기초하여 정기적으로 상기 리프레시를 실행하는 것을 특징으로 하는 부기 3 또는 부기 4에 기재한 SRAM.
(부기 6)
데이터를 기억하는 SRAM(Static Random Access Memory)와,
이 SRAM의 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부를 구비하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
(부기 7)
상기 리프레시부가, 중성자에 의한 소프트 에러에 의해서 상기 데이터가 파괴되는 것을 방지하도록 상기 리프레시를 실행하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 8)
상기 메모리 셀의 구조에 의해 기생적으로 존재하며, 상기 중성자에 의해서 활성화되는 사이리스터 구조의 래치업에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 상기 리프레시부가 상기 리프레시를 실행하는 것을 특징으로 하는 부기 7에 기재한 반도체 기억 장치.
(부기 9)
상기 리프레시부가, 상기 데이터를 유지하는 상기 메모리 셀의 노드 전하와, 상기 사이리스터 구조에 있어서 누설 전류가 통과하는 저항의 저항치에 기초하여, 상기 데이터 파괴 시간을 산출하는 것을 특징으로 하는 부기 8에 기재한 반도체 기억 장치.
(부기 10)
상기 리프레시부가, 상기 데이터 파괴 시간에 기초하여 정기적으로 상기 리프레시를 실행하는 것을 특징으로 하는 부기 8 또는 부기 9에 기재한 반도체 기억 장치.
(부기 11)
데이터를 기록하는 SRAM(Static Random Access Memory)에 있어서의 데이터 유지 방법으로서,
중성자에 의한 소프트 에러에 의해서 상기 데이터가 파괴되는 것을 방지하도록, 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시 단계 를 포함하고 있는 것을 특징으로 하는 SRAM에 있어서의 데이터 유지 방법.
(부기 12)
상기 리프레시 단계는, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며, 상기 중성자에 의해서 활성화되는 사이리스터 구조의 래치업에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 상기 리프레시를 실행하는 것을 특징으로 하는 부기 11에 기재한 SRAM에 있어서의 데이터 유지 방법.
(부기 13)
상기 데이터를 유지하는 상기 메모리 셀의 노드 전하와, 상기 사이리스터 구조에 있어서 누설 전류가 통과하는 저항의 저항치에 기초하여, 상기 데이터 파괴 시간을 산출하는 산출 단계를 포함하고 있는 것을 특징으로 하는 부기 12에 기재한 SRAM에 있어서의 데이터 유지 방법.
(부기 14)
상기 리프레시 단계는, 상기 데이터 파괴 시간에 기초하여 정기적으로 상기 리프레시를 실행하는 것을 특징으로 하는 부기 12 또는 부기 13에 기재한 SRAM에 있어서의 데이터 유지 방법.
(부기 14)
상기 리프레시 단계는, 상기 데이터 파괴 시간에 기초하여 정기적으로 상기 리프레시를 실행하는 것을 특징으로 하는 부기 12 또는 부기 13에 기재한 SRAM에 있어서의 데이터 유지 방법.
(부기 15)
데이터를 기억하는 SRAM(Static Random Access Memory)을 구비한 전자 장치에서,
이 SRAM의 메모리 셀에서 전하의 상태를 유지하기 위해 리프레시를 행하는 리프레시부를 구비하도록 구성되어 있는 것을 특징으로 하는 전자 장치.
(부기 16)
상기 리프레시부가, 중성자에 의한 소프트 에러에 의해서 상기 데이터가 파괴되는 것을 방지하도록 상기 리프레시를 실행하는 것을 특징으로 하는 부기 15에 기재한 전자 장치.
(부기 17)
상기 메모리 셀의 구조에 의해 기생적으로 존재하며, 상기 중성자에 의해서 활성화되는 사이리스터 구조의 래치업에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 상기 리프레시부가 상기 리프레시를 실행하는 것을 특징으로 하는 부기 16에 기재한 반도체 기억 장치.
(부기 18)
상기 리프레시부가, 상기 데이터를 유지하는 상기 메모리 셀의 노드 전하와, 상기 사이리스터 구조에 있어서 누설 전류가 통과하는 저항의 저항치에 기초하여, 상기 데이터 파괴 시간을 산출하는 것을 특징으로 하는 부기 17에 기재한 전자 장치.
(부기 19)
상기 리프레시부가, 상기 데이터 파괴 시간에 기초하여 정기적으로 상기 리 프레시를 실행하는 것을 특징으로 하는 부기 17 또는 부기 18에 기재한 반도체 기억 장치.
이와 같이, 본 발명에 따르면, SRAM, 또는, SRAM을 포함한 전자 장치에 있어서, 리프레시부가 리프레시(리프레시 단계)를 실행하기 때문에, SRAM의 메모리 셀 구조에 의해 기생적으로 존재하는 사이리스터 구조에 있어서, 중성자에 의해서 래치업 현상이 발생한 경우라도, 이러한 사이리스터 구조를 불활성화하여 업 현상을 정지시킬 수 있으며, 중성자에 의한 소프트 에러가 발생하더라도, 이러한 래치업 현상에 의해서 기억 데이터가 파괴되는 것을 방지할 수 있어, 메모리 셀에 유지된 데이터를 확실하게 유지할 수 있다.
더구나, 리프레시부가, 이러한 사이리스터 구조의 래치업에 의해서 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로 리프레시를 실행하기 때문에, 데이터 파괴의 방지 및 데이터의 유지를 더욱 확실하게 할 수 있다.

Claims (8)

  1. 데이터를 기억하는 SRAM(Static Random Access Memory)에 있어서,
    중성자에 의한 소프트 에러에 의해 상기 데이터가 파괴되는 것을 방지하고, 메모리 셀에서의 전하의 상태를 유지하기 위해, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며 상기 중성자에 의해 활성화되는 사이리스터 구조의 래치업(latch-up)에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 리프레시를 행하는 리프레시부를 포함하는 것을 특징으로 하는 SRAM.
  2. 삭제
  3. 삭제
  4. 데이터를 기억하는 SRAM(Static Random Access Memory)과,
    중성자에 의한 소프트 에러에 의해 상기 데이터가 파괴되는 것을 방지하고, 상기 SRAM의 메모리 셀에서의 전하의 상태를 유지하기 위해, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며 상기 중성자에 의해 활성화되는 사이리스터 구조의 래치업(latch-up)에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 리프레시를 행하는 리프레시부
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 데이터를 기록하는 SRAM(Static Random Access Memory)에서의 데이터 유지 방법으로서,
    중성자에 의한 소프트 에러에 의해 상기 데이터가 파괴되는 것을 방지하도록, 메모리 셀에서 전하의 상태를 유지하기 위해, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며 상기 중성자에 의해 활성화되는 사이리스터 구조의 래치업(latch-up)에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 리프레시를 행하는 리프레시 단계를 포함하는 것을 특징으로 하는 SRAM에서의 데이터 유지 방법.
  6. 데이터를 기록하는 SRAM(Static Random Access Memory)을 구비하는 전자 장치로서,
    중성자에 의한 소프트 에러에 의해 상기 데이터가 파괴되는 것을 방지하고, 상기 SRAM의 메모리 셀에서의 전하의 상태를 유지하기 위해, 상기 메모리 셀의 구조에 의해 기생적으로 존재하며 상기 중성자에 의해 활성화되는 사이리스터 구조의 래치업(latch-up)에 의해 상기 데이터가 파괴될 때까지의 데이터 파괴 시간보다도 짧은 시간 간격으로, 리프레시를 행하는 리프레시부를 포함하는 것을 특징으로 하는 전자 장치.
  7. 삭제
  8. 삭제
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