KR20020082666A - 에스램 구조 - Google Patents

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Abstract

본 발명은 에스램 구조에 관한 것으로, 좀더 상세하게는, 각 에스램 셀의 스탠바이 모드에서 불필요한 누설 전류를 발생시키는 정적 패스를 제거하기 위한 정적 패스 제거부 및 스탠바이 모드에서의 데이터 보존을 보장하기 위한 데이터 홀딩부를 포함하는 에스램 구조에 관한 것이다.
본 발명에 따르면, 에스램 구조의 스탠바이 모드에서 각 셀에 발생하는 정적 패스를 정적 패스 제거부를 통하여 제거하는 동시에 데이터 홀딩부를 통하여 보다 안정적인 데이터의 보존 특성을 보장할 수 있는 에스램 구조를 제공할 수 있다.

Description

에스램 구조 {Static Random Access Memory Structure}
본 발명은 에스램 구조의 스탠바이 모드에서 발생하는 정적 패스를 제거하여 파워 소모를 줄이는 동시에 데이터 보존 특성을 안정화시키는 에스램 구조에 관한 것이다.
최근 들어 반도체 공정의 급속한 발전으로 SOC(System-On-a-Chip) 설계가 가능하게 되어 제품의 소형화가 가속화되고 있다.
SOC 제품 개발이 가능하게 됨에 따라 임베디드 메모리(Embedded Memory)가 제품의 주요 IP(Intellectual Property)로 대두되고 있다. 즉, SOC 제품에 메모리가 지배적이 되었으며 임베드(Embed) 되는 메모리의 용량 또한 증가되고 있는 추세이다.
에스램(SRAM : Static Random Access Memory)은 전력 공급되는 한 메모리 내의 데이터 비트들의 내용이 계속 유지되는 램을 말하는데 특히, 임베디드 에스램 마이크로(Embedded SRAM Macro)는 고용량 버스들을 포함하고 있고 자주 엑세스되므로 많은 SOC 제품에 주요한 파워 소모 소스로서의 위치를 차지하고 있다.
도 1은 종래의 에스램 구조를 설명하기 위한 블록도로서, 데이터를 저장 또는 재생하는 각 셀에는 워드 라인(WL : Word-Line)과 비트 라인 쌍(비트 라인 BL : Bit-Line, 비트 라인바 /BL : Bit-Line Bar)이 교차되는 구조를 이루며, 워드 라인이 인에이블되면 해당 셀이 활성화되어 비트 라인에 의하여 데이터의 쓰기(Write) 또는 읽기(Read)가 수행된다.
이러한 에스램의 동작은 크게 읽기 모드(Read Mode)와 쓰기 모드(Write Mode) 및 스탠바이 모드(Standby Mode, Power down Mode라고도 불림)로 되어 있는데 이들 중 스탠바이 모드에서의 에스램 셀의 동작을 통하여 종래의 문제점을 도 2를 참조하여 설명하기로 한다.
일반적인 종래의 에스램 셀(Cell)은 도 2에 도시한 바와 같이 엑세스 트랜지스터 M1, M2와 풀업 트랜지스터 M3, M5 및 풀다운 트랜지스터 M4, M6의 6개의 트랜지스터로 구성되어 있다.
메모리가 스탠바이 모드로 전환되면 비트 라인과 비트 라인바는 프리차지(Precharge) 상태가 되며, 워드 라인은 디스에이블 상태가 되어 비트 라인에 한측 단자가 연결되어 있는 NMOS 억세스 트랜지스터인 M1과 M2가 턴 오프(Turn Off)되고 에스램 셀은 래치 상태를 유지하게 된다.
이때, 노드 Q1은 '0'(또는 '1')상태를 유지하고 노드 Q2는 '1'(또는 '0') 상태를 유지하고 있다고 가정하면, M5(또는 M3)와 M4(또는 M6)가 턴 온(Turn On)되어 M4-M5(또는 M3-M6)사이에 정적 패스(Static Path)가 형성되어 누설 전류가 발생하게 된다.
또한, 워드 라인이 디스에이블 상태가 되어 있는 경우에 M2(또는 M1)는 동일한 전위(Potential)를 유지하고 있기 때문에 전하 공유(Charge Sharing)가 발생하지 않지만, M1(또는 M2)의 경우에는 전위가 다르므로 전하 공유가 발생하여 M1-M4(또는 M2-M6)사이에 정적 패스가 형성되어 누설 전류가 발생하게 된다.
이러한 정적 패스는 정적 파워 소모(Static Power Dissipation)를 발생시킬 수 있다. 에스램에서 발생할 수 있는 파워 소모(Power Dissipation)에는 크게 동적 파워 소모(Dynamic Power Dissipation)와 정적 파워 소모로 구분되는데, 동적 파워 소모는 메모리의 아웃풋 로드 커패시턴스(Output Load Capacitance)의 충전/방전에 의하여 발생하는 전류와 스위칭에 의한 과도 전류에 의하여 발생되는 쇼트 회로(Short-Circuit) 전류에 의하여 소모되는 파워를 의미하며, 정적 파워 소모는 접합 누설 전류(Junction Leakage Current)와 서브 쓰레스홀드(Threshold) 효과 등 회로의 정적 패스에 의하여 발생하는 누설 전류로 인하여 소모되는 파워를 의미한다.
최근까지 동적 파워 소모를 해결하기 위한 방법들은 많이 소개되고 있다. 그러나, 정적 파워 소모는 그 소모량이 매우 미세하여 무시할 수준으로 인식되어 그 해결책이 제시되지 않았으나 에스램 장치의 고속 및 바이트 와이드(Byte-Wide)경향에 따른 에스램 제조 기술의 정밀성에 대한 요구가 증대되어 앞으로는 정적 파워 소모의 해결 방법도 매우 중요한 에스램 설계의 요소로 대두될 전망이다.
에스램 설계에 있어서 앞서 설명한 정적 패스의 형성에 의한 누설 전류의 발생은 배터리 장착 제품의 배터리 수명을 단축시키고 불필요한 파워 소모를 발생시킨다.
그러므로, 이러한 종래의 에스램 구조에서 발생하는 정적 패스를 제거하는 동시에 데이터 보존 특성도 보다 개선되는 새로운 에스램 구조의 개발이 요구되고 있다.
본 발명은 이러한 문제점들을 해결하기 위하여 창안된 것으로, 에스램 구조의 스탠바이 모드에서 각 셀에 발생하는 정적 패스를 제거하는 동시에 보다 안정적인 데이터의 보존 특성을 보장할 수 있는 에스램 구조를 제공하는데 그 목적이 있다.
도 1은 종래의 에스램 구조를 설명하기 위한 블록도이다.
도 2는 종래의 에스램 셀 구조 및 정적 패스를 설명하기 위한 회로도이다.
도 3은 본 발명의 바람직한 실시예에 따른 정적 패스 제거부가 설치된 에스램 셀 구조를 설명하기 위한 회로도이다.
도 4는 에스램 셀의 데이터 보존을 보장하기 위한 정적 패스 제거부의 컨트롤 신호를 나타내는 예시도이다.
도 5a는 본 발명의 바람직한 실시예에 따른 데이터 홀딩부를 설명하기 위한 회로도이다.
도 5b는 데이터 홀딩부에 인가되는 컨트롤 신호를 설명하기 위한 타이밍도이다.
도 6은 에스램 메모리 배열의 행을 통하여 정적 패스 제거부 및 데이터 홀딩부를 공유하는 방법을 설명하기 위한 블록도이다.
도 7은 에스램 메모리 배열의 열을 통하여 정적 패스 제거부 및 데이터 홀딩부를 공유하는 방법을 설명하기 위한 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
M1, M2 : 엑세스 트랜지스터M3, M5 : 풀업 트랜지스터
M4, M6 : 풀다운 트랜지스터200 : 정적 패스 제거부
201 : 컨트롤 신호202 : 컨트롤바 신호
400 : 데이터 홀딩부401, 402 : 인버터
이러한 목적을 달성하기 위하여 본 발명은, 제 1 및 제 2 풀업 트랜지스터와 제 1 및 제 2 풀다운 트랜지스터를 포함하는 에스램 셀들이 복수의 행렬로 배열되는 에스램 구조에 있어서, 각 에스램 셀이 스탠바이 상태일 경우 불필요한 파워 소모를 가져오는 정적 패스를 제거하는 정적 패스 제거부 및 각 에스램 셀이 스탠바이 상태일 경우 각 에스램 셀에 저장된 데이터를 래치시키는 데이터 홀딩부를 다수 구비하며, 정적 패스 제거부 및 데이터 홀딩부가 배열의 행 또는 열 단위로 각각 하나씩 공통되게 연결된다.
또한, 정적 패스 제거부는 에스램 셀의 제 1 및 제 2 풀다운 트랜지스터와 접지단 사이에 드레인단과 소오스단이 각각 연결되며 게이트단에는 컨트롤 신호가 인가되는 트랜지스터로 구성되며, 이때 컨트롤 신호는 에스램 셀이 액티브 상태일 경우 하이 신호를 트랜지스터의 게이트단에 인가하여 트랜지스터를 턴-온시키고, 에스램 셀이 스탠바이 상태일 경우 게이트단에 로우 신호를 인가하여 트랜지스터를 턴-오프시키는 신호이다.
또한, 데이터 홀딩부는 소정의 컨트롤 신호에 의하여 에스램 셀이 액티브 상태일 때는 디스에이블되고, 에스램 셀이 스탠바이 상태일 때는 인에이블되어 에스램 셀에 저장된 데이터를 래치시키는 복수의 인버터로 구성된 래치 회로로 구성된다.
이하, 본 발명이 속하는 분야에 통상의 지식을 지닌자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
또한, 이해의 편의를 위하여 비록 다른 도면에 속하더라도 동일한 구성 요소에는 동일한 부호를 부여하였음을 주의하여야 한다.
도 3은 본 발명의 바람직한 실시예에 따른 정적 패스 제거부가 설치된 에스램 셀 구조를 설명하기 위한 회로도이다.
앞서 설명한 바와 같이, 에스램 셀(Cell)은 억세스 트랜지스터 M1, M2와 풀업 트랜지스터 M3, M5 및 풀다운 트랜지스터 M4, M6의 6개의 트랜지스터로 구성되어 있으며, 스탠바이 상태가 되면 M4-M5(또는 M3-M6) 및 M1-M4(또는 M2-M6)사이에정적 패스가 형성되어 불필요한 누설 전류가 발생하게 된다.
따라서, 도 3에 도시된 바와 같이 풀다운 트랜지스터 M4 및 M6과 접지단 사이에 정적 패스 제거부(200)를 설치한다.
정적 패스 제거부는 풀다운 트랜지스터 M4 및 M6과 접지단 사이에 각각 드레인단과 소오스단이 연결된 단일 트랜지스터 M7로 구성되고 게이트단을 통하여 컨트롤 신호(201)를 입력받는다.
이때, 컨트롤 신호(201)는 에스램 셀이 쓰기, 읽기와 같은 액티브 상태일 경우 로우(Low) 신호를 인가하여 트랜지스터 M7을 턴-온(TURN-ON)시켜 접지단과 같은 기능을 수행하도록 하고, 스탠바이 상태일 경우 하이 신호(High)를 인가하여 트랜지스터 M7을 턴-오프(TURN-Off)시켜 방전 노드를 차단함으로써, M4와 M5(또는 M3와 M6)사이 및 M1과 M4(또는 M2와 M6)사이에 형성되는 정적 패스를 차단하여 정적 누설 전류를 없앨 수 있도록 한다.
그런데, 이같이 스탠바이 상태에서 M7이 턴-오프되는 동안에는 방전(Discharge) 패스를 원천적으로 봉쇄하기 때문에 래치(Latch) 구조임에도 불구하고 데이터 보존(Retain) 특성이 좋지 않아지는 문제를 유발할 수도 있다.
즉, 데이터 보존을 위해서는 노드 Q1(또는 Q2)에서 '0'을 계속적으로 유지하여야 하는데 M7이 턴-오프되어 있으므로 노드의 전하를 하여 방전하지 못하게 되어 결국 노드 Q1에서 '0' 상태를 유지하기 어렵게 된다.
이 같은 현상은 스탠바이 모드가 짧은 경우에는 별 문제가 되지 않으나 스탠바이 모드가 오랫동안 지속되는 동안에는 데이터의 손실이 발생할 가능성이 존재하게 된다.
그러므로, 이 같은 점을 보완하기 위하여 본 발명의 바람직한 실시예에 따라 2가지 방법을 제안한다.
그 첫 번째 방법은 컨트롤 신호(201)를 리프레시시킴으로써 셀의 데이터 보존을 보장하는 방법이다.
도 4는 에스램 셀의 데이터 보존을 보장하기 위한 정적 패스 제거부의 컨트롤 신호(201)를 나타내는 예시도이다.
도시된 바와 같이, 정적 패스 제어부(200)의 컨트롤 신호(201)가 일정한 주기를 가지고 토글링(Toggling)하여 데이터 손실이 발생하지 않도록 리프레시를 수행한다.
즉, 에스램 셀이 스탠바이 상태일 때, 일정 주기로 토글링된 리프레시 신호를 주어 트랜지스터 M7을 주기적으로 짧은 시간 동안 턴-온시켜 데이터의 보존을 유지하고 정적 패스로 인한 전력 소모를 줄일 수 있다.
그러므로, 정적 패스 제거부(200)는 에스램 셀이 스탠바이 상태일 때, 도 4와 같이 컨트롤 신호(201)의 주기적 토글링에 따라 스탠바이 모드 및 리프레시 모드를 반복하여 수행한다.
두 번째 방법으로는 도 5a에서 도시된 바와 같이, 데이터 홀딩(Data Holding : 400)부를 추가하여 스탠바이 모드에서의 데이터 손실을 방지한다.
데이터 홀딩부(400)의 구성은 두개의 인버터(401, 402)로 구성된 래치 구조를 가져 데이터를 홀딩하도록 되어 있으며 트랜지스터 M8로 입력되는 컨트롤바 신호(컨트롤 신호가 반전된 신호 : 202)에 의하여 동작되므로 도 5b의 타이밍도에 도시된 바와 같이, 스탠바이 모드에서만 인에이블되어 동작하고 액티브 모드에서는 디스에이블되어 작동을 하지 않는다.
회로의 동작을 설명하면, 에스램 셀이 스탠바이 상태가 되면 컨트롤 신호(201)가 로우 상태가 되고 정적 패스 제거부(200)의 트랜지스터 M7이 턴-오프된다.
동시에, 컨트롤바 신호(202)가 하이 상태가 되어 데이터 홀딩부(400)의 트랜지스터 M8이 턴-온되어 두개의 인버터로 구성된 래치 구조에 의하여 셀에 보존된 데이터가 홀딩됨으로써 에스램 셀의 스탠바이 상태에서 데이터의 보존이 보장될 수 있다.
그런데, 이러한 정적 패스 제거부(200)와 데이터 홀딩부(400)를 에스램의 단일 셀 마다 사용하는 경우 각각의 셀 마다 트랜지스터 M7 및 데이터 홀딩부(400)를 설치하여야 하므로 그 물리적 부피가 너무 커져 에리어 오버헤드(Area Overhead)가 발생할 가능성이 있다.
따라서, 이러한 데이터 홀딩부(400) 및 정적 패스 제거부(200)를 에스램 메모리 배열의 행(Row)또는 열(Column)에 공유하여 설치하는 방법을 도 6 및 도 7을 참조하여 설명한다.
도 6은 에스램 메모리 배열의 행을 통하여 정적 패스 제거부(200) 및 데이터 홀딩부(400)를 공유하는 방법을 설명하기 위한 블록도로서, 각 워드라인(WL(n), WL(n-1), WL(n-2), ...WL(1))에 속한 셀들에 대응시켜 정적 패스 제거부(200(n),200(n-1), 200(n-2), ...200(1)) 및 데이터 홀딩부(400(n), 400(n-1), 400(n-2), ...400(1))를 공유시키고 각 정적 패스 제거부에는 컨트롤 신호(201)를 인가하고 각각의 데이터 홀딩부에는 컨트롤바 신호(202)를 인가한다.
도 7은 에스램 메모리 배열의 열을 통하여 정적 패스 제거부 및 데이터 홀딩부를 공유하는 방법을 설명하기 위한 블록도로서, 각 비트라인(BL(1), BL(2), BL(3), ...BL(m))에 속한 셀 중 동일 비트라인쌍에 해당하는 셀들에 각각 대응시켜 정적 제거부(200(1), 200(2), 200(3), ...200(m)) 및 데이터 홀딩부(400(1), 400(2), 400(3), ...400(m))를 공유시키고 정적 제거부에는 컨트롤 신호(201)를, 데이터 홀딩부에는 컨트롤바 신호(202)를 인가한다.
이때, 각 행 또는 열에 설치되는 정적 패스 제거부(200(1)~200(n) 또는 200(1)~200(m))로 사용되는 트랜지스터는 각 행 또는 열에 속한 셀들을 스탠바이 상태에서 턴-오프시키는 역할만 수행하므로 트랜지스터 사이즈가 클 필요는 없으며 데이터 홀딩부(400(1)~400(n) 또는 400(1)~400(m))는 데이터 손실이 발생하지 않는 한도 내에서 트랜지스터를 사이징(Sizing)하도록 하는 것이 바람직하다.
이렇게 정적 패스 제거부 및 데이터 홀딩부를 공유한 에스램 구조를 적용하면 앞서와 같이, 각각의 에스램 셀에 NMOS 트랜지스터의 데이터 홀딩부를 추가하는 경우에 발생하는 에리어 오버헤드를 줄이면서, 정적 패스의 제거 및 데이터 보존을 보장하는 에스램 장치를 제공할 수 있다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 살펴본 바와 같이, 본 발명에 따르면 에스램 구조의 스탠바이 모드에서 각 셀에 발생하는 정적 패스를 정적 패스 제거부를 통하여 제거하는 동시에 데이터 홀딩부를 통하여 보다 안정적인 데이터의 보존 특성을 보장할 수 있는 에스램 구조를 제공할 수 있다.

Claims (6)

  1. 제 1 및 제 2 풀업 트랜지스터와 제 1 및 제 2 풀다운 트랜지스터를 포함하는 에스램 셀들이 복수의 행렬로 배열되는 에스램 구조에 있어서,
    상기 각 에스램 셀이 스탠바이 상태일 경우 불필요한 파워 소모를 가져오는 정적 패스를 제거하는 정적 패스 제거부; 및
    상기 각 에스램 셀이 스탠바이 상태일 경우 상기 각 에스램 셀에 저장된 데이터를 래치시키는 데이터 홀딩부를 다수 구비하며,
    상기 정적 패스 제거부 및 데이터 홀딩부가 상기 배열의 행 또는 열 단위로 각각 하나씩 공통되게 연결되는 것을 특징으로 하는 에스램 구조.
  2. 제 1항에 있어서, 상기 정적 패스 제거부는 상기 각 에스램 셀의 제 1 및 제 2 풀다운 트랜지스터와 접지단 사이에 드레인단과 소오스단이 각각 연결되며 게이트단에는 컨트롤 신호가 인가되는 트랜지스터인 것을 특징으로 하는 에스램 구조.
  3. 제 2항에 있어서, 상기 컨트롤 신호는 상기 각 에스램 셀이 액티브 상태일 경우 하이 신호를 상기 트랜지스터의 게이트단에 인가하여 상기 트랜지스터를 턴온시키고, 상기 각 에스램 셀이 스탠바이 상태일 경우 상기 게이트단에 로우 신호를인가하여 상기 트랜지스터를 턴오프시키는 신호인 것을 특징으로 하는 에스램 셀 구조.
  4. 제 3항에 있어서, 상기 컨트롤 신호는 상기 스탠바이 상태에서 상기 게이트단에 로우 신호를 인가할 때 상기 로우 신호와 반전된 리프레시 신호를 일정 주기로 상기 게이트단에 인가하는 것을 특징으로 하는 에스램 셀 구조.
  5. 제 1항에 있어서, 상기 데이터 홀딩부는 소정의 컨트롤 신호에 의하여 상기 각 에스램 셀이 액티브 상태일 때는 디스에이블되고, 상기 각 에스램 셀이 스탠바이 상태일 때는 인에이블되어 상기 에스램 셀에 저장된 데이터를 래치시키는 복수의 인버터로 구성된 래치 회로인 것을 특징으로 하는 에스램 셀 구조.
  6. 제 2항 또는 제 5항에 있어서, 상기 소정의 컨트롤 신호는 상기 정적 패스 제거부에 인가되는 컨트롤 신호가 반전된 신호인 것을 특징으로 하는 에스램 구조.
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