JPH0991206A - メモリ制御装置およびメモリ検査方法 - Google Patents
メモリ制御装置およびメモリ検査方法Info
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- JPH0991206A JPH0991206A JP7249540A JP24954095A JPH0991206A JP H0991206 A JPH0991206 A JP H0991206A JP 7249540 A JP7249540 A JP 7249540A JP 24954095 A JP24954095 A JP 24954095A JP H0991206 A JPH0991206 A JP H0991206A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】リフレッシュサイクルでエラー検出処理を実行
できるようにし、メモリパトロール処理を効率化を図
る。 【解決手段】各リフレッシュサイクルで、ある１つのＤ
ＲＡＭバンク２１についてはＲＡＳ、ＣＡＳがアクティ
ブにされてロウアドレスおよびカラムアドレスが与えら
れることにより、エラー検出のためのリードサイクルが
実行される。そして、ＥＣＣ回路１１１によってリード
データのＥＣＣチェックが行われる。一方、他の全ての
ＤＲＡＭバンク２２〜２４については、ＣＡＳがインア
クティブ状態に維持されることにより、エラー検出のた
めのリードサイクルで使用されているＲＡＳおよびロウ
アドレスを用いたＲＡＳオンリーリフレッシュサイクル
が実行される。従って、リフレッシュサイクルでエラー
検出処理を実行でき、システム性能を低下させることな
く、メモリパトロールを行うことが可能となる。
できるようにし、メモリパトロール処理を効率化を図
る。 【解決手段】各リフレッシュサイクルで、ある１つのＤ
ＲＡＭバンク２１についてはＲＡＳ、ＣＡＳがアクティ
ブにされてロウアドレスおよびカラムアドレスが与えら
れることにより、エラー検出のためのリードサイクルが
実行される。そして、ＥＣＣ回路１１１によってリード
データのＥＣＣチェックが行われる。一方、他の全ての
ＤＲＡＭバンク２２〜２４については、ＣＡＳがインア
クティブ状態に維持されることにより、エラー検出のた
めのリードサイクルで使用されているＲＡＳおよびロウ
アドレスを用いたＲＡＳオンリーリフレッシュサイクル
が実行される。従って、リフレッシュサイクルでエラー
検出処理を実行でき、システム性能を低下させることな
く、メモリパトロールを行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明はメモリ制御装置お
よびメモリ検査方法に関し、特に複数のＤＲＡＭバンク
から構成される大容量メモリを制御するメモリ制御装置
およびその大容量メモリの記憶内容を検査するメモリ検
査方法に関する。
よびメモリ検査方法に関し、特に複数のＤＲＡＭバンク
から構成される大容量メモリを制御するメモリ制御装置
およびその大容量メモリの記憶内容を検査するメモリ検
査方法に関する。
【０００２】
【従来の技術】一般に、ハイエンドサーバおよびメイン
フレームコンピュータなどのコンピュータにおいては、
大容量メモリ（ＤＲＡＭ）が搭載されている。この大容
量メモリを制御するメモリ制御システムは、大容量メモ
リを構成する各ＤＲＡＭバンクのメモリセルに対するリ
ード／ライトをＲＡＳ（ロウアドレスストローブ）およ
びＣＡＳ（カラムアドレスストローブ）信号を使用して
行う。
フレームコンピュータなどのコンピュータにおいては、
大容量メモリ（ＤＲＡＭ）が搭載されている。この大容
量メモリを制御するメモリ制御システムは、大容量メモ
リを構成する各ＤＲＡＭバンクのメモリセルに対するリ
ード／ライトをＲＡＳ（ロウアドレスストローブ）およ
びＣＡＳ（カラムアドレスストローブ）信号を使用して
行う。
【０００３】ところで、ＤＲＡＭバンクのメモリセル
は、定型的な例では６４ｍｓ毎に“リフレッシュ”を必
要とする。このＤＲＡＭメモリセルのリフレッシュは、
制御が容易なＣＡＳビフォアＲＡＳリフレッシュ（ＣＡ
Ｓ ｂｅｆｏｒｅ ＲＡＳ）を利用して行われている。
このＣＡＳビフォアＲＡＳリフレッシュでは、メモリコ
ントローラとＤＲＡＭとの間でデータの授受がないた
め、複数のＤＲＡＭバンクを同時にリフレッシュするの
に適している。このため、複数のＤＲＡＭバンクから構
成される大容量メモリを搭載したコンピュータのほとん
どは、ＣＡＳビフォアＲＡＳリフレッシュを採用してい
る。
は、定型的な例では６４ｍｓ毎に“リフレッシュ”を必
要とする。このＤＲＡＭメモリセルのリフレッシュは、
制御が容易なＣＡＳビフォアＲＡＳリフレッシュ（ＣＡ
Ｓ ｂｅｆｏｒｅ ＲＡＳ）を利用して行われている。
このＣＡＳビフォアＲＡＳリフレッシュでは、メモリコ
ントローラとＤＲＡＭとの間でデータの授受がないた
め、複数のＤＲＡＭバンクを同時にリフレッシュするの
に適している。このため、複数のＤＲＡＭバンクから構
成される大容量メモリを搭載したコンピュータのほとん
どは、ＣＡＳビフォアＲＡＳリフレッシュを採用してい
る。
【０００４】このＣＡＳビフォアＲＡＳリフレッシュサ
イクルでは、アドレス信号は無視される。ＤＲＡＭ内部
のリフレッシュカウンタは、すべてのメモリセルがリフ
レッシュされるように、リフレッシュサイクル毎にその
カウント値をインクリメントする。
イクルでは、アドレス信号は無視される。ＤＲＡＭ内部
のリフレッシュカウンタは、すべてのメモリセルがリフ
レッシュされるように、リフレッシュサイクル毎にその
カウント値をインクリメントする。
【０００５】一方、一般に、ＤＲＡＭではソフトエラー
によるデータの偶発的破壊が発生することが知られてい
る。このため、高信頼性が要求されるコンピュータで
は、複数のＤＲＡＭバンクから構成される大容量メモリ
の全てのデータについてエラーが発生してないかどうか
を周期的に検査するメモリパトロールが行われている。
によるデータの偶発的破壊が発生することが知られてい
る。このため、高信頼性が要求されるコンピュータで
は、複数のＤＲＡＭバンクから構成される大容量メモリ
の全てのデータについてエラーが発生してないかどうか
を周期的に検査するメモリパトロールが行われている。
【０００６】１ＧＢオーダーのメモリの場合には、１日
に１ビット程度のソフトエラーが発生すると言う報告が
あるため、１日１回は全メモリについてのメモリパトロ
ールを行う必要がある。このメモリパトロールではエラ
ー検出のためにメモリリードが実行されるため、このメ
モリパトロールをソフトウェアによって実行すると、こ
れによってシステム性能の低下が引き起こされる。特
に、最近では、記憶容量の増大に伴ってメモリエラーに
よる故障率が高くなっており、メモリパトロールを実行
する頻度も増えている。従って、メモリパトロールがシ
ステム性能に与える影響も大きくなってきている。
に１ビット程度のソフトエラーが発生すると言う報告が
あるため、１日１回は全メモリについてのメモリパトロ
ールを行う必要がある。このメモリパトロールではエラ
ー検出のためにメモリリードが実行されるため、このメ
モリパトロールをソフトウェアによって実行すると、こ
れによってシステム性能の低下が引き起こされる。特
に、最近では、記憶容量の増大に伴ってメモリエラーに
よる故障率が高くなっており、メモリパトロールを実行
する頻度も増えている。従って、メモリパトロールがシ
ステム性能に与える影響も大きくなってきている。
【０００７】
【発明が解決しようとする課題】このように、大容量Ｄ
ＲＡＭメモリを搭載するシステムでは、メモリパトロー
ルおよびリフレッシュを周期的に行うことが必要であ
る。しかし、ＤＲＡＭメモリのリフレッシュのためにＣ
ＡＳビフォアＲＡＳリフレッシュ処理を用いる従来のメ
モリ制御システムでは、そのリフレッシュ処理は、デー
タ読み出しが行われた後に行われるエラーチェックやエ
ラー訂正の手段としては何等役に立たない。このため、
メモリチェック及び修正を行うためのメモリパトロール
がソフトウェアにまかされることになり、システム性能
が低下されるという問題がある。
ＲＡＭメモリを搭載するシステムでは、メモリパトロー
ルおよびリフレッシュを周期的に行うことが必要であ
る。しかし、ＤＲＡＭメモリのリフレッシュのためにＣ
ＡＳビフォアＲＡＳリフレッシュ処理を用いる従来のメ
モリ制御システムでは、そのリフレッシュ処理は、デー
タ読み出しが行われた後に行われるエラーチェックやエ
ラー訂正の手段としては何等役に立たない。このため、
メモリチェック及び修正を行うためのメモリパトロール
がソフトウェアにまかされることになり、システム性能
が低下されるという問題がある。
【０００８】この発明はこのような点に鑑みてなされた
もので、複数のＤＲＡＭバンクから構成される大容量メ
モリに必要なリフレッシュサイクルでエラー検出処理を
実行できるようにし、システム性能を低下させることな
くメモリパトロールを行うことが可能なメモリ制御装置
およびメモリ検査方法を提供することを目的とする。
もので、複数のＤＲＡＭバンクから構成される大容量メ
モリに必要なリフレッシュサイクルでエラー検出処理を
実行できるようにし、システム性能を低下させることな
くメモリパトロールを行うことが可能なメモリ制御装置
およびメモリ検査方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、同一のアド
レスバスおよびデータバスに共通接続された複数のＤＲ
ＡＭバンクを含むメモリを制御するメモリ制御装置にお
いて、前記メモリに記憶されている全てのデータを読出
すためにリードサイクルを繰り返し実行し、リードデー
タ毎にエラー検出を行うエラーチェック手段を具備し、
このエラーチェック手段は、リフレッシュサイクル毎
に、前記複数のＤＲＡＭバンクの１つに対してはＲＡＳ
およびＣＡＳをアクティブにして前記アドレスバス上に
所定のロウアドレスおよびカラムアドレスを出力するこ
とによって前記エラー検出のためのリードサイクルを実
行し、他のＤＲＡＭバンクに対してはそれらに対応する
ＣＡＳをインアクティブにすることによって前記アクテ
ィブにされたＲＡＳおよびロウアドレスを利用したＲＡ
Ｓオンリーリフレッシュサイクルを実行することを特徴
とする。
レスバスおよびデータバスに共通接続された複数のＤＲ
ＡＭバンクを含むメモリを制御するメモリ制御装置にお
いて、前記メモリに記憶されている全てのデータを読出
すためにリードサイクルを繰り返し実行し、リードデー
タ毎にエラー検出を行うエラーチェック手段を具備し、
このエラーチェック手段は、リフレッシュサイクル毎
に、前記複数のＤＲＡＭバンクの１つに対してはＲＡＳ
およびＣＡＳをアクティブにして前記アドレスバス上に
所定のロウアドレスおよびカラムアドレスを出力するこ
とによって前記エラー検出のためのリードサイクルを実
行し、他のＤＲＡＭバンクに対してはそれらに対応する
ＣＡＳをインアクティブにすることによって前記アクテ
ィブにされたＲＡＳおよびロウアドレスを利用したＲＡ
Ｓオンリーリフレッシュサイクルを実行することを特徴
とする。
【００１０】このメモリ制御装置においては、各リフレ
ッシュサイクルで、ある１つのＤＲＡＭバンクについて
はＲＡＳ、ＣＡＳがアクブイブにされてロウアドレスお
よびカラムアドレスが与えられることにより、エラー検
出のためのリードサイクルが実行される。一方、他の全
てのＤＲＡＭバンクについては、ＣＡＳがインアクティ
ブ状態に維持されることにより、エラー検出のためのリ
ードサイクルで使用されているＲＡＳおよびロウアドレ
スを用いたＲＡＳオンリーリフレッシュサイクルが実行
される。エラー検出のためのリードサイクルが行われた
ＤＲＡＭバンクからのリードデータは、メモリ制御装置
内のＥＣＣ回路などでエラー検出される。エラーが存在
する場合は、必要に応じて訂正データが書き戻される。
エラーが存在しない場合は、メモリセルのデータがリー
ドリフレッシュされることになる。従って、リフレッシ
ュサイクルでエラー検出処理を実行できるようになり、
システム性能を低下させることなくメモリパトロールを
行うことが可能となる。
ッシュサイクルで、ある１つのＤＲＡＭバンクについて
はＲＡＳ、ＣＡＳがアクブイブにされてロウアドレスお
よびカラムアドレスが与えられることにより、エラー検
出のためのリードサイクルが実行される。一方、他の全
てのＤＲＡＭバンクについては、ＣＡＳがインアクティ
ブ状態に維持されることにより、エラー検出のためのリ
ードサイクルで使用されているＲＡＳおよびロウアドレ
スを用いたＲＡＳオンリーリフレッシュサイクルが実行
される。エラー検出のためのリードサイクルが行われた
ＤＲＡＭバンクからのリードデータは、メモリ制御装置
内のＥＣＣ回路などでエラー検出される。エラーが存在
する場合は、必要に応じて訂正データが書き戻される。
エラーが存在しない場合は、メモリセルのデータがリー
ドリフレッシュされることになる。従って、リフレッシ
ュサイクルでエラー検出処理を実行できるようになり、
システム性能を低下させることなくメモリパトロールを
行うことが可能となる。
【００１１】また、この発明は、メモリを構成する複数
のＤＲＡＭバンクを互いに独立してアクセス制御可能な
メモリ制御装置において、前記メモリに記憶されている
全てのデータを読出すためにリードサイクルを繰り返し
実行し、リードデータ毎にエラー検出を行うエラーチェ
ック手段を具備し、このエラーチェック手段は、前記複
数のＤＲＡＭバンクにそれぞれ対応して設けられ、対応
するＤＲＡＭバンクからのリードデータについてエラー
検出および訂正を行う複数のエラー検出および訂正回路
を具備し、リフレッシュサイクル毎に、前記複数のＤＲ
ＡＭバンクそれぞれに対して前記エラー検出のためのリ
ードサイクルを並行して実行することを特徴とする。
のＤＲＡＭバンクを互いに独立してアクセス制御可能な
メモリ制御装置において、前記メモリに記憶されている
全てのデータを読出すためにリードサイクルを繰り返し
実行し、リードデータ毎にエラー検出を行うエラーチェ
ック手段を具備し、このエラーチェック手段は、前記複
数のＤＲＡＭバンクにそれぞれ対応して設けられ、対応
するＤＲＡＭバンクからのリードデータについてエラー
検出および訂正を行う複数のエラー検出および訂正回路
を具備し、リフレッシュサイクル毎に、前記複数のＤＲ
ＡＭバンクそれぞれに対して前記エラー検出のためのリ
ードサイクルを並行して実行することを特徴とする。
【００１２】このメモリ制御装置においては、複数のＤ
ＲＡＭバンクを並行してアクセスすることができ、また
そのメモリ制御装置内部には、複数のＤＲＡＭバンクに
それぞれ対応する複数のエラー検出および訂正回路が設
けられている。このため、リフレッシュサイクル毎に、
前記複数のＤＲＡＭバンクそれぞれに対して前記エラー
検出のためのリードサイクルを並行して実行することに
より、各ＤＲＡＭバンクについてエラー検出とリフレッ
シュを同時に行うことができる。よって、さらに効率的
なメモリパトロールを実現できる。
ＲＡＭバンクを並行してアクセスすることができ、また
そのメモリ制御装置内部には、複数のＤＲＡＭバンクに
それぞれ対応する複数のエラー検出および訂正回路が設
けられている。このため、リフレッシュサイクル毎に、
前記複数のＤＲＡＭバンクそれぞれに対して前記エラー
検出のためのリードサイクルを並行して実行することに
より、各ＤＲＡＭバンクについてエラー検出とリフレッ
シュを同時に行うことができる。よって、さらに効率的
なメモリパトロールを実現できる。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の第１の実施
形態に係るメモリ制御装置を使用したメモリ制御システ
ムの構成が示されている。このメモリ制御システムはＤ
ＲＡＭを使用した大容量メモリを搭載するコンピュータ
に適用されるものである。ここでは、メモリコントロー
ラ１１によって４つのＤＲＡＭバンク２１〜２４を制御
する場合を例示して説明する。
実施形態を説明する。図１には、この発明の第１の実施
形態に係るメモリ制御装置を使用したメモリ制御システ
ムの構成が示されている。このメモリ制御システムはＤ
ＲＡＭを使用した大容量メモリを搭載するコンピュータ
に適用されるものである。ここでは、メモリコントロー
ラ１１によって４つのＤＲＡＭバンク２１〜２４を制御
する場合を例示して説明する。
【００１４】このメモリコントローラ１１はゲートアレ
イを用いて実現される１チップＬＳＩであり、エラー検
出および訂正のためのコントロールロジックとしてＥＣ
Ｃ回路１１１を内蔵している。また、このメモリコント
ローラ１１は、ＤＲＡＭバンク２１〜２４のメモリパト
ロールをリフレッシュサイクルで実行する機能を有して
いる。リフレッシュサイクルはリフレッシュタイマ３１
から定期的（通常、６４ｍｓ単位）に発生されるリフレ
ッシュ割り込み信号に応答してメモリコントローラ１１
内のリクエストバッファにリフレッシュ要求がセットさ
れる度に、全てのロウアドレスを一巡するまで繰り返し
実行される。したがって、１ロウライン当たりのリフレ
ッシュサイクルは、１５．７μｓに１回程度の割合で実
行される。
イを用いて実現される１チップＬＳＩであり、エラー検
出および訂正のためのコントロールロジックとしてＥＣ
Ｃ回路１１１を内蔵している。また、このメモリコント
ローラ１１は、ＤＲＡＭバンク２１〜２４のメモリパト
ロールをリフレッシュサイクルで実行する機能を有して
いる。リフレッシュサイクルはリフレッシュタイマ３１
から定期的（通常、６４ｍｓ単位）に発生されるリフレ
ッシュ割り込み信号に応答してメモリコントローラ１１
内のリクエストバッファにリフレッシュ要求がセットさ
れる度に、全てのロウアドレスを一巡するまで繰り返し
実行される。したがって、１ロウライン当たりのリフレ
ッシュサイクルは、１５．７μｓに１回程度の割合で実
行される。
【００１５】各ＤＲＡＭバンク２１〜２４は、複数のＤ
ＲＡＭチップから構成されている。これらＤＲＡＭバン
ク２１〜２４のデータ入出力ポートはデータバス１２に
共通接続され、またアトレス入力ポートもアドレスバス
１３に共通接続されている。データバス１２は、一度に
一つのＤＲＡＭバンクとの間のデータ入出力しか取り扱
うことができない。すなわち、これらＤＲＡＭバンク２
１〜２４に対するデータのリード／ライトは、メモリコ
ントローラ１１によって択一的に行われる。
ＲＡＭチップから構成されている。これらＤＲＡＭバン
ク２１〜２４のデータ入出力ポートはデータバス１２に
共通接続され、またアトレス入力ポートもアドレスバス
１３に共通接続されている。データバス１２は、一度に
一つのＤＲＡＭバンクとの間のデータ入出力しか取り扱
うことができない。すなわち、これらＤＲＡＭバンク２
１〜２４に対するデータのリード／ライトは、メモリコ
ントローラ１１によって択一的に行われる。
【００１６】ここで、この実施形態１で使用されるリフ
レッシュ方式の原理について説明する。すなわち、リフ
レッシュ割り込みが発生すると、ＤＲＡＭバンク２１〜
２４の中の１つのバンクのデータが実際に読み出され、
その間にその他のバンクはリフレッシュだけが実行され
る。ＤＲＡＭバンクから読み出されたデータは、その後
メモリコントローラ１１のＥＣＣ回路１１１に送られ、
そこでエラーがチェックされる。エラーが存在する場合
は、修正されてメモリに書き戻される。エラーが存在し
ない場合は、メモリセルのデータが読み出しの状態から
リフレッシュされる。次の行アドレスもこのようにリフ
レッシュされ、１つのＤＲＡＭバンクが完全にリフレッ
シュされるまで同様の処理が繰り返される。その他のメ
モリバンクは、その後同様にしてチェックされる。
レッシュ方式の原理について説明する。すなわち、リフ
レッシュ割り込みが発生すると、ＤＲＡＭバンク２１〜
２４の中の１つのバンクのデータが実際に読み出され、
その間にその他のバンクはリフレッシュだけが実行され
る。ＤＲＡＭバンクから読み出されたデータは、その後
メモリコントローラ１１のＥＣＣ回路１１１に送られ、
そこでエラーがチェックされる。エラーが存在する場合
は、修正されてメモリに書き戻される。エラーが存在し
ない場合は、メモリセルのデータが読み出しの状態から
リフレッシュされる。次の行アドレスもこのようにリフ
レッシュされ、１つのＤＲＡＭバンクが完全にリフレッ
シュされるまで同様の処理が繰り返される。その他のメ
モリバンクは、その後同様にしてチェックされる。
【００１７】このリフレッシュ方法によれば、リフレッ
シュサイクルでエラーチェックが行われる。したがっ
て、１６ＭＢのメモリが約１分でリフレッシュされるこ
とを想定すると、１ＧＢのメモリでも、約１時間でメモ
リパトロールを完了することができる。
シュサイクルでエラーチェックが行われる。したがっ
て、１６ＭＢのメモリが約１分でリフレッシュされるこ
とを想定すると、１ＧＢのメモリでも、約１時間でメモ
リパトロールを完了することができる。
【００１８】次に、図２を参照して、図１のメモリコン
トローラ１１とＤＲＡＭバンク２１〜２４との間の具体
的な接続関係の一例を説明する。前述したように、ＤＲ
ＡＭバンク２１〜２４には、データバス１２およびアド
レスバス１３に共通接続されている。また、これらＤＲ
ＡＭバンク２１〜２４を択一的にリード／ライトするた
めに、ＣＡＳ線以外のメモリ制御信号線（ＲＡＳ線、ラ
イトイネーブルＷＥ線、アウトプットイネーブルＯＥ
線）については全て共通化されている。
トローラ１１とＤＲＡＭバンク２１〜２４との間の具体
的な接続関係の一例を説明する。前述したように、ＤＲ
ＡＭバンク２１〜２４には、データバス１２およびアド
レスバス１３に共通接続されている。また、これらＤＲ
ＡＭバンク２１〜２４を択一的にリード／ライトするた
めに、ＣＡＳ線以外のメモリ制御信号線（ＲＡＳ線、ラ
イトイネーブルＷＥ線、アウトプットイネーブルＯＥ
線）については全て共通化されている。
【００１９】リフレッシュサイクルにおいては、現在検
査対象となっているＤＲＡＭバンク（例えば、ＤＲＡＭ
バンク２１）に対してはＲＡＳおよびＣＡＳ（ＣＡＳ
０）信号がアクティブにされ、且つアドレスバス１３上
にロウアドレスおよびカラムアドレスが順次出力され
る。これによって、ロウアドレスおよびカラムアドレス
によって指定されるＤＲＡＭバンク２１の記憶位置のデ
ータがデータバス１２上に読み出される。
査対象となっているＤＲＡＭバンク（例えば、ＤＲＡＭ
バンク２１）に対してはＲＡＳおよびＣＡＳ（ＣＡＳ
０）信号がアクティブにされ、且つアドレスバス１３上
にロウアドレスおよびカラムアドレスが順次出力され
る。これによって、ロウアドレスおよびカラムアドレス
によって指定されるＤＲＡＭバンク２１の記憶位置のデ
ータがデータバス１２上に読み出される。
【００２０】一方、他の３つのＤＲＡＭバンク（ここ
で、ＤＲＡＭバンク２２〜２４）については、それぞれ
の対応するＣＡＳ（ＣＡＳ１〜ＣＡＳ３）がインアクテ
ィブ状態に維持される。このため、ＤＲＡＭバンク２２
〜２４においては、リードサイクルの代りに、ＤＲＡＭ
バンク２１のリードサイクルで使用されているＲＡＳお
よびロウアドレスを用いたＲＡＳオンリーリフレッシュ
サイクルだけが実行される。このＲＡＳオンリーリフレ
ッシュサイクルでは、ロウアドレスで指定されたロウラ
インのセル群がリフレッシュされる。
で、ＤＲＡＭバンク２２〜２４）については、それぞれ
の対応するＣＡＳ（ＣＡＳ１〜ＣＡＳ３）がインアクテ
ィブ状態に維持される。このため、ＤＲＡＭバンク２２
〜２４においては、リードサイクルの代りに、ＤＲＡＭ
バンク２１のリードサイクルで使用されているＲＡＳお
よびロウアドレスを用いたＲＡＳオンリーリフレッシュ
サイクルだけが実行される。このＲＡＳオンリーリフレ
ッシュサイクルでは、ロウアドレスで指定されたロウラ
インのセル群がリフレッシュされる。
【００２１】次に、図３および図４を参照して、ＤＲＡ
Ｍバンク２１〜２４の各々に記憶されるデータ構造につ
いて説明する。ここでは、リードデータのエラーを検出
するためにＥＣＣが利用されており、３２ビットデータ
毎に８ビットまたは７ビットのＥＣＣが付加されてい
る。この場合、各ＤＲＡＭバンクは図４のように構成す
る事ができる。
Ｍバンク２１〜２４の各々に記憶されるデータ構造につ
いて説明する。ここでは、リードデータのエラーを検出
するためにＥＣＣが利用されており、３２ビットデータ
毎に８ビットまたは７ビットのＥＣＣが付加されてい
る。この場合、各ＤＲＡＭバンクは図４のように構成す
る事ができる。
【００２２】図４は、１６ＭＢのＤＲＡＭバンク（１６
Ｍｂｉｔ（４Ｍ×４ｂｉｔ）×８（＋ＥＣＣ）の構成例
であり、データ記憶用の８個の１６Ｍｂｉｔ（４Ｍ×４
ｂｉｔ）ＤＲＡＭチップと、ＥＣＣ記憶用の２個の１６
Ｍｂｉｔ（４Ｍ×４ｂｉｔ）ＤＲＡＭチップが利用され
ている。
Ｍｂｉｔ（４Ｍ×４ｂｉｔ）×８（＋ＥＣＣ）の構成例
であり、データ記憶用の８個の１６Ｍｂｉｔ（４Ｍ×４
ｂｉｔ）ＤＲＡＭチップと、ＥＣＣ記憶用の２個の１６
Ｍｂｉｔ（４Ｍ×４ｂｉｔ）ＤＲＡＭチップが利用され
ている。
【００２３】リードサイクルにおいては、データ記憶用
の８個の１６Ｍｂｉｔ（４Ｍ×４ｂｉｔ）ＤＲＡＭチッ
プからはそれぞれの対応する記憶位置から４ビットずつ
データが読み出され、またＥＣＣ記憶用の２個の１６Ｍ
ｂｉｔ（４Ｍ×４ｂｉｔ）ＤＲＡＭチップの双方からも
それぞれの対応する記憶位置から４ビットずつ（一方が
３ビットの場合もある）ＥＣＣデータが読み出される。
これにより、図３のデータ構造のデータがリードデータ
としてメモリコントローラ１１に送られる。
の８個の１６Ｍｂｉｔ（４Ｍ×４ｂｉｔ）ＤＲＡＭチッ
プからはそれぞれの対応する記憶位置から４ビットずつ
データが読み出され、またＥＣＣ記憶用の２個の１６Ｍ
ｂｉｔ（４Ｍ×４ｂｉｔ）ＤＲＡＭチップの双方からも
それぞれの対応する記憶位置から４ビットずつ（一方が
３ビットの場合もある）ＥＣＣデータが読み出される。
これにより、図３のデータ構造のデータがリードデータ
としてメモリコントローラ１１に送られる。
【００２４】次に、図５のタイミングチャートを参照し
て、実施形態１のリフレッシュ動作について説明する。
図においては、ＲＡＳ、ＣＡＳ０−３、ＯＥ、ＷＥは全
てロウアクティブの信号として示されている。
て、実施形態１のリフレッシュ動作について説明する。
図においては、ＲＡＳ、ＣＡＳ０−３、ＯＥ、ＷＥは全
てロウアクティブの信号として示されている。
【００２５】図５のタイミングチャートから分かるよう
に、ＲＡＳはロウアドレスがレディ状態の時にアクティ
ブに設定され、続いて、ＣＡＳは列アドレスがレディ状
態の時にアクティブに設定される。ＯＥもアクティブ状
態となり、現在のロウおよびカラムアドレスで指定され
る記憶位置のデータがデータバス１２上に送出される。
ここで注意すべき点は、実際にデータが読み出されるの
は１つのバンク（ここでは、ＤＲＡＭバンク２１）のみ
であることである。ＣＡＳ信号が非動作状態のバンク
（この例では、ＤＲＡＭバンク２２〜２４）は、データ
バス１２にデータを送出せずに、ＤＲＡＭバンク２１の
リードアクセスのためにＲＡＳおよびロウアドレスによ
って現在のロウアドレスに対応するそれぞれのセルがリ
フレッシュされる（ＲＡＳオンリーリフレッシュ）。
に、ＲＡＳはロウアドレスがレディ状態の時にアクティ
ブに設定され、続いて、ＣＡＳは列アドレスがレディ状
態の時にアクティブに設定される。ＯＥもアクティブ状
態となり、現在のロウおよびカラムアドレスで指定され
る記憶位置のデータがデータバス１２上に送出される。
ここで注意すべき点は、実際にデータが読み出されるの
は１つのバンク（ここでは、ＤＲＡＭバンク２１）のみ
であることである。ＣＡＳ信号が非動作状態のバンク
（この例では、ＤＲＡＭバンク２２〜２４）は、データ
バス１２にデータを送出せずに、ＤＲＡＭバンク２１の
リードアクセスのためにＲＡＳおよびロウアドレスによ
って現在のロウアドレスに対応するそれぞれのセルがリ
フレッシュされる（ＲＡＳオンリーリフレッシュ）。
【００２６】ＤＲＡＭバンク２１については１つのカラ
ムに含まれるセルからの読み出しにより、自動的にその
カラムを含むロウライン全てのセルがリフレッシュされ
る（リードリフレッシュ）。
ムに含まれるセルからの読み出しにより、自動的にその
カラムを含むロウライン全てのセルがリフレッシュされ
る（リードリフレッシュ）。
【００２７】すべてのロウラインについて上述のリフレ
ッシュサイクルを繰り返すと、ＤＲＡＭバンク２１（バ
ンク＃０）のすべてのロウラインの第１列のセルからの
データ読み出しと、全てのＤＲＡＭバンク２１〜２４の
全てのロウラインのリフレッシュを行ったことになる。
同様の処理が、ＤＲＡＭバンク２１（バンク＃０）のす
べてのカラムについて実行されるまで繰り返され、その
後、検査対象のバンクがＤＲＡＭバンク２１から２２に
切替えられる。この場合、今度は、ＣＡＳ０、ＣＡＳ２
及びＣＡＳ３はインアクティブ状態に、ＣＡＳ１はアク
ティブ状態に設定される。
ッシュサイクルを繰り返すと、ＤＲＡＭバンク２１（バ
ンク＃０）のすべてのロウラインの第１列のセルからの
データ読み出しと、全てのＤＲＡＭバンク２１〜２４の
全てのロウラインのリフレッシュを行ったことになる。
同様の処理が、ＤＲＡＭバンク２１（バンク＃０）のす
べてのカラムについて実行されるまで繰り返され、その
後、検査対象のバンクがＤＲＡＭバンク２１から２２に
切替えられる。この場合、今度は、ＣＡＳ０、ＣＡＳ２
及びＣＡＳ３はインアクティブ状態に、ＣＡＳ１はアク
ティブ状態に設定される。
【００２８】たとえば、１６ＭＢのＤＲＡＭバンクを想
定すると、以下のような計算が成り立つ。 例： 16 MB DRAM バンク (16M-bit (4M x 4-bit) x 8 (+ECC)): ロウアドレス：12-bits ロウライン数：2 exp 12 = 4,096 カラムアドレス：10-bits カラム数 ：2 exp 10 = 1,024 すべてのメモリセルをリフレッシュするために、図６の
フローチャートで示されているようなアルゴリズムが実
行される。すなわち、 ＤＲＡＭバンクについて：０からバンク数−１（この例
では"4-1" ）まで検査対象のバンク番号を１つのバンク
の検査完了毎に順次更新（Ｂａｎｋループ） カラムについて ：０からカラム数−１（16MBバ
ンクの例では"1024-1"）まで１つのバンクの全ロウのリ
フレッシュ完了毎に順次更新（Ｃｏｌループ） ロウについて ：０からロウ数−１（16MBバン
クの例では"4096-1"）までリフレッシュサイクル毎に順
次更新する（Ｒｏｗループ） という処理が行われる。
定すると、以下のような計算が成り立つ。 例： 16 MB DRAM バンク (16M-bit (4M x 4-bit) x 8 (+ECC)): ロウアドレス：12-bits ロウライン数：2 exp 12 = 4,096 カラムアドレス：10-bits カラム数 ：2 exp 10 = 1,024 すべてのメモリセルをリフレッシュするために、図６の
フローチャートで示されているようなアルゴリズムが実
行される。すなわち、 ＤＲＡＭバンクについて：０からバンク数−１（この例
では"4-1" ）まで検査対象のバンク番号を１つのバンク
の検査完了毎に順次更新（Ｂａｎｋループ） カラムについて ：０からカラム数−１（16MBバ
ンクの例では"1024-1"）まで１つのバンクの全ロウのリ
フレッシュ完了毎に順次更新（Ｃｏｌループ） ロウについて ：０からロウ数−１（16MBバン
クの例では"4096-1"）までリフレッシュサイクル毎に順
次更新する（Ｒｏｗループ） という処理が行われる。
【００２９】ところで、従来のメモリコントローラで
は、そのメモリコントローラ内のＥＣＣ回路は、通常、
メモリから読み出されたデータがプロセッサバスに送ら
れる前にデータのエラーチェックを行うためにだけ用い
られる。通常のメモリからの読み出しの場合、ＥＣＣが
１ビットのエラーを検出すると、ＥＣＣは訂正したデー
タをプロセッサバスを介してプロセッサに送るが、訂正
したデータをメモリに書き戻すことはしない。２ビット
のエラーが検出されると、ＥＣＣは、マシンチェックを
要求し、システムは運転停止されなければならない。
は、そのメモリコントローラ内のＥＣＣ回路は、通常、
メモリから読み出されたデータがプロセッサバスに送ら
れる前にデータのエラーチェックを行うためにだけ用い
られる。通常のメモリからの読み出しの場合、ＥＣＣが
１ビットのエラーを検出すると、ＥＣＣは訂正したデー
タをプロセッサバスを介してプロセッサに送るが、訂正
したデータをメモリに書き戻すことはしない。２ビット
のエラーが検出されると、ＥＣＣは、マシンチェックを
要求し、システムは運転停止されなければならない。
【００３０】ここで重要な点は、従来では、１ビットの
エラーを含むデータはメモリに書き戻されないというこ
とである。したがって、エラーは何度も何度も生じ、プ
ロセッサがメモリにデータを実際に書き込むまで繰り返
し生じる。また、１ビットエラーが発生しているデータ
にもう１ビットエラーが発生すると、マシンチェックと
なる。これが、メモリパトロールを行って、データエラ
ーが連続して生じるメモリセルをチェックする理由であ
る。
エラーを含むデータはメモリに書き戻されないというこ
とである。したがって、エラーは何度も何度も生じ、プ
ロセッサがメモリにデータを実際に書き込むまで繰り返
し生じる。また、１ビットエラーが発生しているデータ
にもう１ビットエラーが発生すると、マシンチェックと
なる。これが、メモリパトロールを行って、データエラ
ーが連続して生じるメモリセルをチェックする理由であ
る。
【００３１】この実施形態においては、リフレッシュサ
イクルで読み出されたリードデータがメモリコントロー
ラ１１に入ると、ＥＣＣ回路１１１によってエラーチェ
ックが行われる。そして、このリードデータが実際に１
ビットのエラーを含んでいる場合は、ＥＣＣ回路１１１
内で訂正され、その訂正されたデータがメモリに書き戻
される。このように、この実施形態におけるリードリフ
レッシュ処理は、メモリの１ビットのエラーを除去する
メモリパトロールの作業を兼ねている。
イクルで読み出されたリードデータがメモリコントロー
ラ１１に入ると、ＥＣＣ回路１１１によってエラーチェ
ックが行われる。そして、このリードデータが実際に１
ビットのエラーを含んでいる場合は、ＥＣＣ回路１１１
内で訂正され、その訂正されたデータがメモリに書き戻
される。このように、この実施形態におけるリードリフ
レッシュ処理は、メモリの１ビットのエラーを除去する
メモリパトロールの作業を兼ねている。
【００３２】訂正データをメモリに書き戻すためのライ
トサイクルのタイミングの一例を図７に示す。図７から
分かるように、ＤＲＡＭバンク２１に対するリードサイ
クルで読み出されたリードデータはデータバス１２を介
してＥＣＣ回路１１１に送られ、そこで、そのリードデ
ータに含まれるＥＣＣデータを利用したエラー検出処理
（ＥＣＣチェック）が行われる。１ビットのエラーが含
まれている場合には、そのリードデータはＥＣＣ回路１
１１によって訂正され、その訂正データを書き戻すため
のライトサイクルが実行される。このライトサイクルで
は、先行するリードサイクルのＲＡＳがそのままアクテ
ィブ状態に維持され、ＣＡＳ０およびカラムアドレスは
再度アクティブにされる。さらに、ＣＡＳ０に同期して
ＷＥもアクティブにされる。この場合、カラムアドレス
の値は、先行するリードサイクルにおけるカラムアドレ
スと同一値である。そして、ＥＣＣ回路１１１によって
訂正されたデータがデータバス１２上に出力され、それ
がエラー発生したＤＲＡＭバンク２１の記憶位置に書き
込まれる。
トサイクルのタイミングの一例を図７に示す。図７から
分かるように、ＤＲＡＭバンク２１に対するリードサイ
クルで読み出されたリードデータはデータバス１２を介
してＥＣＣ回路１１１に送られ、そこで、そのリードデ
ータに含まれるＥＣＣデータを利用したエラー検出処理
（ＥＣＣチェック）が行われる。１ビットのエラーが含
まれている場合には、そのリードデータはＥＣＣ回路１
１１によって訂正され、その訂正データを書き戻すため
のライトサイクルが実行される。このライトサイクルで
は、先行するリードサイクルのＲＡＳがそのままアクテ
ィブ状態に維持され、ＣＡＳ０およびカラムアドレスは
再度アクティブにされる。さらに、ＣＡＳ０に同期して
ＷＥもアクティブにされる。この場合、カラムアドレス
の値は、先行するリードサイクルにおけるカラムアドレ
スと同一値である。そして、ＥＣＣ回路１１１によって
訂正されたデータがデータバス１２上に出力され、それ
がエラー発生したＤＲＡＭバンク２１の記憶位置に書き
込まれる。
【００３３】一方、ＤＲＡＭバンク２１からのリードデ
ータにエラーが含まれてない場合には、図７に破線で示
されているようにＣＡＳ０が再アクティブされる前にＲ
ＡＳがインアクティブにされ、訂正データを書き戻すた
めのライトサイクルは実行されない。
ータにエラーが含まれてない場合には、図７に破線で示
されているようにＣＡＳ０が再アクティブされる前にＲ
ＡＳがインアクティブにされ、訂正データを書き戻すた
めのライトサイクルは実行されない。
【００３４】なお、通常、ＥＣＣ回路１１１から訂正デ
ータが出力されなければ、データバス１２上にはリード
サイクルにおけるリードデータの値がそのまま維持され
ている。このため、エラー発生の有無に拘らず、リード
サイクルに後続して前述のライトサイクルを常時実行す
るようにメモリコントローラ１１をプログラムしておく
ことも可能である。この場合、エラーが発生しなけれ
ば、リードサイクルでデータバス１２に読み出されたリ
ードデータがそのまま書き込まれることになる。これに
より、メモリコントローラ１１のサイクル制御の簡単化
を実現することが可能になる。
ータが出力されなければ、データバス１２上にはリード
サイクルにおけるリードデータの値がそのまま維持され
ている。このため、エラー発生の有無に拘らず、リード
サイクルに後続して前述のライトサイクルを常時実行す
るようにメモリコントローラ１１をプログラムしておく
ことも可能である。この場合、エラーが発生しなけれ
ば、リードサイクルでデータバス１２に読み出されたリ
ードデータがそのまま書き込まれることになる。これに
より、メモリコントローラ１１のサイクル制御の簡単化
を実現することが可能になる。
【００３５】以上のように、実施形態１の構成によれ
ば、リフレッシュサイクルでエラー検出および訂正処理
を実行できるようになり、システム性能を低下させるこ
となくメモリパトロールを行うことが可能となる。
ば、リフレッシュサイクルでエラー検出および訂正処理
を実行できるようになり、システム性能を低下させるこ
となくメモリパトロールを行うことが可能となる。
【００３６】ここで、実際の数値で実施形態１の効果を
考察する。６４ｍｓ毎にリフレッシュすることを考慮す
ると、１６ＭＢのＤＲＡＭモジュールのエラーチェック
に要する時間は、 64ms/col * 1,024col=65.5s となる。
考察する。６４ｍｓ毎にリフレッシュすることを考慮す
ると、１６ＭＢのＤＲＡＭモジュールのエラーチェック
に要する時間は、 64ms/col * 1,024col=65.5s となる。
【００３７】１ＧＢのメモリを持つ非常に大規模な機器
を考えると、以下の計算が成り立つ。 1GB = 1,024MB 1,024MB/16MB = 64 64 * 65.5s = 4,194.3s = 69.9 min. このように、約７０分の間にエラーチェックとデータ修
正を行いながら、その間に通常のシステム動作を行うこ
とが可能である。これが、オペレーティングシステムに
より行う通常のメモリパトロール法に比べて大いに優れ
ている点である。
を考えると、以下の計算が成り立つ。 1GB = 1,024MB 1,024MB/16MB = 64 64 * 65.5s = 4,194.3s = 69.9 min. このように、約７０分の間にエラーチェックとデータ修
正を行いながら、その間に通常のシステム動作を行うこ
とが可能である。これが、オペレーティングシステムに
より行う通常のメモリパトロール法に比べて大いに優れ
ている点である。
【００３８】次に、この発明の第２実施形態について説
明する。図８には、この発明の第２の実施形態に係るメ
モリコントローラ１１を利用したメモリ制御システムの
構成が示されている。
明する。図８には、この発明の第２の実施形態に係るメ
モリコントローラ１１を利用したメモリ制御システムの
構成が示されている。
【００３９】このメモリ制御システムにおいては、４つ
のＤＲＡＭバンク２１〜２４がクロスバー構造で接続さ
れており、それらバンクのリード／ライトアクセスを並
行して行う事ができる。
のＤＲＡＭバンク２１〜２４がクロスバー構造で接続さ
れており、それらバンクのリード／ライトアクセスを並
行して行う事ができる。
【００４０】すなわち、メモリコントローラ１１は、Ｄ
ＲＡＭバンク２１〜２４を互いに独立してアクセス制御
できるように構成されており、ＤＲＡＭバンク２１〜２
４にそれぞれ対応する４つのＥＣＣ回路１１１ａ〜１１
１ｄを備えている。これら４つのＥＣＣ回路１１１ａ〜
１１１ｄは、データバス１２ａ〜１２ｄを介してＤＲＡ
Ｍバンク２１〜２４に接続されている。また、メモリコ
ントローラ１１とＤＲＡＭバンク２１〜２４との間には
ＤＲＡＭバンク２１〜２４それぞれに対応するアドレス
バス１３ａ〜１３ｄが設けられ、さらにＤＲＡＭバンク
毎にアクセス制御信号線（ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ
など）が別個に設けられている。
ＲＡＭバンク２１〜２４を互いに独立してアクセス制御
できるように構成されており、ＤＲＡＭバンク２１〜２
４にそれぞれ対応する４つのＥＣＣ回路１１１ａ〜１１
１ｄを備えている。これら４つのＥＣＣ回路１１１ａ〜
１１１ｄは、データバス１２ａ〜１２ｄを介してＤＲＡ
Ｍバンク２１〜２４に接続されている。また、メモリコ
ントローラ１１とＤＲＡＭバンク２１〜２４との間には
ＤＲＡＭバンク２１〜２４それぞれに対応するアドレス
バス１３ａ〜１３ｄが設けられ、さらにＤＲＡＭバンク
毎にアクセス制御信号線（ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ
など）が別個に設けられている。
【００４１】ここで、この実施形態２で使用されるリフ
レッシュ方式の原理について説明する。すなわち、リフ
レッシュタイマ３１からリフレッシュ割り込みが発生す
ると、ＤＲＡＭバンク２１〜２４それぞれに対するエラ
ー検出および訂正のためのリードサイクルが並行して実
行される。このリードサイクルにおいては、ＤＲＡＭバ
ンク２１〜２４それぞれから実際にデータがデータバス
１２ａ〜１２ｄに読み出され、ＥＣＣ回路１１１ａ〜１
１１ｄに送られる。そして、それらＥＣＣ回路１１１ａ
〜１１１ｄそれぞれにおいて、エラー検出および訂正が
行われる。また、ＤＲＡＭバンク２１〜２４の各々につ
いては、リードサイクルにおける１つのカラムに含まれ
るセルからの読み出しにより、自動的にそのカラムを含
むロウライン全てのセルがリフレッシュされるリードリ
フレッシュが実行される。
レッシュ方式の原理について説明する。すなわち、リフ
レッシュタイマ３１からリフレッシュ割り込みが発生す
ると、ＤＲＡＭバンク２１〜２４それぞれに対するエラ
ー検出および訂正のためのリードサイクルが並行して実
行される。このリードサイクルにおいては、ＤＲＡＭバ
ンク２１〜２４それぞれから実際にデータがデータバス
１２ａ〜１２ｄに読み出され、ＥＣＣ回路１１１ａ〜１
１１ｄに送られる。そして、それらＥＣＣ回路１１１ａ
〜１１１ｄそれぞれにおいて、エラー検出および訂正が
行われる。また、ＤＲＡＭバンク２１〜２４の各々につ
いては、リードサイクルにおける１つのカラムに含まれ
るセルからの読み出しにより、自動的にそのカラムを含
むロウライン全てのセルがリフレッシュされるリードリ
フレッシュが実行される。
【００４２】よって、リフレッシュサイクル毎に、ＤＲ
ＡＭバンク２１〜２４それぞれに対してエラー検出のた
めのリードサイクルを並行して実行することにより、各
ＤＲＡＭバンクについてエラー検出とリフレッシュを同
時に行うことができる。
ＡＭバンク２１〜２４それぞれに対してエラー検出のた
めのリードサイクルを並行して実行することにより、各
ＤＲＡＭバンクについてエラー検出とリフレッシュを同
時に行うことができる。
【００４３】この実施形態２においても、図６で説明し
たメモリリフレッシュのアルゴリズムを同様に適用する
事ができる。 カラムについて ：０からカラム数−１（16MBバ
ンクの例では"1024-1"）まで１のバンクの全ロウのリフ
レッシュ完了毎に順次更新（Ｃｏｌループ） ロウについて ：０からロウ数−１（16MBバン
クの例では"4096-1"）までリフレッシュサイクル毎に順
次更新（Ｒｏｗループ）。
たメモリリフレッシュのアルゴリズムを同様に適用する
事ができる。 カラムについて ：０からカラム数−１（16MBバ
ンクの例では"1024-1"）まで１のバンクの全ロウのリフ
レッシュ完了毎に順次更新（Ｃｏｌループ） ロウについて ：０からロウ数−１（16MBバン
クの例では"4096-1"）までリフレッシュサイクル毎に順
次更新（Ｒｏｗループ）。
【００４４】このようにしてＤＲＡＭバンク２１〜２４
がリードリフレッシュにより同時にリフレッシュされる
ので、バンクループは不要となり、各ＤＲＡＭバンクの
すべてのカラムとロウを通る一つの通路でメモリシステ
ム全体が完全にリフレッシュされる。
がリードリフレッシュにより同時にリフレッシュされる
ので、バンクループは不要となり、各ＤＲＡＭバンクの
すべてのカラムとロウを通る一つの通路でメモリシステ
ム全体が完全にリフレッシュされる。
【００４５】次に、図９のタイミングチャートを参照し
て、実施形態２のリフレッシュ動作について説明する。
図においては、ＲＡＳ、ＣＡＳ、ＯＥ、ＷＥは全てロウ
アクティブの信号として示されている。また、ここで
は、リフレッシュ割り込みが発生した時にＤＲＡＭバン
ク（＃０）２１およびＤＲＡＭバンク（＃２）２３につ
いては他の通常のアクセス処理によってビジー状態であ
り、ＤＲＡＭバンク（＃１）２２およびＤＲＡＭバンク
（＃３）２４についてはアイドル状態である場合が示さ
れている。
て、実施形態２のリフレッシュ動作について説明する。
図においては、ＲＡＳ、ＣＡＳ、ＯＥ、ＷＥは全てロウ
アクティブの信号として示されている。また、ここで
は、リフレッシュ割り込みが発生した時にＤＲＡＭバン
ク（＃０）２１およびＤＲＡＭバンク（＃２）２３につ
いては他の通常のアクセス処理によってビジー状態であ
り、ＤＲＡＭバンク（＃１）２２およびＤＲＡＭバンク
（＃３）２４についてはアイドル状態である場合が示さ
れている。
【００４６】アイドル状態のＤＲＡＭバンク（＃１）２
２およびＤＲＡＭバンク（＃３）２４に対しては、それ
らに対応するアドレスバス１３ｂ，１３ｄ上にロウおよ
びカラムアドレスが出力され、またそれら各バンクに対
応するＲＡＳおよびＣＡＳがそれぞれロウアドレスおよ
びカラムアドレスのレディ状態の時にアクティブに設定
されて、リードリフレッシュのためのリードサイクルが
実行される。これにより、ＤＲＡＭバンク（＃１）２２
およびＤＲＡＭバンク（＃３）２４それぞれからのリー
ドデータは、データバス１２ｂ，１２ｄを介してＥＣＣ
回路１１１ｂ，１１１ｄに送られ、そこでエラー検出が
行われる。もし、１ビットエラーが検出されたならば、
図６と同様のライトサイクルがエラー発生したバンクに
対して行われ、修正されたデータが該当する記憶位置に
書き戻される。
２およびＤＲＡＭバンク（＃３）２４に対しては、それ
らに対応するアドレスバス１３ｂ，１３ｄ上にロウおよ
びカラムアドレスが出力され、またそれら各バンクに対
応するＲＡＳおよびＣＡＳがそれぞれロウアドレスおよ
びカラムアドレスのレディ状態の時にアクティブに設定
されて、リードリフレッシュのためのリードサイクルが
実行される。これにより、ＤＲＡＭバンク（＃１）２２
およびＤＲＡＭバンク（＃３）２４それぞれからのリー
ドデータは、データバス１２ｂ，１２ｄを介してＥＣＣ
回路１１１ｂ，１１１ｄに送られ、そこでエラー検出が
行われる。もし、１ビットエラーが検出されたならば、
図６と同様のライトサイクルがエラー発生したバンクに
対して行われ、修正されたデータが該当する記憶位置に
書き戻される。
【００４７】ビジー状態のＤＲＡＭバンク（＃０）２１
およびＤＲＡＭバンク（＃２）２３については、それら
がアイドル状態になった時点で前述の同様のリードフレ
レッシュのためのリードサイクルが実行される。
およびＤＲＡＭバンク（＃２）２３については、それら
がアイドル状態になった時点で前述の同様のリードフレ
レッシュのためのリードサイクルが実行される。
【００４８】以上のように、第２実施形態においては、
ＤＲＡＭバンク２１〜２４に対するアクセス処理を並行
して行うことができ、またそのメモリコントローラ１１
にはそれら４つのＤＲＡＭバンク２１〜２４に対応する
４つのＥＣＣ回路１１１ａ〜１１１ｄが設けられてい
る。このため、リフレッシュサイクル毎に、ＤＲＡＭバ
ンク２１〜２４それぞれに対してリードサイクルを並行
して実行することにより、各ＤＲＡＭバンクについてエ
ラー検出とリフレッシュを同時に行うことができる。よ
って、さらに効率的なメモリパトロールを実現できる。
ＤＲＡＭバンク２１〜２４に対するアクセス処理を並行
して行うことができ、またそのメモリコントローラ１１
にはそれら４つのＤＲＡＭバンク２１〜２４に対応する
４つのＥＣＣ回路１１１ａ〜１１１ｄが設けられてい
る。このため、リフレッシュサイクル毎に、ＤＲＡＭバ
ンク２１〜２４それぞれに対してリードサイクルを並行
して実行することにより、各ＤＲＡＭバンクについてエ
ラー検出とリフレッシュを同時に行うことができる。よ
って、さらに効率的なメモリパトロールを実現できる。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、複数のＤＲＡＭバンクから構成される大容量メモリ
に必要なリフレッシュサイクルでエラー検出処理を実行
できるようになり、システム性能を低下させることなく
メモリパトロールを行うことが可能となる。
ば、複数のＤＲＡＭバンクから構成される大容量メモリ
に必要なリフレッシュサイクルでエラー検出処理を実行
できるようになり、システム性能を低下させることなく
メモリパトロールを行うことが可能となる。
【図１】この発明の第１実施形態に係るメモリ制御シス
テムの構成を示すブロック図。
テムの構成を示すブロック図。
【図２】同第１実施形態のシステムに設けられたメモリ
コントローラとＤＲＡＭバンクとの間の具体的な接続関
係の一例を示す図。
コントローラとＤＲＡＭバンクとの間の具体的な接続関
係の一例を示す図。
【図３】同第１実施形態のシステムでメモリに格納され
るＥＣＣ付きデータのデータ構造の一例を示す図。
るＥＣＣ付きデータのデータ構造の一例を示す図。
【図４】同第１実施形態のシステムで使用されるＤＲＡ
Ｍバンクの構成例を示す図。
Ｍバンクの構成例を示す図。
【図５】同第１実施形態のシステムにおけるリフレッシ
ュ動作を示すタイミングチャート。
ュ動作を示すタイミングチャート。
【図６】同第１実施形態のシステムにおけるメモリパト
ロールのためのリフレッシュアルゴリズムを示すフロー
チャート。
ロールのためのリフレッシュアルゴリズムを示すフロー
チャート。
【図７】同第１実施形態のシステムにおいて訂正データ
を書き戻すためのライト動作を示すタイミングチャー
ト。
を書き戻すためのライト動作を示すタイミングチャー
ト。
【図８】この発明の第２実施形態に係るメモリ制御シス
テムの構成を示すブロック図。
テムの構成を示すブロック図。
【図９】同第２実施形態のシステムにおけるリフレッシ
ュ動作を示すタイミングチャート。
ュ動作を示すタイミングチャート。
１１…メモリコントローラ、１２…データバス、１３…
アドレスバス、１２ａ〜１２ｄ…データバス、１３ａ〜
１３ｄ…アドレスバス、２１〜２４…ＤＲＡＭバンク、
１１１，１１１ａ〜１１１ｄ…ＥＣＣ回路、３１…リフ
レッシュタイマ。
アドレスバス、１２ａ〜１２ｄ…データバス、１３ａ〜
１３ｄ…アドレスバス、２１〜２４…ＤＲＡＭバンク、
１１１，１１１ａ〜１１１ｄ…ＥＣＣ回路、３１…リフ
レッシュタイマ。
Claims (6)
- 【請求項１】 同一のアドレスバスおよびデータバスに
共通接続された複数のＤＲＡＭバンクを含むメモリを制
御するメモリ制御装置において、 前記メモリに記憶されている全てのデータを読出すため
にリードサイクルを繰り返し実行し、リードデータ毎に
エラー検出を行うエラーチェック手段を具備し、 このエラーチェック手段は、 リフレッシュサイクル毎に、前記複数のＤＲＡＭバンク
の１つに対してはＲＡＳおよびＣＡＳをアクティブにし
て前記アドレスバス上に所定のロウアドレスおよびカラ
ムアドレスを出力することによって前記エラー検出のた
めのリードサイクルを実行し、他のＤＲＡＭバンクに対
してはそれらに対応するＣＡＳをインアクティブにする
ことによって前記アクティブにされたＲＡＳおよびロウ
アドレスを利用したＲＡＳオンリーリフレッシュサイク
ルを実行することを特徴とするメモリ制御装置。 - 【請求項２】 前記エラーチェック手段は、 前記エラー検出のためのリードサイクルで読み出された
リードデータに訂正可能なエラーを検出したとき、訂正
データを該当するＤＲＡＭバンクの記憶位置に書き戻す
ためのライトサイクルを前記エラー検出のためのリード
サイクルに後続して実行することを特徴とする請求項１
記載のメモリ制御装置。 - 【請求項３】 メモリを構成する複数のＤＲＡＭバンク
を互いに独立してアクセス制御可能なメモリ制御装置に
おいて、 前記メモリに記憶されている全てのデータを読出すため
にリードサイクルを繰り返し実行し、リードデータ毎に
エラー検出を行うエラーチェック手段を具備し、 このエラーチェック手段は、 前記複数のＤＲＡＭバンクにそれぞれ対応して設けら
れ、対応するＤＲＡＭバンクからのリードデータについ
てエラー検出および訂正を行う複数のエラー検出および
訂正回路を具備し、 リフレッシュサイクル毎に、前記複数のＤＲＡＭバンク
それぞれに対して前記エラー検出のためのリードサイク
ルを並行して実行することを特徴とするメモリ制御装
置。 - 【請求項４】 前記エラーチェック手段は、 前記エラー検出のためのリードサイクルで読み出された
リードデータに訂正可能なエラーを検出したとき、訂正
データを該当するＤＲＡＭバンクの記憶位置に書き戻す
ためのライトサイクルを前記エラー検出のためのリード
サイクルに後続して実行することを特徴とする請求項３
記載のメモリ制御装置。 - 【請求項５】 同一のアドレスバスおよびデータバスに
共通接続された複数のＤＲＡＭバンクを含むメモリを制
御するメモリ制御システムにおいて前記メモリに記憶さ
れている全てのデータを順次リードし、リードデータ毎
にエラー検出を行うメモリ検査方法において、 リフレッシュサイクル毎に、前記複数のＤＲＡＭバンク
の１つに対してはＲＡＳおよびＣＡＳをアクティブにし
て前記アドレスバス上に所定のロウアドレスおよびカラ
ムアドレスを出力することによって前記エラー検出のた
めのリードサイクルを実行し、 このエラー検出のためのリードサイクルと同時に、他の
ＤＲＡＭバンクに対してはそれらに対応するＣＡＳをイ
ンアクティブにすることによって前記アクティブにされ
たＲＡＳおよびロウアドレスを利用したＲＡＳオンリー
リフレッシュサイクルを実行することを特徴とするメモ
リ検査方法。 - 【請求項６】 メモリを構成する複数のＤＲＡＭバンク
を互いに独立してアクセス制御可能なメモリ制御システ
ムにおいて前記メモリに記憶されている全てのデータを
順次リードし、リードデータ毎にエラー検出を行うメモ
リ検査方法において、 リフレッシュサイクル毎に、前記複数のＤＲＡＭバンク
それぞれに対して前記エラー検出のためのリードサイク
ルを並行して実行し、 前記複数のＤＲＡＭバンクから読み出されたリードデー
タそれぞれのエラー検出および訂正を、それら複数のＤ
ＲＡＭバンクに対応して設けられた複数のエラー検出お
よび訂正回路に実行させることを特徴とするメモリ検査
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249540A JPH0991206A (ja) | 1995-09-27 | 1995-09-27 | メモリ制御装置およびメモリ検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249540A JPH0991206A (ja) | 1995-09-27 | 1995-09-27 | メモリ制御装置およびメモリ検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991206A true JPH0991206A (ja) | 1997-04-04 |
Family
ID=17194513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249540A Pending JPH0991206A (ja) | 1995-09-27 | 1995-09-27 | メモリ制御装置およびメモリ検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991206A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004947A (ja) * | 2003-05-20 | 2005-01-06 | Nec Electronics Corp | メモリ装置及びメモリのエラー訂正方法 |
| JP2008102693A (ja) * | 2006-10-18 | 2008-05-01 | Tdk Corp | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| JP2011227948A (ja) * | 2010-04-15 | 2011-11-10 | Renesas Electronics Corp | 半導体記憶装置、及びその制御方法 |
| JP2012531683A (ja) * | 2010-05-21 | 2012-12-10 | インテル・コーポレーション | 低電力状態をサポートするシステムにおいてキャッシュメモリを利用する方法および装置 |
| US8400869B2 (en) | 2010-02-26 | 2013-03-19 | Elpida Memory, Inc. | Semiconductor memory module |
| US11163640B2 (en) | 2019-08-29 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of controlling of repair of semiconductor memory devices |
| US12079488B2 (en) | 2021-12-22 | 2024-09-03 | Samsung Electronics Co., Ltd. | Memory system and method of operating the same |
-
1995
- 1995-09-27 JP JP7249540A patent/JPH0991206A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004947A (ja) * | 2003-05-20 | 2005-01-06 | Nec Electronics Corp | メモリ装置及びメモリのエラー訂正方法 |
| JP2008102693A (ja) * | 2006-10-18 | 2008-05-01 | Tdk Corp | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| JP4582078B2 (ja) * | 2006-10-18 | 2010-11-17 | Ｔｄｋ株式会社 | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| US8400869B2 (en) | 2010-02-26 | 2013-03-19 | Elpida Memory, Inc. | Semiconductor memory module |
| JP2011227948A (ja) * | 2010-04-15 | 2011-11-10 | Renesas Electronics Corp | 半導体記憶装置、及びその制御方法 |
| US8582383B2 (en) | 2010-04-15 | 2013-11-12 | Renesas Electronics Corporation | Semiconductor memory device with hidden refresh and method for controlling the same |
| JP2012531683A (ja) * | 2010-05-21 | 2012-12-10 | インテル・コーポレーション | 低電力状態をサポートするシステムにおいてキャッシュメモリを利用する方法および装置 |
| US11163640B2 (en) | 2019-08-29 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of controlling of repair of semiconductor memory devices |
| US12079488B2 (en) | 2021-12-22 | 2024-09-03 | Samsung Electronics Co., Ltd. | Memory system and method of operating the same |
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