KR101187639B1

KR101187639B1 - 집적회로

Info

Publication number: KR101187639B1
Application number: KR1020110017901A
Authority: KR
Inventors: 문진영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-02-28
Filing date: 2011-02-28
Publication date: 2012-10-10
Also published as: JP2012181906A; KR20120098147A; JP5677209B2; CN102650977A; US20120218840A1; TWI502603B; TW201236019A; US8432763B2

Abstract

본 발명에 따른 집적회로는, 다수의 펄스신호에 의해 정렬된 데이터가 실리는 다수의 데이터 라인; 다수의 전달라인; 관계신호에 의해 정해지는 대응관계에 따라 상기 다수의 데이터 라인의 데이터를 상기 다수의 전달라인으로 전달하는 데이터 전달부; 상기 다수의 전달라인 중에서 다수의 전송신호 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부; 커맨드 인가시 상기 다수의 전송신호 중 하나의 전송신호의 논리값과 레이턴시 값을 이용하여 상기 관계신호를 생성하는 관계신호 생성부; 및 상기 커맨드 인가시 상기 다수의 펄스신호를 순차적으로 활성화하는 펄스신호 생성부를 포함한다.

Description

집적회로{INTERGRATED CIRCUIT}

본 발명은 집적회로에 관한 것이다.

집적회로의 고속화에 대한 요구는 점점 커지고 있지만 집적회로의 고속화에는 물리적인 제약이 따르고 있다. 메모리 장치의 예를 들면, 메모리 장치 내의 코어 영역(메모리 셀 어레이 영역)의 억세스 타임에는 물리적인 한계가 있다. 따라서 메모리장치는 내부적으로는 데이터를 병렬로 처리하고, 데이터의 입/출력시에는 데이터를 직렬화하여 고속으로 입/출력하는 방식을 사용함으로써, 코어 영역의 물리적인 한계를 극복하고 있다. 따라서 메모리장치에서는 내부적으로 병렬 처리된 데이터를 직렬로 변환하여 칩 외부로 출력하기 위한 병-직렬 변환회로가 사용된다. 메모리장치 이외의 다양한 직접회로에서도 각각의 필요성에 따라 칩(시스템) 내부적으로 데이터의 병-직렬 변환이 이루어지고 있다.

도 1은 4개의 병렬 데이터가 직렬로 변환되는 과정을 도시한 도면이다.

병-직렬 변환은 다수개의 전달라인(P0 내지 P3)에 있는 데이터를 순차적으로 하나의 라인(S)에 전달함으로써 이루어진다. 도 1과 같이 4개의 전달라인(P0 내지 P3)에 데이터(D0 내지 D3)가 실려 있는 경우에, 4개의 라인(P0 내지 P3)의 데이터를 하나씩 출력 라인(S)으로 전달해 주어야 하는 것이다. 따라서 전달라인(P0 내지 P3)에 정렬된 데이터(D0 내지 D3)가 출력라인(S)에 전달되는 시점을 결정해주는 신호(CK0 내지 CK3)를 생성해 병-직렬 변환에 사용한다.

그 동작을 보면, CK0이 활성화된 시점에 라인(P0)의 데이터(D0)가 라인(S)으로 전달되고, CK1이 활성화된 시점에 라인(P1)의 데이터(D1)가 라인(S)으로 전달되고, CK2이 활성화된 시점에 라인(P2)의 데이터(D2)가 라인으로 전달되고, CK3이 활성화된 시점에 라인(P3)의 데이터(D3)가 라인(S)으로 전달된다.

상술한 바와 같이, 병-직렬 변환은 다수개의 전달라인에 실려있는 데이터를 출력라인에 순차적으로 전달함으로써 이루어진다. 따라서 다수의 전달라인으로부터 출력라인으로 데이터가 전달되는 시점을 결정해주는 신호(이하, 전송신호라 함)가 필수적으로 사용된다. 2^N:1, 특히 4:1, 8:1 등의 병-직렬 변환을 하는 경우에, 데이터가 전달되는 시점을 결정해주는 신호는 클럭을 분주함으로써 간단히 생성될 수 있다. 예를 들어, 도 1의 CK0, CK1, CK2, CK3는 클럭(CLK)를 4분주 함으로써 간단히 생성될 수 있다.

클럭(CLK)을 4분주한 전송신호(CK0, CK1, CK2, CK3)를 이용하여 4:1, 8:1 병-직렬 변환의 경우 출력되는 데이터의 순서에 따라 대응되는 선택신호(CK0, CK1, CK2, CK3)가 일정하다. 예를 들어 커맨드에 응답하여 첫번째(또는 다섯번째)로 출력되는 데이터(이하 시작 데이터)는 항상 CK0이 활성화된 시점에서 출력된다. 따라서 CK0가 활성화된 시점에서 시작 데이터를 출력하면 된다.

그런데 DDR4 반도체 메모리장치는 버스트 길이(BL: Burst Length)로 10을 사용한다. 이는 곧 10개의 데이터가 직렬로 출력되어야 함을 의미하며, 이는 병-직렬 변환회로에서 10:1의 병-직렬 변환이 이루어져야 함을 의미한다. 그러나 클럭의 분주는 기본적으로 2^N으로 밖에 이루어지지 않는다. 따라서 10:1의 병-직렬 변환에 클럭(CLK)을 4분주(또는 8분주)한 전송신호(CK0, CK1, CK2, CK3)를 이용해야 한다.

도 2는 클럭(CLK)을 4분주한 전송신호(CK0, CK1, CK2, CK3)를 이용하여 10개의 병렬 데이터를 직렬로 변환되는 과정을 도시한 도면이다.

첫번째 커맨드에 응답하여 데이터가 출력되는 과정에서 시작 데이터(D0)는 CK0와 만나서 출력라인(S)으로 전달된다. 두번째 커맨드에 응답하여 데이터가 출력되는 과정에서 시작 데이터(D0')는 CK2와 만나서 출력라인(S)으로 전달된다.

즉 시작 데이터를 라인(S)으로 전달하는 전송신호가 주기적으로 변화하게 되는 것이다. 이에 따라 연속적으로 입력되는 커맨드에 응답하여 10개씩 데이터를 연속적으로 출력하는 경우 시작 데이터를 전달하는 전송신호를 주기적으로 바꾸어 주어야 한다. 이를 위한 집적회로 내부의 병-직렬 변환회로를 구성하기 위해서는 많은 복잡성이 야기된다. 또한 이렇게 구성된 병-직렬 변환회로를 이용하여 8개씩 데이터를 출력하는 경우까지 포함하고, 병-직렬 변환회로에 여러가지 기능(function)이 추가될 경우에, 병-직렬 변환회로 복잡성은 기하급수적으로 늘어나서 결과적으로 집적회로의 면적 및 복잡성이 기하급수적으로 증가한다는 문제점이 있다.

본 발명은 간단한 구성으로 하나의 커맨드에 응답하여 출력되는 다수의 데이터가 2^N개 경우 및 2^N개가 아닌 경우에도 다수의 데이터를 병-직렬 변환하여 출력하기 위한 병-직렬 변환회로를 제공한다.

본 발명에 따른 집적회로는, 다수의 펄스신호에 의해 정렬된 데이터가 실리는 다수의 데이터 라인; 다수의 전달라인; 관계신호에 의해 정해지는 대응관계에 따라 상기 다수의 데이터 라인의 데이터를 상기 다수의 전달라인으로 전달하는 데이터 전달부; 상기 다수의 전달라인 중에서 다수의 전송신호 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부; 커맨드 인가시 상기 다수의 전송신호 중 하나의 전송신호의 논리값과 레이턴시 값을 이용하여 상기 관계신호를 생성하는 관계신호 생성부; 및 상기 커맨드 인가시 상기 다수의 펄스신호를 순차적으로 활성화하는 펄스신호 생성부를 포함할 수 있다.

또한 본 발명에 따른 집적회로는, 다수의 데이터 라인; 다수의 전달라인; 관계신호에 의해 정해지는 대응관계에 따라 상기 다수의 데이터 라인의 데이터를 상기 다수의 전달라인으로 전달하는 데이터 전달부; 상기 다수의 전달라인 중에서 다수의 전송신호 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부; 및 커맨드 인가시에 상기 다수의 전송신호 중 하나의 전송신호의 논리값과 레이턴시 값을 이용하여 상기 관계신호를 생성하는 관계신호 생성부를 포함할 수 있다.

본 발명은 커맨드에 인가시 미리 정해진 전송신호의 논리값 및 레이턴시의 값을 이용하여 첫번째로 출력되는 데이터를 어떤 전송신호에 응답하여 출력할지 결정한다.

이러한 방법을 이용하여 간단한 구성 및 제어만으로 하나의 커맨드에 응답하여 출력되는 다수의 데이터가 2^N개 경우 및 2^N개가 아닌 경우에도 다수의 데이터를 병-직렬 변환하여 출력하기 위한 제어를 가능하게 한다는 효과가 있다.

도 1은 4개의 병렬 데이터가 직렬로 변환되는 과정을 도시한 도면,
도 2는 클럭(CLK)을 4분주한 전송신호(CK0, CK1, CK2, CK3)를 이용하여 10개의 병렬 데이터를 직렬로 변환되는 과정을 도시한 도면,
도 3은 본 발명의 일시시예에 따른 집적회로의 구성도,
도 4는 펄스신호 생성부(340)와 데이터 유지부(350)의 구성도,
도 5는 버스트 랭스가 10인 경우(제2동작모드) 집적회로의 동작을 설명하기 위한 파형도,
도 6은 버스트 랭스가 8인 경우(제1동작모드) 집적회로의 동작을 설명하기 위한 파형도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일시시예에 따른 집적회로의 구성도이다.

도 3에 도시된 바와 같이 집적회로는, 다수의 펄스신호(P0 내지 P9)에 의해 정렬된 데이터가 실리는 다수의 데이터 라인(A0 내지 A4, B0, B1), 다수의 전달라인(C0 내지 C3), 관계신호(MAT)에 의해 정해지는 대응관계에 따라 다수의 데이터 라인(A0 내지 A4, B0, B1)의 데이터를 다수의 전달라인(C0 내지 C3)으로 전달하는 데이터 전달부(320), 다수의 전달라인(C0 내지 C3) 중에서 다수의 전송신호(CK0 내지 CK3) 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부(330), 커맨드(CMD) 인가시 다수의 전송신호(C0 내지 C3) 중 하나의 전송신호(CK0)의 논리값과 레이턴시 값을 이용하여 관계신호(MAT)를 생성하는 관계신호 생성부(310) 및 커맨드(CMD) 인가시 다수의 펄스신호(P0 내지 P4)를 순차적으로 활성화하는 펄스신호 생성부(340)를 포함한다. 또한 데이터(D0 내지 D9)가 다수의 펄스신호(P0 내지 P4)에 의해 다수의 데이터 라인(A0 내지 A4, B0, B1)에 정렬되어 실리는 동안 데이터가 유지되도록 하는 데이터 유지부(350)를 포함한다.

이때 다수의 데이터 라인(A0 내지 A4, B0, B1)은 다수의 제1타입의 데이터 라인(A0 내지 A4)과 하나 이상의 제2타입의 데이터 라인(B0, B1)을 포함하고, 다수의 펄스 신호(P0 내지 P4)는 다수의 제1타입의 데이터 라인인(A0 내지 A4)에 대응하는 다수의 제1펄스신호(P0 내지 P3)와 하나 이상의 제2타입의 데이터 라인(B0, B1)에 대응하는 하나 이상의 제2펄스신호(P4)를 포함한다.

도 3에서는 다수의 제1타입의 데이터 라인(A0 내지 A3), 다수의 전달라인(CO 내지 C3)가 4개, 하나 이상의 제2타입의 데이터 라인(B0, B1)이 2개인 경우에 대해 도시한다. 이는 설계에 따라 변경될 수 있다.

이하 도 3을 참조하여 집적회로의 동작에 대해 설명한다.

본 발명은 하나의 커맨드에 응답하여 출력되는 신호의 개수가 2^N개가 아닌 집적회로의 경우에 적용될 수 있다. 다만 명료한 설명을 위해 집적회로가 메모리 장치이고 데이터를 출력하는 동작을 하는 경우의 예를 들어 설명한다. 특히 데이터의 버스트 랭스(burst length)가 2^N이 아닌 10인 경우에 적용할 수 있는 메모리 장치에 대해 설명한다. 또한 10개의 데이터 중 제1타입의 데이터 라인(A0 내지 A3)에 의해 전달되는 데이터(D0 내지 D7, 이하 제1타입 데이터)는 메모리 셀에서 출력된 데이터에 해당하고, 제2타입의 데이터 라인(B0, B1)에 의해 전달되는 데이터(D8, D9, 이하 제2타입 데이터)는 제1타입의 데이터(D0 내지 D7)의 오류 여부를 체크한 결과를 나타내는 CRC(Cyclic Redundancy Check) 데이터에 해당한다. 그러나 본 발명을 명료하게 설명하기 위한 하나의 예일 뿐 이러한 설명으로 인해 발명의 적용범위가 한정되는 것은 아니다.

집적회로(이하 메모리 장치)에 커맨드(CMD)가 인가되면 레이턴시(latency)가 지난 시점부터 데이터가 출력되기 시작한다. 이때 커맨드(CMD)는 데이터의 출력을 수반하는 커맨드이다. 레이턴시는 커맨드(CMD)가 인가되는 시점으로부터 데이터 출력부(330)를 통해 데이터(D0 내지 D9)의 출력시 시작되는 시점까지의 시간이다. 집적회로는 메모리 장치일 수 있는데 이때 커맨드(CMD)는 리드 커맨드(read command)에 대응되는 신호이고, 레이턴시는 카스 레이턴시(CL; Cas Latency)이다.

커맨드(CMD)는 한 번의 커맨드(CMD)에 응답하여 출력되는 데이터의 개수에 대응되는 시간마다 인가된다. 커맨드(CMD)가 연속적으로 인가되는 이유는 데이터를 연속적으로 출력하기 위함이며 이는 메모리 장치에서 일반적인 동작이다. 커맨드(CMD)는 버스트 랭스가 10인 경우 5클럭마다 버스트 랭스가 8인 경우 4클럭마다 인가되는데 이는 버스트 랭스에 따라 tCCD(CAS to CAS Delay : 어떤 뱅크의 컬럼 액세스가 이루어지고 다음 컬럼 액세스가 이루어질 수 있는 최소한의 시간)가 달라지기 때문이다.

이하에서 메모리 장치가 커맨드(CMD)에 응답하여 출력하는 데이터의 개수가 2^N개인 동작모드는 제1동작모드이고, 메모리 장치가 커맨드(CMD)에 응답하여 출력하는 데이터의 개수가 2^N개가 아닌 동작모드는 제2동작모드이다. 즉 메모리 장치는 버스트 랭스가 8인 경우 제1동작모드에서 동작하고, 버스트 랭스가 10인 경우 제2동작모드에서 동작한다.

(1) 메모리 장치가 제2동작모드에서 동작하는 경우(버스트 랭스 10)

메모리 장치가 제2동작모드에서 동작하는 경우 K(K는 자연수)번째에 커맨드(CMD)에 대응되는 첫번째 출력 데이터(D0, 이하 '시작 데이터')가 CK0의 활성화 시점에 출력되었다면 K+1번째 커맨드(CMD)에 대응되는 '시작 데이터'(D0)는 CK2의 활성화 시점에 출력되어야 한다. 제2동작모드에서 '시작 데이터'(D0)가 출력되는 시점이 계속 바뀐다. 예를 들어 첫번째 '시작 데이터'(D0)가 CK0의 활성화 시점에 출력되었다면 다음 '시작 데이터'(D0)는 CK2의 활성화 시점에 출력되고, 그 다음 '시작 데이터'(D0)는 CK0의 활성화 시점에 출력되는 식이다.

버스트 랭스가 10인 경우 커맨드(CMD)는 5클럭마다 인가된다. 커맨드(CMD)가 인가되면 메모리 셀에서 출력된 데이터(DO 내지 D7, 이하 출력 데이터)는 제1타입의 데이터 라인(A0 내지 A3)에 정렬되어 실린다. CRC 데이터(D8, D9)는 제2타입의 데이터 라인(B0, B1)에 정렬되어 실린다. 메모리 장치에서 제1타입 데이터(D0 내지 D7)는 출력 데이터가 되고, 제2타입 데이터(D8, D9)는 CRC 데이터가 된다. 제2타입 데이터(D8, D9)는 반드시 CRC 데이터일 필요는 없고 2^N개의 데이터 외에 추가된 데이터로 제2타입의 데이터 라인(B0, B1)에 실리는 데이터를 나타낸다.

데이터를 싣는 동작은 다음과 같은 순서로 이루어진다. 데이터 유지부(350)는 커맨드(CMD) 인가시 입력된 데이터를 유지한다(데이터의 유지시간은 커맨드가 인가되는 간격인 5클럭). 펄스신호 생성부(340)는 커맨드(CMD)가 인가되면 다수의 펄스신호(PO 내지 P4)를 생성한다. 특히 버스트 랭스가 10인 경우 다수의 제1펄스신호(PO 내지 P3)를 활성화 한 후 하나 이상의 제2펄스신호(P4)를 활성화한다. P0는 커맨드(CMD)가 인가되면 활성화되고, 펄스폭이 2클럭인 펄스신호이다. P1 내지 P4는 각각 P0를 1클럭 내지 4클럭만큼 지연시킨 펄스신호이다. 펄스신호 생성부(340)는 다수의 펄스신호(P0 내지 P4)를 순차로 활성화하되, 커맨드(CMD)가 인가되면 초기화되어 처음부터 다수의 펄스신호를 순차로 생성한다.

데이터 유지부(350)에 의해서 유지되는 데이터(D0 내지 D9)는 다수의 펄스신호(P0 내지 P4) 중 자신에게 대응되는 펄스신호와 앤드 게이트(X1 내지 X10)를 거쳐 데이터 라인(A0 내지 A3, B0, B1)에 실린다. 각 펄스신호(P0 내지 P4)는 일정한 간격으로 순차로 활성화된다. 예를 들어 D0는 X1에서 PO와 조합되며, Y1을 거쳐 A0로 전달된다. 따라서 PO이 활성화된 구간에서 D0가 A1에 실린다. 이때 펄스신호(P0 내지 P4)의 활성화 시점이 다르므로 이러한 차이에 의해 데이터(D0 내지 D9)가 정렬되어 다수의 데이터 라인(A0 내지 A3, B0, B1)에 실린다.

이때 제1타입 데이터(D0 내지 D7, 출력 데이터)가 다수의 제1펄스신호(P0 내지 P3)에 의해 다수의 제1타입의 데이터 라인(A0 내지 A3)에 실린 후, 제2타입 데이터(D8, D9, CRC 데이터)가 하나 이상의 펄스신호(P4)에 의해 하나 이상의 제2타입의 데이터 라인(B0, B1)에 실린다.

데이터 전달부(320)는 다수의 데이터 라인(A0 내지 A3, B0, B1)에 실린 데이터는 관계신호(MAT)에 의해 정해지는 대응관계에 따라 다수의 전달라인(C0 내지 C3)로 전달한다.

데이터 출력부(330)는 다수의 전달라인(CO 내지 C1) 중 활성화된 전송신호(CK0 내지 CK3 중 하나)에 대응하는 전달라인의 데이터를 출력라인(S)을 통해 출력한다. 도 3에서 C0는 CK0에, C1는 CK1에, C2는 CK2에, C3는 CK3에 대응한다. 참고로 다수의 전송신호(CK0 내지 CK3)는 클럭(CLK)을 4분주한 신호로 CK0, CK1, CK2, CK3의 순서로 반복적으로 활성화된다. 전송신호의 개수는 전달라인의 개수에 따라 달라질 수 있다. 이하에서 클럭(CLK)은 데이터 출력용 클럭(DQS라고도 함)을 의미한다.

이때 다수의 데이터 라인(A0 내지 A3, B0, B1)과 다수의 전달라인(CO 내지 C3)의 대응관계를 바꾸어 줌으로써 버스트 랭스가 10인 경우에도 종래과 같은 문제없이 데이터 출력 동작이 가능하다. '시작 데이터'(D0)는 항상 A0에 실리게 되는데 A0의 데이터를 전달하는 전달라인을 번갈아 가면서 C0 또는 C2로 바꾸어 줌으로써의도한 동작이 가능하다. C0의 데이터는 CK0의 활성화 시점에 출력되고, C2의 데이터는 CK2의 활성화 시점에 출력되기 때문이다.

이를 위해 데이터 전달부(320)는 관계신호(MAT)가 활성화된 경우 다수의 제1타입의 데이터 라인(A0 내지 A3) 중 첫번째 제1타입의 데이터 라인(A0)에 실린 데이터를 다수의 전달라인(C0 내지 C3) 중 첫번째로 활성화되는 전송신호(CK0)에 대응되는 전달라인(C0)으로 전달한다. 관계신호(MAT)가 비활성화된 경우 다수의 제1타입이 데이터 라인(A0 내지 A3) 중 첫번째 제1타입의 데이터 라인이 아닌 소정의 제1타입의 데이터 라인(A2)에 실린 데이터를 다수의 전달라인(C0 내지 C3) 중 CK0 에 대응되는 전달라인(C0)으로 전달한다. 첫번째 제1타입의 데이터 라인(A0)에 실린 데이터를는 CK2에 대응되는 전달라인(C2)으로 전달한다.

나머지 데이터 라인의 데이터들도 적절한 순서대로 출력을 위해 관계신호(MAT)에 의해 정해지는 대응관계로 전달라인으로 전달된다. 특히 제2타입의 데이터 라인(B0, B1)의 데이터는 다수의 제1타입의 데이터 라인(A0 내지 A3)의 데이터가 다수의 전달라인(C0 내지 C3)로 전달된 후에 관계신호(MAT)에 의해 선택된 하나 이상의 전달라인으로 전달된다.

도 3에서는 관계신호(MAT)가 활성화된 경우 B0, B1의 데이터가 각각 C0, C1로 전달되고, 관계신호(MAT)가 비활성화된 경우 B0, B1의 데이터가 각각 C2, C3로 전달된다.

즉 도 3에서 관계신호(MAT)가 활성화된 경우 A0의 데이터는 C0로, A1의 데이터는 C1로, A2의 데이터는 C2로, A3의 데이터는 C3로 전달된 후에 B0의 데이터는 C0로, B1의 데이터는 C1로 전달된다. 관계신호(MAT)가 비활성화된 경우 A0의 데이터는 C2로, A1의 데이터는 C3로, A2의 데이터는 C0로, A3의 데이터는 C1로 전달된 후에 B0의 데이터는 C2로, B1의 데이터는 C3로 전달된다.

참고로 데이터 전달부(320)의 구성 및 동작을 살펴보면 다수의 제1앤드 게이트(X1 내지 X10) 및 다수의 제1오어 게이트(Y1 내지 Y4)는 다수의 데이터(D0 내지 D9)를 다수의 펄스(P0 내지 P9)가 활성화되었을 때 다수의 제1, 2데이터 라인(A0 내지 A3, B0, B1)에 실어주는 역할을 한다. 다수의 멀티 플렉서(L1 내지 L4)는 관계신호(MAT)에 응답하여 자신에게 입력되는 제1데이터 라인 중 하나를 선택한다. 다수의 제2앤드 게이트(K1 내지 K4)는 관계신호(MAT)에 응답하여 다수의 제2데이터 라인(B0, B1)과 연결할 전달라인(C0 내지 C1 중 2개의 라인)을 선택한다. 다수의 제2오어 게이트(M1 내지 M4)는 제1, 2데이터 라인(A0 내지 A3, B0, B1)의 데이터를 다수의 전달라인(CO 내지 C1)으로 전달한다. 다만 데이터 전달부(320)의 구성은 반드시 위와 같을 필요는 없고 상술한 동작을 수행할 수 있으면 된다.

관계신호 생성부(310)는 커맨드(CMD)가 인가되는 시점에 다수의 전송신호(CK0 내지 CK3) 중 하나의 전송신호(도 3에서는 첫번째로 활성화되는 CK0)의 논리값과 레이턴시의 값을 이용하여 관계신호(MAT)를 생성한다. 자세히 살펴보면 커맨드(CMD) 인가시 CK0의 값과 레이턴시의 값을 이진수로 하였을 때 최하위 자릿수의 값(CL)을 조합한 결과가 관계신호(MAT)가 된다(레이턴시가 값이 클럭의 홀수배이면 끝자리는 '1'이고, 레이턴시 값이 클럭의 짝수배이면 끝자리는 '0'임).

CK0가 활성화 간격은 2클럭(클럭의 짝수배)이고, CK0 활성화 후 CK2가 활성화되기까지는 1클럭(클럭의 홀수배)이 걸린다. 따라서 커맨드(CMD) 인가시 CK0가 활성화(논리값 1)되었고, 레이턴시의 값이 클럭의 짝수배(CL값은 0)라면 관계신호(MAT)가 활성화된다. 커맨드(CMD)는 5클럭마다 활성화되므로 다음으로 커맨드(CMD)가 활성화되었을 때 CK0는 비활성화 상태(논리값 0)이고, CL의 값은 0이므로 관계신호(MAT)는 비활성화된다.

이와 같이 커맨드(CMD) 인가시 CK0의 값과 레이턴시의 값을 이용하여 관계신호(MAT)를 생성하면 버스트 랭스가 10인 경우 커맨드(CMD)가 인가될 때마다 관계신호(MAT)의 상태가 바뀌게 할 수 있다. 따라서 '시작 데이터'(D0)가 출력되는 시점을 CK0가 활성화되는 시점 또는 CK2가 활성화되는 시점으로 바꾸어 줄 수 있다.

상술한 동작은 레이턴시의 값이 클럭의 홀수배(CL값은 1)인 경우에도 동일하게 이루어진다. 또한 관계신호(MAT)를 생성하기 위해 이용되는 전송신호로 CK2를 사용할 수도 있다. 참고로 디플립플롭(311)은 커맨드(CMD) 인가시 CK0의 논리값을 저장하기 위한 구성이다.

다수의 전달라인(CO 내지 C3) 중 소정의 전달라인들(도 3에서 C1, C3)는 소정의 지연값(0.5클럭)을 가진다. 왜냐하면 데이터 출력부(330)에서 자신에게 대응되는 전송신호(CK0 내지 CK3 중 하나)를 만나 출력될 때 모든 데이터가 동일하게 자신에게 대응되는 전송신호(CK0 내지 CK3 중 하나)의 앞쪽으로 1클럭, 뒷쪽으로 0.5클럭의 마진을 가지게 하기 위함이다. 이러한 지연은 필수적인 사항은 아니다.

(2) 메모리 장치가 제1동작모드에서 동작하는 경우(버스트 랭스 8)

메모리 장치가 제1동작모드에서 동작하는 경우 '시작 데이터'(DO)는 항상 CK0(또는 CK2)의 활성화 시점에 출력된다. 버스트 랭스가 8인 경우 커맨드(CMD)는 4클럭마다 인가된다. 따라서 커맨드(CMD)가 연속적으로 인가되어도 커맨드(CMD)가 인가되었을 때의 CK0의 값은 '1' 또는 '0'으로 항상 일정하다(CK0의 활성화 간격은 2클럭이므로). 그러므로 관계신호(MAT)의 상태도 활성화 상태 또는 비활성화 상태 둘 중 하나로 일정하다.

제1동작모드에서는 처음에 '시작 데이터'(D0)가 CK0가 활성화되는 시점에 출력되었다면 '시작 데이터'(D0)는 계속 CK0가 활성화되는 시점에 출력되고, 처음에 '시작 데이터'(D0)가 CK2가 활성화되는 시점에 출력되었다면 '시작 데이터'(D0)는 계속 CK2가 활성화되는 시점에 출력된다.

관계신호(MAT)의 활성화 여부에 따른 다수의 제1타입의 데이터 라인(D0 내지 D3)와 다수의 전달라인(C0 내지 C3)의 대응관계는 제2동작모드의 경우와 동일하다. 다만 이 경우 B0, B1에는 데이터가 실려있지 않으므로 당연히 전달라인(C0 내지 C3)으로 전달되지도 않는다.

커맨드(CMD)가 인가되면 메모리 장치의 메모리 셀에서 출력된 데이터(DO 내지 D7, 이하 출력 데이터)만이 각각 제1타입의 데이터 라인(A0 내지 A3)에 정렬되어 실린다. 상술한 예에서 제1동작모드는 CRC 데이터(D8, D9)를 생성하지 않는 동작모드에 해당할 수 있다.

CRC 데이터(D8, D9, 제2타입의 데이터)를 생성하지 않으므로 이를 하나 이상의 제2타입의 데이터 라인(B0, B1)에 실어주기 위한 하나 이상의 제2펄스신호(P4)도 필요하지 않다. 따라서 펄스신호 생성부(340)는 다수의 제1펄스신호(P0 내지 P3)를 순차로 활성화하고, 하나 이상의 제2펄스 신호(P4)는 활성화하지 않는다. 커맨드(CMD)가 인가되면 P0 내지 P3가 순차로 활성화된다. 제2동작모드와는 다르게 클럭(CMD)이 4클럭마다 활성화되므로 커맨드(CMD)가 인가된 후 P0 내지 P3가 순차로 활성화되고, P4가 활성화되기 전에 다시 커맨드(CMD)가 인가된다. 그러면 펄스신호 생성부(340)는 처음부터 P0 내지 P3를 순차로 활성화한다.

이하 데이터 출력부(330)의 동작은 제2동작모드와 동일하다.

본 발명은 한 번의 커맨드(CMD)에 응답하여 출력되는 신호의 개수가 2^N이 아닌 경우에도 이 신호들을 클럭(CLK)을 분주한 2^N개의 전송신호(CK0 내지 CK4)로 출력할 수 있다는 장점이 있다. 또한 간단한 구성으로 한 번의 커맨드(CMD)에 응답하여 출력되는 신호의 개수가 2^N이 아닌 경우는 물론 2^N인 경우에도 적용할 수 있다. 이는 신호 혹은 데이터를 연속으로 출력하는 동작을 수행하는 경우 신호 혹은 데이터의 출력을 수반하는 커맨드(CMD)가 인가되는 간격이 한 번의 커맨드(CMD)에 응답하여 출력되는 신호의 개수와 관련이 있기 때문에 가능하다. 즉 도 3의 예에서는 커맨드(CMD)가 인가되는 간격이 버스트 랭스에 의해 결정되기 때문이다.

본 발명은 결국 '시작 데이터'(D0)를 CK0 또는 CK2 중 어떤 전송신호가 활성화되는 시점에 출력하느냐를 조절하는 집적회로로서, 이러한 조절을 커맨드(CMD) 인가시에 소정의 전송신호(CK0)의 논리 값과 레이턴시 값을 이용하여 생성한 제어신호(관계신호(MAT)에 해당함)로 할 수 있다.

도 3에서 펄스신호 생성부(340)는 데이터 유지부(350)의 데이터(D0 내지 D9)를 정렬하기 위한 펄스를 생성하기 위한 구성이므로 정렬된 데이터의 출력만을 생각할 때 본 발명의 일실시예에 따른 집적회로는, 다수의 전달라인(C0 내지 C3), 관계신호(MAT)에 의해 정해지는 대응관계에 따라 다수의 데이터 라인(A0 내지 A4, B0, B1)의 데이터를 다수의 전달라인(C0 내지 C3)으로 전달하는 데이터 전달부(320), 다수의 전달라인(C0 내지 C3) 중에서 다수의 전송신호(CK0 내지 CK3) 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부(330), 커맨드(CMD) 인가시 다수의 전송신호(C0 내지 C3) 중 하나의 전송신호(CK0)의 논리값과 레이턴시 값을 이용하여 관계신호(MAT)를 생성하는 관계신호 생성부(310) 및 커맨드(CMD) 인가시 다수의 펄스신호(P0 내지 P4)를 순차적으로 활성화하는 펄스신호 생성부(340)를 포함할 수 있다.

또한 본 발명의 일실시예에 따른 집적회로는, 다수의 전달라인(C0 내지 C3), 관계신호(MAT)에 의해 정해지는 대응관계에 따라 다수의 데이터 라인(A0 내지 A4)의 데이터를 다수의 전달라인(C0 내지 C3)으로 전달하는 데이터 전달부(320), 다수의 전달라인(C0 내지 C3) 중에서 다수의 전송신호(CK0 내지 CK3) 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부(330), 커맨드(CMD) 인가시 다수의 전송신호(C0 내지 C3) 중 하나의 전송신호(CK0)의 논리값과 레이턴시 값을 이용하여 관계신호(MAT)를 생성하는 관계신호 생성부(310) 및 커맨드(CMD) 인가시 다수의 펄스신호(P0 내지 P3)를 순차적으로 활성화하는 펄스신호 생성부(340)를 포함할 수 있다.

도 4는 펄스신호 생성부(340)와 데이터 유지부(350)의 구성도이다.

도 3의 설명에 이어서 도 4를 참조하여 집적회로가 메모리 장치인 경우 펄스신호 생성부(340)와 데이터 유지부(350)의 구성 및 동작에 대해 설명한다.

펄스신호 생성부(340)는 다수의 디플립플롭(341 내지 347)과 다수의 오어 게이트(A1 내지 A5)를 포함한다. 인가된 커맨드(CMD)는 341에 의해 클럭(CLK)에 동기되고, 342 내지 345(346의 출력은 345의 출력과 위상이 동일) 및 347에 의해 각각 1클럭씩 지연된다. 커맨드(CMD)는 활성화 구간이 1클럭인 펄스 신호이므로 342 내지 345(346의 출력은 345의 출력과 위상이 동일) 및 347의 출력은 각각 1클럭씩 위상차이가 나는 활성화 구간이 1클럭인 펄스신호가 된다. 이러한 342 내지 345(346의 출력은 345의 출력과 위상이 동일) 및 347의 출력 중 서로 인접한 디플립플롭의 출력을 오어 게이트(A1 내지 A5)로 조합하여 다수의 펄스신호(P0 내지 P4)를 생성할 수 있다. 참고로 커맨드(CMD)를 클럭(CLK)에 시키는 이유는 커맨드(CMD)가 클럭(CLK)이 아닌 시스템 클럭(미도시)에 동기되어 있기 때문이다. 다만 커맨드(CMD)가 클럭(CLK)에 동기된 경우에는 펄스신호 생성부(340)는 341을 포함하지 않을 수도 있다.

다수의 플립플롭(341 내지 347) 중 341 내지 345는 다수의 제1펄스신호(P0 내지 03)를 생성하기 위한 구성이고, 346 및 347은 하나 이상의 제2펄스신호(P4)를 생성하기 위한 구성이다. 341 내지 345는 집적회로의 동작모드에 관계없이 다수의 제1펄스신호(P0 내지 P3)를 순차로 활성화한다.

346은 커맨드(CMD)가 인가되면 리셋 된다. 리셋 되면 346 및 347은 커맨드(CMD)를 각각 4클럭, 5클럭씩 지연시킨 신호를 출력하지 않는다(347은 346의 출력을 지연시키므로 346이 리셋되면 347도 지연된 펄스신호를 생성하지 않음).

제2동작모드에서 동작하는 경우에는 커맨드(CMD)가 5클럭 마다 인가되므로 346 및 347은 집적회로가 제1펄스신호(P0 내지 P3)가 활성화된 후에 이어서 제2펄스신호(P4)를 활성화한다.

집적회로가 제1동작모드에서 동작하는 경우에는 커맨드(CMD)가 4클럭 마다 인가되므로 제1펄스신호(P0 내지 P3)가 활성화된 후에 커맨드(CMD)가 다시 인가된다. 따라서 346이 344의 출력의 지연시킨 신호를 생성하기 전에 클럭(CLK)에 동기된 커맨드(CMD)가 346의 리셋단자(RST)에 인가되므로 346이 리셋된다. 따라서 346과 347이 344의 출력을 각각 1클럭, 2클럭 지연시킨 신호를 생성하지 않으므로 제2펄스신호(P4)가 활성화되지 않는다.

참고로 341 내지 345 및 347에 리셋단자(RST)를 표시하지 않은 이유는 341 내지 345 및 347 리셋시키지 않으므로 집적회로의 동작 중에는 리셋단자(RST)를 비활성화시켜 놓기 때문이다(즉 집적회로의 동작 중에는 리셋시키지 않기 때문).

데이터 유지부(350)는 저장부(351)와 CRC 처리부(352)를 포함한다.

커맨드(CMD)가 인가되면 메모리 셀들에서 출력된 데이터(DATA<0:7>)를 입력받아 저장한다. 그리고 다음번에 커맨드(CMD)가 인가될 때까지 이렇게 저장된 데이터를 유지하고, 다음번 커맨드(CMD)가 인가되면 저장된 데이터를 갱신한다. CRC 처리부(352)는 DATA<0:7>의 오류 여부를 체크하여 CRC 데이터(D8, D9)를 생성한다. 일반적으로 CRC 데이터(D8, D9)는 오류 체크 과정으로 인해 지연되어 DATA<0:7>에 비해 위상이 2~3클럭 늦게 된다. 데이터 유지부(350)에서는 도 3의 설명에서 상술한 바와 같이 데이터(D0 내지 D9)가 다수의 펄스신호(P0 내지 P4)에 의해 다수의 데이터 라인(A0 내지 A3, B0, B1)에 정렬되어 실릴 때까지 데이터(D0 내지 D9)를 유지하는 역할을 한다.

도 5는 버스트 랭스가 10인 경우(제2동작모드) 집적회로의 동작을 설명하기 위한 파형도이다.

도 5a는 처음 인가된 커맨드(CMD)에 대응되는 '시작 데이터'(DO)가 CK0의 활성화 시점에 출력되는 동작을 나타낸다.

제2동작모드에서 커맨드(CMD)는 5클럭마다 인가된다. D0 내지 D7(제1타입 데이터, 출력 데이터)은 커맨드(CMD)가 인가된 시점에서 다음 커맨드(CMD)가 인가되는 시점까지 유지된다. D8, D9(제2타입 데이터, CRC 데이터) D0 내지 D7과 유지되는 구간의 길이는 같지만 CRC 체크로 인한 지연으로 인해 D0 내지 D7에 비해 2클럭 늦은 구간에서 유지된다.

제2동자모드에서는 커맨드(CMD)가 인가되면 P0 내지 P4가 순차로 활성화된다. 다수의 펄스신호(P0 내지 P4)는 도 4의 설명에서 상술한 바와 같이 커맨드(CMD)를 일정간격으로 지연시킨 신호들을 조합하여 생성한다. 이때 D0 내지 D7은 다수의 제1펄스신호(PO 내지 P3)가 활성화된 구간에서, D8 및 D9는 하나 이상의 제2펄스신호(P4)가 활성화된 구간에서 각각 다수의 제1타입의 데이터 라인(A0 내지 A3) 및 하나 이상의 제2타입의 데이터 라인(B0, B1)에 실린다. 여기서 D0 내지 D7, D8 및 D9는 하나로 표시하였지만 활성화 구간이 동일할 뿐 서로 다른 라인에 실려있는 것이다.

관계신호(MAT)가 활성화된 경우에 해당하므로 A0의 데이터는 C0로, A1의 데이터는 C1로, A2의 데이터는 C2로, A3의 데이터는 C3로 전달된다. 또한 다수의 제1타입의 데이터 라인(A0 내지 A3)에 실린 데이터가 다수의 전달라인(C0 내지 C3)에 실리고 난 후, 다수의 제2타입의 데이터 라인(B0, B1)의 데이터(D8, D9)가 관계신호(MAT)에 의해 선택된 C0, C1에 실리게 된다.

한편 제2, 4전달라인(C1, C3)에 실린 데이터는 0.5클럭 만큼 지연된다. 도 5a에서는 전달라인(C1, C3)의 지연값이 반영된 파형을 도시하였다. 이렇게 다수의 전달라인(C0 내지 C3)의 데이터는 데이터 출력부(330)에서 직렬로 정렬되어 출력라인(S)으로 출력된다.

점선으로 나타낸 부분은 이어지는 도 5b의 동작을 연결하여 나타낸 것이다.

도 5b는 도 5a에서 인가된 커맨드(CMD)에 이어서 인가된 커맨드(CMD)에 대응되는 '시작 데이터'(D0')가 CK2의 활성화시점에 출력되는 동작을 나타낸다.

D0' 내지 D7'가 다수의 제1타입의 데이터 라인(A0 내지 A3)에 실리는 과정과 D8' 및 D9'가 하나 이상의 제2타입의 데이터 라인(B0, B1)에 실리는 과정, 그리고 다수의 펄스신호(P0 내지 P4)가 생성되는 과정은 도 5a의 설명에서 상술한 바와 동일하다.

관계신호(MAT)가 비활성화된 경우에 해당하므로 A0의 데이터는 C2로, A1의 데이터는 C3로, A2의 데이터는 C0로, A3의 데이터는 C1로 전달된다. 또한 다수의 제1타입의 데이터 라인(A0 내지 A3)에 실린 데이터가 다수의 전달라인(C0 내지 C3)에 실리고 난 후, 하나 이상의 제2타입의 데이터 라인(B0, B1)의 데이터(D8', D9')가 관계신호(MAT)에 의해 선택된 C2, C3에 실리게 된다.

제2, 4전달라인(C1, C3)에 실린 데이터는 0.5클럭 만큼 지연된다. 도 5b에서는 전달라인(CO 내지 C3)의 지연값이 반영된 파형을 도시하였다. 이렇게 다수의 전달라인(C0 내지 C3)의 데이터는 데이터 출력부(330)에서 직렬로 정렬되어 출력라인(S)으로 출력된다.

점선으로 나타낸 부분은 앞선 도 5a의 동작을 연결하여 나타낸 것이다.

상술한 도 5a, b의 동작은 이후에도 번갈아 가면서 반복된다. 이러한 동작을 통해 10개의 데이터를 하나의 묶음으로 커맨드가 인가될 때마다 데이터가 10개씩 순서대로 출력된다.

도 6은 버스트 랭스가 8인 경우(제1동작모드) 집적회로의 동작을 설명하기 위한 파형도이다.

제1동작모드에서 커맨드(CMD)는 4클럭마다 인가된다. D0 내지 D7(제1타입 데이터, 출력 데이터)은 커맨드(CMD)가 인가된 시점에서 다음 커맨드(CMD)가 인가되는 시점까지 유지된다. 제1동작모드에서는 D8, D9(제2타입 데이터, CRC 데이터)가 생성되지 않는다.

제1동작모드에서 커맨드(CMD)가 인가되면 P0 내지 P3가 순차로 활성화된다. 다수의 제1펄스신호(P0 내지 P3)는 도 5의 설명에서 상술한 바와 같이 커맨드(CMD)를 일정간격으로 지연시킨 신호들을 조합하여 생성한다. 이때 하나 이상의 제2펄스신호(P4)가 활성화되기 전에 커맨드(CMD)가 다시 인가되어 하나 이상의 제2펄스신호(P4)는 활성화되지 않고 다시 다수의 제1펄스신호(P0 내지 P3)가 순차로 활성화된다. 이때 D0 내지 D7은 다수의 제1펄스신호(PO 내지 P3)가 활성화된 구간에서 다수의 제1타입의 데이터 라인(A0 내지 A3)에 실린다. 여기서 D0 내지 D7는 하나로 표시하였지만 활성화 구간이 동일할 뿐 서로 다른 라인에 실려있는 것이다.

도 6은 관계신호(MAT)가 활성화된 경우로 다수의 A0의 데이터는 C0로, A1의 데이터는 C1로, A2의 데이터는 C2로, A3의 데이터는 C3로 전달된다. 이러한 관계는 계속 유지된다. 만약 관계신호(MAT)가 비활성화된 경우 였다면 A0의 데이터는 C2로, A1의 데이터는 C3로, A2의 데이터는 C0로, A3의 데이터는 C1로 전달되며 이러한 관계는 계속 유지된다.

관계신호(MAT)에 의해 선택되지 않은 C2, C3에 실린 데이터는 0.5클럭 만큼 지연된다. 도 6에서는 전달라인(CO 내지 C3)의 지연값이 반영된 파형도를 도시하였다. 이렇게 다수의 전달라인(C0 내지 C3)의 데이터는 데이터 출력부(330)에서 직렬로 정렬되어 출력라인(S)으로 출력된다.

상술한 도 5의 동작은 이후에도 반복된다. 이러한 동작을 통해 8개의 데이터를 하나의 묶음으로 커맨드(CMD)가 인가될 때마다 데이터가 8개씩 순서대로 출력된다. 버스트 랭스가 8인 경우 '시작 데이터'(DO)는 항상 CK0(또는 CK2)가 활성화된 경우에 출력된다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims

다수의 펄스신호에 의해 정렬된 데이터가 실리는 다수의 데이터 라인;
다수의 전달라인;
관계신호에 의해 정해지는 대응관계에 따라 상기 다수의 데이터 라인의 데이터를 상기 다수의 전달라인으로 전달하는 데이터 전달부;
상기 다수의 전달라인 중에서 다수의 전송신호 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부;
커맨드 인가시 상기 다수의 전송신호 중 하나의 전송신호의 논리값과 레이턴시 값을 이용하여 상기 관계신호를 생성하는 관계신호 생성부; 및
상기 커맨드 인가시 상기 다수의 펄스신호를 순차적으로 활성화하는 펄스신호 생성부
를 포함하는 집적회로.
제 1항에 있어서,
상기 다수의 데이터 라인은 다수의 제1타입의 데이터 라인과 하나 이상의 제2타입의 데이터 라인을 포함하고,
상기 다수의 펄스 신호는 상기 다수의 제1타입의 데이터 라인에 대응하는 다수의 제1펄스신호와 상기 하나 이상의 제2타입의 데이터 라인에 대응하는 하나 이상의 제2펄스신호를 포함하는 집적회로.
제 2항에 있어서,
상기 집적회로가 상기 커맨드에 응답하여 출력하는 데이터의 개수가 2^N개인 동작모드는 제1동작모드이고, 상기 집적회로가 상기 커맨드에 응답하여 출력하는 데이터의 개수가 2^N개가 아닌 동작모드는 제2동작모드인 집적회로.
제 3항에 있어서,
상기 펄스신호 생성부는,
상기 제1동작모드에서는 상기 하나 이상의 제1펄스신호를 순차로 활성화하고 상기 하나 이상의 제2펄스신호는 활성화하지 않으며, 상기 제2동작모드에서는 상기 하나 이상의 제1펄스신호를 순차로 활성화한 후 상기 하나 이상의 제2펄스신호를 순차로 활성화하는 집적회로.
제 1항에 있어서,
상기 다수의 데이터 라인에는,
상기 다수의 펄스신호 중 자신에게 대응되는 펄스신호와 상기 데이터 중 자신에게 대응되는 데이터가 앤드 게이트를 통과한 출력이 실리는 집적회로.
제 3항에 있어서,
상기 제1동작모드에서는 상기 다수의 제1타입의 데이터 라인에 상기 정렬된 데이터가 실리고 상기 하나 이상의 제2타입의 데이터 라인에는 상기 정렬된 데이터가 실리지 않으며, 상기 제2동작모드에서는 상기 다수의 제1타입의 데이터 라인 및 상기 하나 이상의 제2타입의 데이터 라인 모두에 상기 정렬된 데이터가 실리는 집적회로.
제 1항에 있어서,
상기 커맨드는,
데이터의 출력을 수반하는 커맨드이며, 상기 커맨드에 응답하여 출력되는 데이터의 개수에 대응되는 시간마다 인가되는 집적회로.
제 1항에 있어서,
상기 다수의 전달라인 중 소정의 전달라인은,
자신에게 전달된 데이터를 소정의 지연 값만큼 지연하는 집적회로.
제 1항에 있어서,
상기 레이턴시는,
상기 커맨드의 인가시점으로부터 상기 데이터 출력부에서 상기 데이터의 출력이 시작되는 시점까지의 시간인 집적회로.
제 3항에 있어서,
상기 다수의 전송신호는 순차로 활성화되며 상기 관계신호 생성부는 상기 다수의 전송신호 중 첫번째로 활성화되는 전송신호의 논리값과 상기 레이턴시의 값을 이용하여 관계신호를 생성하는 집적회로.
제 10항에 있어서,
상기 데이터 전달부는,
상기 관계신호가 활성화된 경우 상기 다수의 제1타입의 데이터 라인 중 첫번째 제1타입의 데이터 라인에 실린 데이터를 상기 다수의 전달라인 중 상기 첫번째로 활성화되는 전송신호에 대응되는 전달라인으로 전달하고, 상기 관계신호가 비활성화된 경우 상기 다수의 제1타입이 데이터 라인 중 상기 첫번째 제1타입의 데이터 라인이 아닌 소정의 제1타입의 데이터 라인에 실린 데이터를 상기 다수의 전달라인 중 상기 첫번째로 활성화되는 전송신호에 대응되는 전달라인으로 전달하는 집적회로.
제 3항에 있어서,
상기 제1동작모드에서는 상기 다수의 전달라인에 상기 제2타입의 데이터 라인의 데이터는 전달되지 않고, 상기 제2동작모드에서는 상기 다수의 전달라인 중 상기 관계신호에 의해 선택된 하나 이상의 전달라인에 상기 제1타입의 데이터 라인의 데이터가 전달된 후에 상기 제2타입의 데이터라 라인의 데이터가 전달되는 집적회로.
제 2항에 있어서,
상기 하나 이상의 제2타입의 데이터 라인에 실린 데이터는 상기 하나 이상의 제1타입의 데이터 라인에 실린 데이터의 오류를 체크한 결과인 CRC(Cyclic Redundancy Check) 데이터인 집적회로.
다수의 데이터 라인;
다수의 전달라인;
관계신호에 의해 정해지는 대응관계에 따라 상기 다수의 데이터 라인의 데이터를 상기 다수의 전달라인으로 전달하는 데이터 전달부;
상기 다수의 전달라인 중에서 다수의 전송신호 중 활성화된 전송신호에 대응하는 전달라인의 데이터를 출력하는 데이터 출력부; 및
커맨드 인가시에 상기 다수의 전송신호 중 하나의 전송신호의 논리값과 레이턴시 값을 이용하여 상기 관계신호를 생성하는 관계신호 생성부
를 포함하는 집적회로.
제 14항에 있어서,
상기 다수의 데이터 라인에는,
상기 다수의 펄스신호 중 자신에게 대응되는 펄스신호와 상기 데이터 중 자신에게 대응되는 데이터가 앤드 게이트를 통과한 출력이 실리는 집적회로.
제 14항에 있어서,
상기 커맨드는,
데이터의 출력을 수반하는 커맨드이며, 상기 커맨드에 응답하여 출력되는 데이터의 개수에 대응되는 시간마다 인가되는 집적회로.
제 14항에 있어서,
상기 다수의 전달라인 중 소정의 전달라인은,
자신에게 전달된 데이터를 소정의 지연 값만큼 지연하는 집적회로.
제 14항에 있어서,
상기 레이턴시는,
상기 커맨드의 인가시점으로부터 상기 데이터 출력부에서 상기 데이터의 출력이 시작되는 시점까지의 시간인 집적회로.
제 14항에 있어서,
상기 다수의 전송신호는 순차로 활성화되며 상기 관계신호 생성부는 상기 다수의 전송신호 중 첫번째로 활성화되는 전송신호의 논리값과 상기 레이턴시의 값을 이용하여 관계신호를 생성하는 집적회로.
제 19항에 있어서,
상기 관계신호가 활성화된 경우 상기 다수의 데이터 라인 중 첫번째 데이터 라인에 실린 데이터를 상기 다수의 전달라인 중 상기 첫번째로 활성화되는 전송신호에 대응되는 전달라인으로 전달하고, 상기 관계신호가 비활성화된 경우 상기 다수의 데이터 라인 중 상기 첫번째 데이터 라인이 아닌 소정의 데이터 라인에 실린 데이터를 상기 다수의 전달라인 중 상기 첫번째로 활성화되는 전송신호에 대응되는 전달라인으로 전달하는 집적회로.