CN100470672C - 用于减少数据线长度的半导体存储器件 - Google Patents

用于减少数据线长度的半导体存储器件 Download PDF

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Abstract

一种用于减少数据线长度的半导体存储器件，包括：多个数据输入选通信号产生单元，其每个用于基于多个数据输入控制码信号而产生多个数据输入选通信号；及多个数据编码器，用于根据所述多个数据输入选通信号将数据输出至多个全局输入/输出线；其中多个数据输入选通信号产生单元被设置成与多个数据编码器一对一地对应。

Description

用于减少数据线长度的半导体存储器件
技术领域
本发明是涉及一种半导体存储器件，并且更具体地涉及一种具有简化数据控制信号的减少尺寸的半导体存储器件。
背景技术
通常，半导体存储器件是通过数据输入/输出垫接收从外部电路连续输入的数据。所接收的数据经过预取(prefetch)单元被加载到并行的多个数据线上。之后，加载于多个数据线上的数据通过多个全局输入/输出(GIO)线传送至存储芯区。其中，为了改善把数据传送至存储芯的驱动能力(drivability)，数据编码单元被采用以接收加载于多个数据线上的数据并以增强的驱动能力将所述数据输出到所述多个全局输入/输出线。
其中，数据编码单元被要求根据猝发(burst)类型及起始地址(starting address)而将多个数据线的数据不同地匹配于多个全局输入/输出线。也就是说，猝发类型具有通常两种不同类型，即一种为顺序(sequential)法，另一种为交错(interleaving)法，且多个数据线的数据被根据猝发的类型及起始地址而不同地匹配于多个全局输入/输出线。为此，数据输入选通信号产生器被采用以产生多个控制信号以控制数据编码单元。
上面提到的根据猝发类型及起始地址的数据与全局输入/输出线之间的不同匹配举例说明于下表1中，其中是假设猝发长度为4。
表1
Figure C200510072034D00051
数据编码单元是根据表1中所示的猝发类型及起始地址使数据匹配于全局输入/输出线。其中，上面提到的数据编码单元的操作是由数据输入选通信号产生器所产生的多个控制信号所控制。
上面提到的半导体存储器件的操作被特别地参考常规的双数据速率2同步动态随机存取存储器(DDR2 SDRAM)的写操作而描述如下。
对于写操作，写命令及列地址被同步于时钟信号的第一时钟周期的上升沿而输入到常规的DDR2SDRAM，且第一数据及第二数据被同步于该时钟信号的第二时钟周期的上升沿和下降沿而输入。然后，从时钟信号的第三个时钟周期起，根据猝发长度的数据在时钟信号的每个上升沿和下降沿被输入。
同步于时钟信号所输入的数据，被顺序地经过数据针脚而被加载到四个内部寄存器上。例如第一及第五数据加载于第一内部寄存器上；第二及第六数据加载于第二内部寄存器上；第三及第七数据加载于第三内部寄存器上；以及第四及第八数据被加载于第四内部寄存器上。
加载于第一到第四内部寄存器上的数据，被同步于时钟信号分别地加载于4个数据节点即第一到第四数据节点上。例如，第一到第四数据被同步于时钟信号的第二时钟周期的下降沿加载于第一到第四数据节点上，以及第五到第八数据被同步于时钟信号的第四时钟周期的下降沿加载于第一到第四数据节点上。
在常规DDR2 SDRAM的情况中，四个全局输入/输出线，即第一到第四全局输入/输出线对应于一个数据针脚。
同时，加载于第一到第四数据节点上的数据与第一到第四全局输入/输出线gio_0到gio_3之间的匹配方法，是基于列地址及猝发类型的两个最低有效位来确定。
根据现有技术，数据输入控制码信号产生器被采用以通过将两个最低有效位即a0和a1移位而产生第一数据输入控制码信号soseb0_wt及第二数据输入控制码信号seseb1_wt，其移位量为同步于内部时钟的AL(附加的等待时间)+CL(CAS等待时间)的时钟周期。其中，AL及CL是由模式寄存器设置(MRS)所决定。另外，所述MRS确定猝发类型。例如，猝发类型控制信号seqb_int是基于MRS而产生。当猝发类型控制信号seqb_int为逻辑低电平时，猝发类型为顺序法，或者当猝发类型控制信号seqb_int为逻辑高电平时，猝发类型则为交错法。
同时，包括在常规DDR2 SDRAM中的内部时钟产生器根据写命令而产生内部时钟脉冲信号dinclkp。
另外，多个数据排列块被包括在常规的DDR2 SDRAM中，所述多个数据排列块的每个接收同步于时钟信号的上升沿和下降沿顺序输入的四个数据，并且同步于该相同时钟并行输出所述接收的四个数据。例如，同步于第一时钟周期的上升沿输入的数据被输出为第一上升数据din0r；同步于第一时钟周期的下降沿输入的数据被输出为第一下降数据din0f；同步于第二时钟周期的上升沿输入的数据被输出为第二上升数据dinlr；同步于第二时钟周期的下降沿输入的数据被输出为第二下降数据dinlf。
图1为表示用于执行所述写操作的常规DDR2 SDRAM的数据传送路径的块图。
如图所示，常规的DDR2 SDRAM包括数据输入控制信号产生器100，用以解码第一及第二数据输入控制码信号soseb0_wt及soseb1_wt，从而产生第一到第四数据输入控制信号soseb01wt<0>到soseb01wt<3>；数据输入选通信号产生单元110，用于基于内部时钟脉冲信号dinclkp，猝发类型控制信号seqb_int及第一到第四数据输入控制信号soseb01wt<0>到soseb01wt<3>而产生多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3及dinstb_pcg_0到dinstb_pcg_3；及数据编码单元120，用以将从多个数据排列块所输出的数据匹配于多个全局输入/输出线。
详细而论，数据输入选通信号产生器110包括第一与第二切换单元111、112及第一到第四数据输入选通信号产生器113到116。
第一及第二切换单元111，112是基于猝发类型控制信号seqb_int而分别把第二及第四数据输入控制信号soseb01wt<1>和soseb01wt<3>连接至第一及第三数据输入选通信号产生器113，115。其中，当猝发类型控制信号seqb_int为逻辑低电平时，第一及第二切换单元111，112直接把第二及第四数据输入控制信号soseb01wt<1>及soseb01wt<3>连接到第一及第三数据输入选通信号产生器113及115。反之，当猝发类型控制信号seqb_int为逻辑高电平时，第一及第二切换单元111和112交叉地把第二及第四数据输入控制信号soseb01wt<1>及soseb01wt<3>连接到第一及第三数据输入选通信号产生器113及115。例如，当猝发类型控制信号seqb_int为逻辑低电平时，第一切换111是把第四数据输入控制信号soseb01wt<3>连接至第一数据输入控制信号sose01wt<0>的信号输入端及第三数据输入控制信号soseb01wt<2>的信号输入端之间的信号输入端，并把第二数据输入控制信号soseb01wt<1>连接于第三数据输入控制信号sose01wt<2>的信号输入端下方的信号输入端。而当猝发类型控制信号seqb_int为逻辑高电平时，第四数据输入控制信号soseb01wt<3>被连接到第三数据输入控制信号soseb01wt<2>的信号输入端下方的信号输入端，并且第二数据输入控制信号sose01wt<1>被连接到第一数据输入控制信号soseb01wt<0>的信号输入端及第三数据输入控制信号soseb01wt<2>的信号输入端之间的信号输入端。
第一数据输入选通信号产生器113是基于内部时钟脉冲信号dinclkp、第一切换单元111的输出信号、及第一与第三数据输入控制信号soseb01wt<0>和soseb01wt<2>产生数据输入选通信号dinstb_r0_0，dinstb_f0_0，dinstb_r1_0，dinstb_f1_0、及dinstb_pcq_0。
当内部时钟脉冲信号dinclkp脉动时，如果第一数据输入控制信号soseb01wt被激活，第一数据输入选通信号产生器113输出数据输入选通信号dinstb_r0_0作为与内部时钟脉冲信号dinclkp同步的高脉冲，或者如果第一数据输入控制信号soseb01wt被非激活，输出数据输入选通信号dinstb_r0_0为低电平。类似的，如果第一开关111的第一输出被激活，数据输入选通信号dinstb_f0_0被输出为与内部时钟脉冲信号dinclkp同步的高脉冲，或者如果第一开关111的第一输出被非激活时，数据输入选通信号dinstb_f0_0被输出为低电平。同理，如果第三数据输入控制信号soseb01wt<2>被激活，数据输入选通信号dinstb_r1_0被输出为同步于内部时钟脉冲信号dinclkp的高脉冲，或者如果第三数据输入控制信号soseb01wt<2>被非激活时，数据输入选通信号dinstb_r1_0被输出为低电平。又，如果第一切换单元111的第二输出被激活，数据输入选通信号dinstb_f1_0被输出为同步于内部时钟脉冲信号dinclkp的高脉冲，或者如果第一切换单元的第二输出被非激活，数据输入选通信号dinsitb_f1_0被输出为低电平。数据输入选通信号dinstb_pcg_0被输出为同步于内部时钟脉冲信号dinclkp的高脉冲。
第二数据输入选通信号产生器114是基于内部时钟脉冲信号dinclkp及第一到第四数据输入控制信号soseb01wt<0>到soseb01wt<3>产生数据输入选通信号dinstb_r0_1，dinstb_f0_1，dinstb_r1_1，dinstb_f1_1及dinstb_pcg_1。第二数据输入选通信号产生器114的操作与上述第一数据输入选通信号产生器113的操作相同。
第三数据输入选通信号产生器115基于内部时钟脉冲信号dinclkp及第二切换单元112的输出信号而产生数据输入选通信号dinstb_r0_2，dinstb_f0_2，dinstb_r1_2，dinstb_f1_2，及dinstb_pcg_2。第二数据输入选通信号产生器114的操作与上述第一数据输入选通信号产生器113的操作相同。
第四数据输入选通信号产生器116基于内部时钟脉冲信号dinclkp及第一到第四数据输入控制信号soseb01wt<0>到soseb01wt<3>产生数据输入选通信号dinstb_r0_3，dinstb_f0_3，dinstb_r1_3，dinstb_f1_3，及dinstb_pcg_3。第二数据输入选通信号产生器114的操作与上述第一数据输入选通信号产生器113的操作相同。
数据编码单元120包括第一到第四数据编码器121到124。
第一数据编码器121基于多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3及dinstb_pcg_0到dinstb_pcg_3而输出第一上升数据din0r<0>、第一下降数据din0f<0>、第二上升数据din1r<0>、及第二下降数据din1f<0>至第一到第四全局输入/输出线gio_0<0>到gio_3<0>。其中，’<’与’>’间的数字是表示数据针脚的号。
第二数据编码器122基于多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3，及dinstb_pcg_0到dinstb_pcg_3而输出第一上升数据din0r<1>，第一下降数据din0f<1>，第二上升数据din1r<1>及第二下降数据din1f<1>至第一到第四全局输入/输出线gio_0<1>到gio_3<1>。
第三数据编码器123基于多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3，及dinstb_pcg_0到dinstb_pcg_3而输出第一上升数据din0r<2>，第一下降数据din0f<2>，第二上升数据din1r<2>及第二下降数据din1f<2>至第一到第四全局输入/输出线gio_0<2>到gio_3<2>。
第四数据编码器124基于多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3，及dinstb_pcg_0到dinstb_pcg_3而输出第一上升数据din0r<3>，第一下降数据din0f<3>，第二上升数据din1r<3>及第二下降数据din1f<3>至第一到第四全局输入/输出线gio_0<3>到gio_3<3>。
图2为图1所示第一数据输入选通信号产生器113的块图。
如图所示，第一数据输入选通信号产生器113包括数据输入选通逻辑信号产生器201及数据输入选通信号驱动器202。
数据输入选通逻辑信号产生器201接收第一数据输入控制信号soseb01wt<0>，第一切换单元的111的第一输出，第三数据输入控制信号soseb01wt<2>，及第一切换单元111的第二输出以产生第一到第五逻辑信号n1到n5，所述数据输入选通信号驱动器202接收第一到第五逻辑信号n1到n5以产生数据输入选通信号dinstb_r0_0，dinstb_f0_0，dinstb_r1_0，dinstb_f1_0，及dinstb_pcg_0。其中，该数据输入选通信号驱动器202含有多个具有大尺寸的反相器(inverter)。
第二到第四数据输入选通信号产生器114到116具有与第一数据输入选通信号产生器113相同的结构。
图3为第一数据编码器121的块图。
如图所示，第一数据编码器121包括第一到第四数据输入/输出感测放大器331到334。
第一数据输入/输出感测放大器331接收数据输入选通信号dinstb_r0_0，dinstb_f0_0，dinstb_r1_0，dinstb_f1_0，及dinstb_pcg_0分别作为第一到第五控制输入信号以将所述第一上升数据din0r，第一下降数据din0f，第二上升数据din1r，及第二下降数据din1f之一输出至第一全局输入/输出线gio_0。
第二数据输入/输出感测放大器332接收数据输入选通信号dinstb_r0_1，dinstb_f0_1，dinstb_r1_1，dinstb_f1_1，及dinstb_pcg_1分别作为第一到第五控制输入信号以将所述第一上升数据din0r，第一下降数据din0f，第二上升数据din1r，及第二下降数据din1f之一输出至第二全局输入/输出线gio_1。
第三数据输入/输出感测放大器333接收数据输入选通信号dinstb_r0_2，dinstb_f0_2，dinstb_r1_2，dinstb_f1_2，及dinstb_pcg_2分别作为第一到第五控制输入信号以把第一上升数据din0r，第一下降数据din0f，第二上升数据din1r，及第二下降数据din1f之一输出至第三全局输入/输出线gio_2。
第四数据输入/输出感测放大器334接收数据输入选通信号dinstb_r0_3，dinstb_f0_3，dinstb_r1_3，dinstb_f1_3，及dinstb_pcg_3分别作为第一到第五控制输入信号以把第一上升数据din0r，第一下降数据din0f，第二上升数据din1r，及第二下降数据din1f之一输出至第四全局输入/输出线gio_3。
当数据输入选通信号dinstb_r0_0被激活时，第一数据输入/输出感测放大器331放大第一上升数据din0r并把所述放大的第一上升数据输出至第一全局输入/输出线gio_0。类似的，当数据输入选通信号dinstb_f0_0被激活时，第一下降数据din0f被放大并输出至第一全局输入/输出线gio_0。当数据输入选通信号dinstb_r1_0被激活时，第二上升数据din1r被放大并输出至第一全局输入/输出线gio_0。当数据输入选通信号dinstb_f1_0被激活时，第一数据输入/输出感测放大器331放大第二下降数据din1f并把放大的第二下降数据输出至第一全局输入/输出线。
第二到第四数据输入/输出感测放大器332到334的操作与上述第一数据输入/输出感测放大器331的操作相同。
依现有技术，由数据输入选通信号产生器110所产生的20个数据输入选通信号由第一到第四数据编码器121到124的每个共享。例如，在x16 DDR2 SDRAM的情况下，由于每个数据针脚被连接到不同的数据编码器，16个数据编码器应当共享20个数据输入选通信号。在双数据速率3同步动态随机存取存储器(DDR3 SDRAM)的情况中，因DDR3 SDRAM执行8位预取操作，所以需要64个数据编码器。
因此，数据输入选通信号的每个信号线被需要为长的，具有数千微米的长度。其中，一般而言，半导体存储器件中有两种不同的数据线：一种为全局(global)线，另一种为局部(local)线。全局输入/输出线是所述全局线的一种，所述数据输入选通信号的信号线也是一种全局线。与局部线相比，全局线被连接到包括在半导体存储器件中的较多电路单元并具有较大的尺寸。此外，全局线及局部线是以不同制造方法形成的。因此，如果全局线的数量被增加，半导体存储器件的尺寸被增加，因此所需的是减少全局线的数量。
发明内容
因之，本发明的一个目的是提供一种具有减少的信号线数量的半导体存储器件。
依本发明的一个方面，提供了一种用于减少数据线长度的半导体存储器件，包括：多个数据输入选通信号产生单元，其每个用于基于多个数据输入控制码信号产生多个数据输入选通信号；及多个数据编码器，用于根据所述多个数据输入选通信号将数据输出至多个全局输入/输出线；其中多个数据输入选通信号产生单元被设置成与多个数据编码器一对一地对应。
附图说明
本发明的上面的和其他的目的和特征将从下面的结合附图的优选实施例的描述而变得明显。
图1为示出用于执行写操作的常规DDR2 SDRAM的数据传送路径的块图。
图2为示出图1所示第一数据输入选通信号产生器的块图。
图3为示出图1所示第一数据编码器的块图。
图4示出根据本发明优选实施例的半导体存储器件的块图。
具体实施方式
以下，将参考附图详细说明依本发明的半导体存储器件。
图4为根据本发明优选实施例的半导体存储器件的块图。
如图所示，本发明的半导体存储器件包括第一到第四数据输入选通信号产生单元401到404，用于基于内部时钟脉冲信号dinclkp、第一数据输入控制码信号soseb0_wt及第二数据输入控制码信号soseb1_wt而产生多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3，及dinstb_pcg_0到dinstb_pcg_3；及第一到第四数据编码器405到408，用于根据所述多个数据输入选通信号dinstb_r0_0到dinstb_r0_3，dinstb_f0_0到dinstb_f0_3，dinstb_r1_0到dinstb_r1_3，dinstb_f1_0到dinstb_f1_3，及dinstb_pcg_0到dinstb_pcg_3而将第一上升数据din0r，第一下降数据din0f，第二上升数据din1r，及第二下降数据din1f输出至第一到第四全局输入输出线gio_0到gio_3。
其中，如图4所示，第一到第四数据输入选通信号产生单元401到404是分别地一对一地对应到第一到第四数据编码器405到408。
第一到第四数据输入选通信号产生器401到404的每个包括如图1所示的数据输入控制信号产生器100及数据输入选通信号产生器110。
因此，第一到第四数据输入选通信号产生单元401到404的每个产生多个数据输入选通信号用于控制所对应的数据编码器。
其中，优选的是数据输入选通信号产生器及所对应的数据编码器之间的距离被最小化。
与现有技术相比，所述数据输入选通信号不被所述数据编码器共享。又，所述数据输入选通信号的信号线被形成为局部线。因此，到所述数据编码器所需的所述数据输入选通信号的信号线尺寸被减小。
虽上述的半导体存储器件包括4个数据编码器，该半导体存储器件可包括多于4个数据编码器，例如16个数据编码器。
根据本发明，在所述半导体存储器件包括16个数据编码器的情况下，16个数据输入选通信号产生单元被一对一地对应到该16个数据编码器。
又，因DDR3 SDRAM执行8位预取操作，本发明可应用到需要64个数据编码器的DDR3 SDRAM。再者，本发明可应用于执行16位或32位预取操作的各种半导体存储器件。
因之，依本发明，半导体存储器件的尺寸可以被减小。因此功率消耗也可以被减小。
本申请包含相关于2004年10月29日向韩国专利局所提交的韩国专利申请号2004-87326的主题，其整个内容被结合在这里以供参考。
尽管已经关于特别的实施例描述了本发明，对于本领域的技术人员来说很明显可以在不脱离后面的权利要求中所限定的精神和范围内作出各种变化和修改。
【组件符号说明】
100                       数据输入控制信号产生器
110                       数据输入选通信号产生器
111，112                  第一、第二切换单元
113，114，115，116        第一到第四数据输入选通信号产生器
121，122，123，124        第一到第四数据编码器
201                       数据输入选通逻辑信号产生器
202                       数据输入选通信号驱动器
331，332，333，334        第一到第四数据输入/输出感测放大器
400                       半导体存储器件
401，402，403，404        第一到第四数据输入选通信号产生器单元
405，406，407，408        第一到第四数据编码器。

Claims (7)

1.一种用于减少数据线长度的半导体存储器件，包括：
多个数据输入选通信号产生单元，其每个用于基于多个数据输入控制码信号产生多个数据输入选通信号；及
多个数据编码器，用于根据多个数据输入选通信号将数据输出到多个全局输入/输出线；
其中所述多个数据输入选通信号产生单元被设置成与所述多个数据编码器一对一地对应。
2.如权利要求1的半导体存储器件，其中所述多个数据输入选通信号产生单元的每个包括：
数据输入控制信号产生器，用于解码多个数据输入控制码信号以产生多个数据输入控制信号；及
数据输入选通信号产生器，用于根据多个数据输入控制信号、猝发类型控制信号及内部时钟脉冲信号产生多个数据输入选通信号。
3.如权利要求2的半导体存储器件，其中所述多个数据输入选通信号产生单元之一与所对应的数据编码器之间的距离被最小化。
4.如权利要求3的半导体存储器件，其中所述猝发类型控制信号是由模式寄存器设置(MRS)确定。
5.如权利要求4的半导体存储器件，还包括：
数据输入控制码信号产生器，用于根据列地址选通(CAS)等待时间及附加的等待时间(AL)产生同步于时钟信号的多个数据输入控制码信号。
6.如权利要求5的半导体存储器件，其中多个数据输入选通信号的数量为16。
7.如权利要求6的半导体存储器件，其中多位预取操作由所述半导体存储器件执行。
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