JP2001166989A - プリフェッチ機構を有するメモリシステム及びその動作方法 - Google Patents
プリフェッチ機構を有するメモリシステム及びその動作方法Info
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Abstract
(57)【要約】
【課題】 わずかなハードウエアの増加により、しかも
プログラムサイズの増大を抑えて適切なデータ対象物の
プリフェッチを実現することができるプリフェッチ機構
を提供する。 【解決手段】 大きなデータ対象物を含むアプリケーシ
ョンを高速化するため、ハードウエア技術とソフトウエ
ア技術とを組み合わせたプリフェッチ機構。コンパイラ
は、データ対象物の詳細をハードウエアに示すことによ
りプリフェッチ動作を始動する。ハードウエアはそれら
の値、具体的にはデータ対象物の開始アドレス、エレメ
ントサイズ、ストライド、始動間隔、エレメント数を格
納する。一旦ソフトウエアにより始動されると、ハード
ウエアは、ハードウエア対象物のプリフェッチバッファ
へのプリフェッチを、対象物全てが終えるまで制御す
る。同時に、アプリケーションは第２レベルキャッシュ
及びリフェッチバッファを並列にアクセスすることによ
り既に利用可能なデータをフェッチする。
プログラムサイズの増大を抑えて適切なデータ対象物の
プリフェッチを実現することができるプリフェッチ機構
を提供する。 【解決手段】 大きなデータ対象物を含むアプリケーシ
ョンを高速化するため、ハードウエア技術とソフトウエ
ア技術とを組み合わせたプリフェッチ機構。コンパイラ
は、データ対象物の詳細をハードウエアに示すことによ
りプリフェッチ動作を始動する。ハードウエアはそれら
の値、具体的にはデータ対象物の開始アドレス、エレメ
ントサイズ、ストライド、始動間隔、エレメント数を格
納する。一旦ソフトウエアにより始動されると、ハード
ウエアは、ハードウエア対象物のプリフェッチバッファ
へのプリフェッチを、対象物全てが終えるまで制御す
る。同時に、アプリケーションは第２レベルキャッシュ
及びリフェッチバッファを並列にアクセスすることによ
り既に利用可能なデータをフェッチする。
Description
【０００１】
【発明の属する技術分野】本発明はノイマン方計算機シ
ステムのメモリシステム階層内でのデータ対象物をプリ
フェッチすることに係り、特にプリフェッチシーケンス
をソフトウエアから開始し、実際のプリフェッチをハー
ドウエアで制御することによりメモリレイテンシイを隠
蔽したメモリシステムに関する。
ステムのメモリシステム階層内でのデータ対象物をプリ
フェッチすることに係り、特にプリフェッチシーケンス
をソフトウエアから開始し、実際のプリフェッチをハー
ドウエアで制御することによりメモリレイテンシイを隠
蔽したメモリシステムに関する。
【０００２】
【従来の技術】プロセッサ速度とメモリ速度との差の増
大は、主メモリに対するプロセッサの待ち時間を隠蔽す
る種々の技術の発展を促進させた。ハードウエアでメモ
リレイテンシイを隠蔽する技術には、キャシュ階層、無
閉塞ロード／ストア命令、プリフェッチバッファを含
む。またすメモリレイテンシイを隠蔽するソフトウエア
技術には、ソフトウエアパイプライン処理、及びソフト
ウエアプリフェッチ／事前ロードがある。
大は、主メモリに対するプロセッサの待ち時間を隠蔽す
る種々の技術の発展を促進させた。ハードウエアでメモ
リレイテンシイを隠蔽する技術には、キャシュ階層、無
閉塞ロード／ストア命令、プリフェッチバッファを含
む。またすメモリレイテンシイを隠蔽するソフトウエア
技術には、ソフトウエアパイプライン処理、及びソフト
ウエアプリフェッチ／事前ロードがある。
【０００３】ノイマン型計算機システムでのプリフェッ
チを実行するには、種々の問題の解決が必要である。こ
れら問題は２つのフェーズに分けられる。第１に、どの
データをプリフェッチすべきか、プリフェッチをいつ行
うべきかを決定しなければならない。第２にメモリシス
テムの負荷を最小にしながらタイミングの良いプロセッ
サへのデータ配送を確保するために、特定サイズの多数
エレメントからなるデータ対象物が正確な速度でプリフ
ェッチされなければならない。
チを実行するには、種々の問題の解決が必要である。こ
れら問題は２つのフェーズに分けられる。第１に、どの
データをプリフェッチすべきか、プリフェッチをいつ行
うべきかを決定しなければならない。第２にメモリシス
テムの負荷を最小にしながらタイミングの良いプロセッ
サへのデータ配送を確保するために、特定サイズの多数
エレメントからなるデータ対象物が正確な速度でプリフ
ェッチされなければならない。
【０００４】現在の技術では、主メモリアクセスの待ち
時間の幾分かを隠蔽するようの管理しているが、プロセ
ッサ速度とメモリ速度の差の増大に対応して、プリフェ
ッチ性能の改善が必要となる。ハードウエアプリフェッ
チは、どのメモリアドレスがプリフェッチされるかを示
す比較的簡単なアルゴリズムを実行時間内にダイナミッ
クに決定する。ソフトウエアプリフェッチではプログラ
ムのメモリ基準についてのコンパイラによるループ解析
および手順間解析を含んだより複雑なアルゴリズムが採
用されている。
時間の幾分かを隠蔽するようの管理しているが、プロセ
ッサ速度とメモリ速度の差の増大に対応して、プリフェ
ッチ性能の改善が必要となる。ハードウエアプリフェッ
チは、どのメモリアドレスがプリフェッチされるかを示
す比較的簡単なアルゴリズムを実行時間内にダイナミッ
クに決定する。ソフトウエアプリフェッチではプログラ
ムのメモリ基準についてのコンパイラによるループ解析
および手順間解析を含んだより複雑なアルゴリズムが採
用されている。
【０００５】一般的ハードウエアプリフェッチ機構は、
メモリ階層にプリフェッチバッファを追加した構成をと
る。更に、プリフェッチユニットはメモリアドレスのト
ラックを維持する。ハードウエアが次のアクセスを予測
できる通常のメモリアクセスの場合、プリフェッチユニ
ットは予測された場所でプリフェッチし、プリフェッチ
したデータ項目をプリフェッチバッファに格納する。
メモリ階層にプリフェッチバッファを追加した構成をと
る。更に、プリフェッチユニットはメモリアドレスのト
ラックを維持する。ハードウエアが次のアクセスを予測
できる通常のメモリアクセスの場合、プリフェッチユニ
ットは予測された場所でプリフェッチし、プリフェッチ
したデータ項目をプリフェッチバッファに格納する。
【０００６】ストリームバッファと呼ばれるハードウエ
アプリフェッチ機構は、第１７年次ＩＳＣＡ論文集（１
９９０年）、第３６４〜３７３頁に掲載の"Improving D
irect-Mapped Cache Performance by the Addition of
Small Fully-Associative Cache and Prefetch Buffer
s"と題する文献に開示される。 最新の濾波型ストリー
ムバッファについては、米国特許第５７６１７０６号に
記載される。図４は従来のハードウエアプリフェッチユ
ニットの構造を示す。参照予測テーブル４０１は分岐予
測テーブル４０５と並行して動作し、ストライドに遭遇
するとＯＲＬ（アウトスタンディング・リクエスト・リ
スト）４１０を介してプリフェッチが開始される。
アプリフェッチ機構は、第１７年次ＩＳＣＡ論文集（１
９９０年）、第３６４〜３７３頁に掲載の"Improving D
irect-Mapped Cache Performance by the Addition of
Small Fully-Associative Cache and Prefetch Buffer
s"と題する文献に開示される。 最新の濾波型ストリー
ムバッファについては、米国特許第５７６１７０６号に
記載される。図４は従来のハードウエアプリフェッチユ
ニットの構造を示す。参照予測テーブル４０１は分岐予
測テーブル４０５と並行して動作し、ストライドに遭遇
するとＯＲＬ（アウトスタンディング・リクエスト・リ
スト）４１０を介してプリフェッチが開始される。
【０００７】一般的なソフトウエアプリフェッチ機構に
ついては、第１８年次ＩＳＣＡ論文集（１９９１年）、
第３４〜５３頁に掲載の"An Architecture for Softwar
e-Controlled Data Prefetching"と題する文献に開示さ
れる。コンパイラはコンパイル時刻に、フェッチ命令を
生成コード中に挿入する。実行時に、フェッチ命令によ
ってキャシュラインが別個のプリフェッチバッファもし
くはキャッシュにプリフェッチされる。米国特許第５７
０４０５３号には、最新のソフトウエアプリフェッチ機
構が記載される。最近のコンパイラはプリフェッチのた
めの全てのパラメータを決定し、フェッチ命令をコード
に挿入することができる。
ついては、第１８年次ＩＳＣＡ論文集（１９９１年）、
第３４〜５３頁に掲載の"An Architecture for Softwar
e-Controlled Data Prefetching"と題する文献に開示さ
れる。コンパイラはコンパイル時刻に、フェッチ命令を
生成コード中に挿入する。実行時に、フェッチ命令によ
ってキャシュラインが別個のプリフェッチバッファもし
くはキャッシュにプリフェッチされる。米国特許第５７
０４０５３号には、最新のソフトウエアプリフェッチ機
構が記載される。最近のコンパイラはプリフェッチのた
めの全てのパラメータを決定し、フェッチ命令をコード
に挿入することができる。
【０００８】さらに関係の深いソフトウエアプリフェッ
チ機構は多重のサイズのデータを階層構成メモリの異な
るロケーションにフェッチできる。プロシーディング・
オブ・ザ・インターナショナル・コンファレンス・オン
・スーパーコンピューティング（１９９３年）、第２９
８〜３０７頁に掲載の"A Scalar Architecture for Pse
udo Vector Processing based on Slide-Window Regist
ers"と題する文献には、キャッシュラインを主メモリか
らキャッシュへ転送し、主メモリから拡張されたレジス
タファイル内へ機械語を転送するための命令をプリロー
ドすプリフェッチ命令を用いる方式が記載される。
チ機構は多重のサイズのデータを階層構成メモリの異な
るロケーションにフェッチできる。プロシーディング・
オブ・ザ・インターナショナル・コンファレンス・オン
・スーパーコンピューティング（１９９３年）、第２９
８〜３０７頁に掲載の"A Scalar Architecture for Pse
udo Vector Processing based on Slide-Window Regist
ers"と題する文献には、キャッシュラインを主メモリか
らキャッシュへ転送し、主メモリから拡張されたレジス
タファイル内へ機械語を転送するための命令をプリロー
ドすプリフェッチ命令を用いる方式が記載される。
【０００９】ハードウエアプリフェッチ機構とソフトウ
エアプリフェッチ機構を組み合わせる試みは第２１年次
ＩＳＣＡ論文集（１９９４年）、第２２３〜２３２頁
に掲載の"A Performance Study of Software and Hardw
are Data Prefetching Scheme" と題する文献に記載さ
れる。ハードウエアとソフトウエアの組み合わせは、ハ
ードウエアがプリフェッチを開始すべであるとコンパイ
ラが決定したコードセグメントの前後に、コントロール
命令を挿入することにより達成される。この方法を用い
ると、ハードウエアプリフェッチは、かかるプリフェッ
チが有用であるとコンパイラが見なすアプリケーション
の特定部分に限定される。ハードウエアプリフェッチが
一旦許可されると、そのハードウエアは最初の通常メモ
リアクセスに遭遇した後のプリフェッチのパラメータの
全てを決めてしまう。
エアプリフェッチ機構を組み合わせる試みは第２１年次
ＩＳＣＡ論文集（１９９４年）、第２２３〜２３２頁
に掲載の"A Performance Study of Software and Hardw
are Data Prefetching Scheme" と題する文献に記載さ
れる。ハードウエアとソフトウエアの組み合わせは、ハ
ードウエアがプリフェッチを開始すべであるとコンパイ
ラが決定したコードセグメントの前後に、コントロール
命令を挿入することにより達成される。この方法を用い
ると、ハードウエアプリフェッチは、かかるプリフェッ
チが有用であるとコンパイラが見なすアプリケーション
の特定部分に限定される。ハードウエアプリフェッチが
一旦許可されると、そのハードウエアは最初の通常メモ
リアクセスに遭遇した後のプリフェッチのパラメータの
全てを決めてしまう。
【００１０】
【発明が解決しようとする課題】数百のプロセッサクロ
ックサイクルを必要とするメモリアクセスを伴う計算機
システムの場合に、特に上述の従来技術の問題を招くこ
とになく、プリフェッチの方策を最適化する必要があ
る。純粋なハードウエア手法および純粋なソフトウエア
手法にはそれぞれ問題がある。純粋なハードウエア機構
は、動的なメモリアクセスパターンのみに基づいた簡単
なアルゴリズムによってデータを先取りする場合が多
い。これは、不必要なメモリアクセスを増加させ、その
ため重要なメモリアクセスを緩慢にする。ソフトウエア
プリフェッチ手法は先取り点を特定するためのプログラ
ムコードについての静的な分析を必要とし、コードサイ
ズを増大させ、性能制限ループ体のサイズを大きくす
る。
ックサイクルを必要とするメモリアクセスを伴う計算機
システムの場合に、特に上述の従来技術の問題を招くこ
とになく、プリフェッチの方策を最適化する必要があ
る。純粋なハードウエア手法および純粋なソフトウエア
手法にはそれぞれ問題がある。純粋なハードウエア機構
は、動的なメモリアクセスパターンのみに基づいた簡単
なアルゴリズムによってデータを先取りする場合が多
い。これは、不必要なメモリアクセスを増加させ、その
ため重要なメモリアクセスを緩慢にする。ソフトウエア
プリフェッチ手法は先取り点を特定するためのプログラ
ムコードについての静的な分析を必要とし、コードサイ
ズを増大させ、性能制限ループ体のサイズを大きくす
る。
【００１１】上述した問題に鑑み、本発明はつぎの各点
を目的とする。
を目的とする。
【００１２】（１）プリフェッチのためのハードウエア
支援のない汎用プロセッサに対して、必要な変更を可能
な限り小さくする。
支援のない汎用プロセッサに対して、必要な変更を可能
な限り小さくする。
【００１３】（２）システムメモリ上の負荷を軽減す
る。
る。
【００１４】（３）プログラムサイズに及ぼすプリフェ
ッチの影響を最小にする。
ッチの影響を最小にする。
【００１５】
【課題を解決するための手段】ハードウエア機構とソフ
トウエア機構とを組み合わせると、メモリアクセスに関
して主な障害を持つ計算機システムの性能をかなり改善
できる。本発明では各手法の悪影響を小さくとどめなが
ら、ハードウエアおよびソフトウエアプリフェッチの利
点を組合わせて上述した目的を実現する機構を形成す
る。
トウエア機構とを組み合わせると、メモリアクセスに関
して主な障害を持つ計算機システムの性能をかなり改善
できる。本発明では各手法の悪影響を小さくとどめなが
ら、ハードウエアおよびソフトウエアプリフェッチの利
点を組合わせて上述した目的を実現する機構を形成す
る。
【００１６】提案する機構は、具体的には、以下のよう
に動作する。コンパイル時刻において、コンパイラはど
のデータ対象物をプリフェッチするべきかを決定し、開
始時間、開始アドレス、ストライド、始動間隔、エレメ
ントサイズ、およびエレメント数をきめる。コンパイラ
は命令の始動シーケンスを結果的に生じる命令ながれ中
の正しい場所に挿入する。この始動シーケンスはハード
ウエアプリフェッチテーブルにプリフェッチの詳細を書
き込む。その詳細とは、上述の開始時間、開始アドレ
ス、ストライド、始動間隔、エレメントサイズ、および
エレメント数である。一旦、特定のエントリのフィール
ドがすべて満たされると、ハードウエアプリフェッチテ
ーブルは指定された始動間隔ごとに、その開始アドレス
にて、また指定されたストライドに基づき、主メモリか
らプリフェッチバッファへの指定されたサイズのデータ
エレメントの先取りを開始する。その後、プロセッサが
部分的にプリフェッチしたデータ対象物のエレメントの
一つへとメモリアクセスを出すと、要請されたエレメン
トがプリフェッチされたバッファによって供給される。
に動作する。コンパイル時刻において、コンパイラはど
のデータ対象物をプリフェッチするべきかを決定し、開
始時間、開始アドレス、ストライド、始動間隔、エレメ
ントサイズ、およびエレメント数をきめる。コンパイラ
は命令の始動シーケンスを結果的に生じる命令ながれ中
の正しい場所に挿入する。この始動シーケンスはハード
ウエアプリフェッチテーブルにプリフェッチの詳細を書
き込む。その詳細とは、上述の開始時間、開始アドレ
ス、ストライド、始動間隔、エレメントサイズ、および
エレメント数である。一旦、特定のエントリのフィール
ドがすべて満たされると、ハードウエアプリフェッチテ
ーブルは指定された始動間隔ごとに、その開始アドレス
にて、また指定されたストライドに基づき、主メモリか
らプリフェッチバッファへの指定されたサイズのデータ
エレメントの先取りを開始する。その後、プロセッサが
部分的にプリフェッチしたデータ対象物のエレメントの
一つへとメモリアクセスを出すと、要請されたエレメン
トがプリフェッチされたバッファによって供給される。
【００１７】提案する機構は以下の項目で従来技術と異
なっている。従来のハードウエアプリフェッチ機構は、
ストライド情報を内部テーブルに格納する。これに対
し、本発明ではストライド情報、プリフェッチに関する
始動間隔、エレメントサイズおよびデータ対象物あたり
のエレメント数をハードウエアテーブルに格納する。更
に、どのデータをプリフェッチするかの決定は、プリミ
ティブなハードウエアアルゴリズムから、コンパイラ内
の複雑な手順間解析ステップへと移行されている。コン
パイラによって決められた最適なプリフェッチは、プリ
フェッチ命令を挿入することによってクリティカルルー
プ体を増大することなく達成される。
なっている。従来のハードウエアプリフェッチ機構は、
ストライド情報を内部テーブルに格納する。これに対
し、本発明ではストライド情報、プリフェッチに関する
始動間隔、エレメントサイズおよびデータ対象物あたり
のエレメント数をハードウエアテーブルに格納する。更
に、どのデータをプリフェッチするかの決定は、プリミ
ティブなハードウエアアルゴリズムから、コンパイラ内
の複雑な手順間解析ステップへと移行されている。コン
パイラによって決められた最適なプリフェッチは、プリ
フェッチ命令を挿入することによってクリティカルルー
プ体を増大することなく達成される。
【００１８】
【発明の実施の形態】実施態様のプリフェッチ機構の説
明に先立ち、図２を用いてデータ対象物の構造を説明す
る。データ対象物２０５は多数のエレメントから成って
いる。実行時において、それらエレメントは線形物理主
メモリ２０４上にあるので、新しいエレメントはストラ
イブ２０３で示すバイトごとに開始する。第１エレメン
トは開始アドレス２０１から開始する。
明に先立ち、図２を用いてデータ対象物の構造を説明す
る。データ対象物２０５は多数のエレメントから成って
いる。実行時において、それらエレメントは線形物理主
メモリ２０４上にあるので、新しいエレメントはストラ
イブ２０３で示すバイトごとに開始する。第１エレメン
トは開始アドレス２０１から開始する。
【００１９】図１は、本発明の実施態様の構成を示す。
この構成においてプリフェッチ機構のハードウエア部
は、Ｌ１キャッシュ１０２と主メモリ１１７の間に設け
れらる。また、Ｌ２キャッシュとは並列の関係にある。
プリフェフェッチ機構のハードウエア部は、プリフェッ
チされた値を保持するプリフェッチバッファ１０７と、
複数のデータ対象物について、それぞれ情報を保持する
複数のプリフェッチテーブ１０８から成る。つまり、プ
リフェッチバッファ１０７は、Ｌ２キャッシュメと並行
してプロセッサ１０１の指定するアドレスを受け取るよ
うＬ２キャッシュと同じアドレス経路に接続され、かつ
主メモリ１１７からＬ１キャッシュ１０２に供給される
情報がこのプリフェッチバッファ１０７もしくはＬ２キ
ャッシュ１０２を通して伝達されるように、Ｌ２キャッ
シュと並列にある情報経路内に配置されている。なお、
図中のブロック１０８はプリフェッチテーブルに付随
し、プリフェッチのスケジューリングを行う制御ロジッ
クを含む。 プリフェッチテーブル１０８は、複数のエ
ントリ２を持つ。各エントリは、開始アドレス１１０、
エレメントサイズ１１１、ストライド１１２、始動間隔
１１３、およびエレメント数１１４から成る。
この構成においてプリフェッチ機構のハードウエア部
は、Ｌ１キャッシュ１０２と主メモリ１１７の間に設け
れらる。また、Ｌ２キャッシュとは並列の関係にある。
プリフェフェッチ機構のハードウエア部は、プリフェッ
チされた値を保持するプリフェッチバッファ１０７と、
複数のデータ対象物について、それぞれ情報を保持する
複数のプリフェッチテーブ１０８から成る。つまり、プ
リフェッチバッファ１０７は、Ｌ２キャッシュメと並行
してプロセッサ１０１の指定するアドレスを受け取るよ
うＬ２キャッシュと同じアドレス経路に接続され、かつ
主メモリ１１７からＬ１キャッシュ１０２に供給される
情報がこのプリフェッチバッファ１０７もしくはＬ２キ
ャッシュ１０２を通して伝達されるように、Ｌ２キャッ
シュと並列にある情報経路内に配置されている。なお、
図中のブロック１０８はプリフェッチテーブルに付随
し、プリフェッチのスケジューリングを行う制御ロジッ
クを含む。 プリフェッチテーブル１０８は、複数のエ
ントリ２を持つ。各エントリは、開始アドレス１１０、
エレメントサイズ１１１、ストライド１１２、始動間隔
１１３、およびエレメント数１１４から成る。
【００２０】図３は実施態様のプリフェッチバッファ１
０７の論理構造を示す。プリフェッチバッファ１０７は
複数のバッファ３０８から成り、個々のバッファは、そ
の先頭エレメントに対応する先頭アドレスレジスタ３０
６と、最終エレメントに対応する末尾アドレスレジスタ
３０７を備える。
０７の論理構造を示す。プリフェッチバッファ１０７は
複数のバッファ３０８から成り、個々のバッファは、そ
の先頭エレメントに対応する先頭アドレスレジスタ３０
６と、最終エレメントに対応する末尾アドレスレジスタ
３０７を備える。
【００２１】次に、プロセッサ１０１がメモリアクセス
命令を発行するときに、プロセッサ１０１にデータエレ
メントを転送するに先立って、本実施態様のプリフェッ
チ機構が主メモリ１１７からプリフェッチバッファ１０
７にデータエレメントをプリフェッチするアルゴリズム
について説明する。
命令を発行するときに、プロセッサ１０１にデータエレ
メントを転送するに先立って、本実施態様のプリフェッ
チ機構が主メモリ１１７からプリフェッチバッファ１０
７にデータエレメントをプリフェッチするアルゴリズム
について説明する。
【００２２】コンパイル時において、コンパイラはアプ
リケーションプロラムを解析してループでアクセスされ
るデータ対象物を見つける。また、コンパイラは、開始
アドレス１１０、エレメントサイズ１１１、ストライド
１１２、始動間隔１１３、対象物当たりのエレメント数
１１４を決定する。更に、コンパイラはコンパイルされ
たコード中の最適場所を決定してプリフェッチを開始す
る。従来技術においては、コンパイラは現実の負荷から
特定距離のコードにプリフェッチ命令を挿入する必要が
あった。本実施態様ではこれに代えて、コンパイラは、
プリフェッチシーケンスの始めに、二つの命令を挿入す
るだけでよい。これらの命令は、図１のハードウエアプ
リフェッチテーブル１０８にプリフェッチに関する情報
を転送する。本実施態様では、この手法により現在のソ
フトウエアプリフェッチ手法に匹敵する正確なプリフェ
ッチを実現可能とし、しかもこれには、プリフェッチ命
令により最短ループのサイズを増大や、プロセッサ１０
１のプリフェッチのための改変を伴わない。
リケーションプロラムを解析してループでアクセスされ
るデータ対象物を見つける。また、コンパイラは、開始
アドレス１１０、エレメントサイズ１１１、ストライド
１１２、始動間隔１１３、対象物当たりのエレメント数
１１４を決定する。更に、コンパイラはコンパイルされ
たコード中の最適場所を決定してプリフェッチを開始す
る。従来技術においては、コンパイラは現実の負荷から
特定距離のコードにプリフェッチ命令を挿入する必要が
あった。本実施態様ではこれに代えて、コンパイラは、
プリフェッチシーケンスの始めに、二つの命令を挿入す
るだけでよい。これらの命令は、図１のハードウエアプ
リフェッチテーブル１０８にプリフェッチに関する情報
を転送する。本実施態様では、この手法により現在のソ
フトウエアプリフェッチ手法に匹敵する正確なプリフェ
ッチを実現可能とし、しかもこれには、プリフェッチ命
令により最短ループのサイズを増大や、プロセッサ１０
１のプリフェッチのための改変を伴わない。
【００２３】実行時において、プロセッサ１０１の中の
プログラムの流れは、コンパイラが先取りを開始するよ
う決定した場所に到達する。すると、コンパイラは、開
始アドレス１１０、エレメントサイズ１１１、ストライ
ド１１２、始動間隔（繰り返し間隔）１１３、および対
象物当たりのエレメント数１１４をプリフェッチテーブ
ル１０８の利用可能エントリに転送する。この転送が完
了するに伴い、プロセッサはイネーブルビット１０９を
セットする。これにより１１１に示されるサイズのプリ
フェッチが１１０に示されるアドレスから開始される。
最初のプリフェッチと並行して、末尾アドレスレジスタ
３０７にはこのエントリのレジスタ１１０の値がロード
され、次に１１０のアドレスの値は１１２に示されるス
トライドの値だけ加算器１１５により増加される。
プログラムの流れは、コンパイラが先取りを開始するよ
う決定した場所に到達する。すると、コンパイラは、開
始アドレス１１０、エレメントサイズ１１１、ストライ
ド１１２、始動間隔（繰り返し間隔）１１３、および対
象物当たりのエレメント数１１４をプリフェッチテーブ
ル１０８の利用可能エントリに転送する。この転送が完
了するに伴い、プロセッサはイネーブルビット１０９を
セットする。これにより１１１に示されるサイズのプリ
フェッチが１１０に示されるアドレスから開始される。
最初のプリフェッチと並行して、末尾アドレスレジスタ
３０７にはこのエントリのレジスタ１１０の値がロード
され、次に１１０のアドレスの値は１１２に示されるス
トライドの値だけ加算器１１５により増加される。
【００２４】メモリエレメントが主メモリから到着する
度に、末尾アドレスレジスタ３０７の値がアドレス３０
４と照合される。照合の結果、アドレスが一致の場合に
は、データアイテムはPUSHの動作によりプリフェッチバ
ッファ３０８に納められる。この、第１プリフェッチと
並行して、末尾アドレスレジスタ３０７の値は１１２に
示されるストライドの値だけ増加される。先頭アドレス
レジスタ３０６がまだ空である場合は、先頭アドレスレ
ジスタ３０６には受信したメモリエレメントのアドレス
がロードされる。
度に、末尾アドレスレジスタ３０７の値がアドレス３０
４と照合される。照合の結果、アドレスが一致の場合に
は、データアイテムはPUSHの動作によりプリフェッチバ
ッファ３０８に納められる。この、第１プリフェッチと
並行して、末尾アドレスレジスタ３０７の値は１１２に
示されるストライドの値だけ増加される。先頭アドレス
レジスタ３０６がまだ空である場合は、先頭アドレスレ
ジスタ３０６には受信したメモリエレメントのアドレス
がロードされる。
【００２５】プロセッサ１０１がメモリ要求を出す度
に、その要求はＬ２キャッシュ１０３とプリフェッチバ
ッファ１０７へ並行して送られる。プリフェッチバッフ
ァ１０７では、メモリアクセスアドレス３０１が先頭ア
ドレスレジスタ３０６の値と照合される。アドレス値が
一致した場合は、Ｌ２キャシュ１０３への要求はキャン
セルされ、データエレメントがPOP動作によりプリフェ
ッチバッファ３０８から供給される。先頭アドレスレジ
スタ３０６は１１２に示されるストライドの値だけ増加
される。プリフェッチされたと想定されるデータ対象物
は、物理メモリのキャシュ不可と設定された領域内にあ
ることが不可欠である。さもないと、Ｌ１キャッシュの
キャッシュラインロードがプリフェッチ動作を妨げる。
に、その要求はＬ２キャッシュ１０３とプリフェッチバ
ッファ１０７へ並行して送られる。プリフェッチバッフ
ァ１０７では、メモリアクセスアドレス３０１が先頭ア
ドレスレジスタ３０６の値と照合される。アドレス値が
一致した場合は、Ｌ２キャシュ１０３への要求はキャン
セルされ、データエレメントがPOP動作によりプリフェ
ッチバッファ３０８から供給される。先頭アドレスレジ
スタ３０６は１１２に示されるストライドの値だけ増加
される。プリフェッチされたと想定されるデータ対象物
は、物理メモリのキャシュ不可と設定された領域内にあ
ることが不可欠である。さもないと、Ｌ１キャッシュの
キャッシュラインロードがプリフェッチ動作を妨げる。
【００２６】一旦プリフェッチの流れが開始されると、
プリフェッチテーブル１０８に付随する制御ロジックが
１１３に示される始動間隔ごとにプリフェッチ命令を主
メモリ１１７に発行する。このプリフェッチのタイミン
グはカウンタ１１６により制御される。つまり、プリフ
ェッチテーブル１０８に付随する制御ロジック１０８の
カウンタ１１６は、クロックをカウントして、連続する
プリフェッチが１１３に格納された時間差で繰り返され
るようにプリフェッチの始動の制御を行う。プリフェッ
チテーブル１０８は、１１０に示されるアドレスにてプ
リフェッチを開始し、加算器１１５によりアドレスを１
１２に示されるストライドだけ増加していく。また、１
１４に示されるエレメント数は１ずつ減じられていく。
エレメント数が０になれば、プリフェッチテーブル１０
８は特定のエントリに対応する制御ロジックでのプリフ
ェッチスケジューリングの動作を停止し、そのエントリ
を無効化して、特定のエントリのプリフェッチを停止す
る。
プリフェッチテーブル１０８に付随する制御ロジックが
１１３に示される始動間隔ごとにプリフェッチ命令を主
メモリ１１７に発行する。このプリフェッチのタイミン
グはカウンタ１１６により制御される。つまり、プリフ
ェッチテーブル１０８に付随する制御ロジック１０８の
カウンタ１１６は、クロックをカウントして、連続する
プリフェッチが１１３に格納された時間差で繰り返され
るようにプリフェッチの始動の制御を行う。プリフェッ
チテーブル１０８は、１１０に示されるアドレスにてプ
リフェッチを開始し、加算器１１５によりアドレスを１
１２に示されるストライドだけ増加していく。また、１
１４に示されるエレメント数は１ずつ減じられていく。
エレメント数が０になれば、プリフェッチテーブル１０
８は特定のエントリに対応する制御ロジックでのプリフ
ェッチスケジューリングの動作を停止し、そのエントリ
を無効化して、特定のエントリのプリフェッチを停止す
る。
【００２７】次に、実行時にプリフェッチ情報をプロセ
ッサ１０１からプリフェッチテーブル１０８に転送する
詳細な方法に関する本発明のバリエーションについて示
す。
ッサ１０１からプリフェッチテーブル１０８に転送する
詳細な方法に関する本発明のバリエーションについて示
す。
【００２８】第１のオプションは、プリフェッチテーブ
ル１０８に物理メモリの特定領域をマップすることであ
る。この場合、通常のロード命令、ストア命令がプリフ
ェッチテーブル１０８の情報アクセスに使用可能とな
る。
ル１０８に物理メモリの特定領域をマップすることであ
る。この場合、通常のロード命令、ストア命令がプリフ
ェッチテーブル１０８の情報アクセスに使用可能とな
る。
【００２９】第２のオプションは、ＩＯマップ領域をＩ
Ｏ空間に作り出すことである。この場合、プリフェッチ
テーブル１０８はＩＯ読出し命令およびＩＯ書込み命令
によってアクセスされる。
Ｏ空間に作り出すことである。この場合、プリフェッチ
テーブル１０８はＩＯ読出し命令およびＩＯ書込み命令
によってアクセスされる。
【００３０】第３のオプションは、この転送に対して特
別な命令を準備することである。この方法は、命令セッ
トに新たな命令を収容可能にする変更を必要とする。つ
まり、この特別な命令を含まない在庫プロセッサの使用
は不可能となる。
別な命令を準備することである。この方法は、命令セッ
トに新たな命令を収容可能にする変更を必要とする。つ
まり、この特別な命令を含まない在庫プロセッサの使用
は不可能となる。
【００３１】上述した機構の一つの変形として、プリフ
ェッチテーブル１０８のローディングをプリフェッチ動
作の開始から分離することが挙げられる。プリフェッチ
テーブル１０８は、従来のコードセグメントでのＣＰＵ
空き時間を利用して、プリフェッチテーブルのエントリ
イが使用可能にされるはるか以前にロードされ得る。別
のイネーブリング命令がプリフェッチを開始させる。こ
のように、従来のコードセグメントでのＣＰＵ空き時間
を利用して、プリフェッチテーブル１０８をロードす
る。種々の変形は、最終的なイニシエーションがプロセ
ッサ１０１からプリフェッチハードウエアに転送される
方法に関して可能であり、これは、上述したプリフェッ
チ情報のプロセッサ１０１からプリフェッチハードウエ
アへの転送に関するバリエーションとよく似ている。
ェッチテーブル１０８のローディングをプリフェッチ動
作の開始から分離することが挙げられる。プリフェッチ
テーブル１０８は、従来のコードセグメントでのＣＰＵ
空き時間を利用して、プリフェッチテーブルのエントリ
イが使用可能にされるはるか以前にロードされ得る。別
のイネーブリング命令がプリフェッチを開始させる。こ
のように、従来のコードセグメントでのＣＰＵ空き時間
を利用して、プリフェッチテーブル１０８をロードす
る。種々の変形は、最終的なイニシエーションがプロセ
ッサ１０１からプリフェッチハードウエアに転送される
方法に関して可能であり、これは、上述したプリフェッ
チ情報のプロセッサ１０１からプリフェッチハードウエ
アへの転送に関するバリエーションとよく似ている。
【００３２】以上、本発明に特有のメリットを明らかに
するように本発明の実施態様を種々の変形とともに述べ
たが、本発明の主旨を逸脱しない更なる変形が可能であ
る。
するように本発明の実施態様を種々の変形とともに述べ
たが、本発明の主旨を逸脱しない更なる変形が可能であ
る。
【００３３】
【発明の効果】以上のように本発明により、わずかなハ
ードウエアの増加により、しかもプログラムサイズの増
大を抑えて適切なデータ対象物のプリフェッチを実現す
ることができる。
ードウエアの増加により、しかもプログラムサイズの増
大を抑えて適切なデータ対象物のプリフェッチを実現す
ることができる。
【図１】本発明の実施態様のハードウエアとソフトウエ
アとの共同プリフェッチ機構を示すブロック図である。
アとの共同プリフェッチ機構を示すブロック図である。
【図２】上記実施態様のデータオブジェクトをそのエレ
メントと共にを示す概念図である。
メントと共にを示す概念図である。
【図３】上記実施態様のプリフェッチバッファの論理構
成を示す概念図である。
成を示す概念図である。
【図４】従来のハードウエアプリフェッチ機構を示すブ
ロック図である。
ロック図である。
１０１：プロセッサ １０２：Ｌ１キャッシュ １０３：Ｌ２キャッシュ １０７：プリフェッチバッファ １０８：プリフェッチテーブル及び制御ロジック １１７：主メモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 啓明 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B005 JJ11 MM01 MM21 NN22 UU32 5B013 AA05 AA20 5B081 CC25 CC30 CC32
Claims (14)
- 【請求項１】プロセッサに供給されるべき情報を格納す
るための第１のキャッシュメモリと、 前記第１のキャ
ッシュメモリを通して前記プロセッサに供給されるべき
情報を格納するための第２のキャッシュメモリと、 プリフェッチされるべきデータ対象物の詳細を特定する
情報を格納するためのプリフェッチテーブルと、 前記第２のキャッシュメモリと並行して前記プロセッサ
の指定するアドレスを受け取るよう前記第２のメモリと
同じアドレス経路に接続され、かつ前記第２のキャッシ
ュメモリと並列に前記第１のメモリに接続された、情報
を第１のメモリに供給するためのプリフェッチバッファ
と、 前記第２のキャッシュメモリ、もしくは前記プリフェッ
チバッファを通して前記プロセッサに供給すべき情報を
格納する主メモリと、 プリフェッチが始動されて前記プリフェッチテーブルに
前記データ対象物を特定する情報が 格納されると、該
情報から得られる複数のアドレスのデータを前記主メモ
リから取得して前記プリフェッチバッファに格納するプ
リフェッチ手段とを有するメモリシステム。 - 【請求項２】前記プリフェッチバッファは複数の並列配
置バッファであることを特徴とする請求項１記載のメモ
リシステム。 - 【請求項３】前記プリフェッチテーブルには前記プリフ
ェッチバッファでの相次ぐプリフェッチ動作の繰り返し
時間を指定する情報が格納され、前記プリフェッチ手段
は格納された繰り返し時間毎にプリフェッチ動作を行う
ことを特徴とする請求項３記載のメモリシステム。 - 【請求項４】前記プリフェッチバッファは、 前記プリフェッチバッファに格納されている前記情報に
対応する複数のアドレスを格納するアドレスレジスタ
と、 前記第１のメモリにミスが生じたとき前記アドレスレジ
スタに格納された複数のアドレスを前記プロセッサ指定
のアドレスと比較し、前記複数のアドレスの１つが前記
プロセッサ指定のアドレスと整合したときに、前記複数
のアドレスの１つに対応しかつ前記プリフェッチバッフ
ァに格納されている情報を前記第１のメモリに供給する
ための手段とを含むことを特徴とする請求項１記載のメ
モリシステム。 - 【請求項５】前記プリフェッチバッファは更に、前記プ
リフェッチバッファに格納されている情報が前記第１の
メモリに供給された後、該プリフェッチバッファ内で情
報をシフトする手段を含むことを特徴とする請求項４記
載のメモリシステム。 - 【請求項６】プロセッサに供給されるべき情報を格納す
る第１のキャッシュメモリと、該第１のキャッシュメモ
リを通して前記プロセッサに供給すべき情報を格納する
ための第２のキャッシュメモリと、前記第２のキャッシ
ュメモリと並列に設けられ、前記第２のキャッシュメモ
リより小さな記憶容量を有し、前記プロセッサに供給さ
れるべき追加情報が主メモリから格納され、前記第１の
キャッシュメモリを通して前記プロセッサに情報を供給
するプリフェッチバッファと、前記プロセッサに供給さ
れるべき追加情報のプリフェッチバッファへの追加に関
する情報を記憶するプリフェッチテーブルを持つメモリ
システムを動作させる方法において、 前記プロセッサ指定のアドレスで前記第１のキャッシュ
メモリをアドレス指定するステップと、 前記プロセッサ指定のアドレスに対応する情報が前記第
１のメモリにあるかを検出し、第１のメモリでヒットが
生じるならば前記プロセッサへの情報を前記第１のキャ
ッシュメモリから供給するステップと、 前記プロセッサ指定のアドレスに対応する情報が前記プ
リフェッチバッファにあるかを検出し、前記プロセッサ
指定のアドレスがキャシュ不可能な領域にあり、かつ前
記プリフェッチバッファに前記プロセッサ指定のアドレ
スに対応する情報があると検出された時には前記プロセ
ッサへの情報を前記プリフェッチバッファから供給する
ステップと、 ミスが前記プリフェッチバッファに生じた時には、前記
プロセッサへの情報を前記主メモリから供給するステッ
プとを有することを特徴とするメモリシステムの動作方
法。 - 【請求項７】前記プリフェッチバッファに追加情報を前
記主メモリから格納するとき、格納する追加情報に対応
するアドレスをプリフェッチバッファに格納し、前記プ
ロセッサ指定のアドレスに対応する情報が前記プリフェ
ッチバッファにあるかを検出する過程は、そのプリフェ
ッチバッファに格納したアドレスと前記プロセッサ指定
のアドレスとの比較により達成することを特徴とする請
求項６記載のメモリシステムの動作方法 - 【請求項８】前記プリフェッチバッファに追加情報を前
記主メモリから格納する過程では、プロセッサが指定す
る開始アドレスに関して連続する複数のアドレスの情報
を前記主メモリから供給し、前記複数のアドレスを前記
プリフェッチバッファ内のアドレスレジスタに格納し、
かつ前記プロセッサ指定のアドレスに対応する情報が前
記プリフェッチバッファにあるかを検出する過程は格納
した前記複数のアドレスと前記プロセッサ指定のアドレ
スとを比較することにより達成することを特徴とする請
求項６記載のメモリシステムの動作方法。 - 【請求項９】前記プリフェッチのアドレス検出に並行し
て前記第２のキャッシュメモリのアドレス検出を行い、
前記プリフェッチバッファに前記プロセッサ指定のアド
レスに対応する情報があった場合は前記第２のキャッシ
ュメモリへの要求をキャンセルすることを特徴とする請
求項６記載のメモリシステムの動作方法。 - 【請求項１０】プロセッサへ供給されるべき情報を格納
するための第１のキャッシュメモリと、該第１のキャッ
シュメモリを介してプロセッサへ供給されるべき情報を
格納するための第２のキャッシュメモリと、複数の並列
のプリフェッチテーブルと、前記第２のキャッシュメモ
リより小さな記憶容量を有し、前記第１のメモリを介し
て前記プロセッサへ供給すべき情報が格納される複数並
列のプリフェッチバッファとを含むメモリシステムの動
作方法であって、 前記プロセッサ指定のアドレスで前記第１のメモリをア
ドレス指定するステップと、 前記プロセッサ指定のアドレスに対応する情報が前記第
１のキャッシュメモリにあるかを検出し、第１のキャッ
シュメモリでヒットが生じるならば前記プロセッサへの
情報を前記第１のメモリから供給するステップと、 前記プロセッサ指定のアドレスに対応する情報が前記複
数のプリフェッチバッファの何れかにあるかを検出し、
前記プロセッサ指定のアドレスがキャシュ不可能な領域
にあり、かつ前記複数のプリフェッチバッファの一つに
ヒットが生じた時には前記プロセッサ指定のアドレスに
対応する情報を前記プリフェッチバッファの一つから前
記プロセッサへ供給し、前記複数のプリフェッチバッフ
ァの全てでミスが生じた時には前記プロセッサ指定のア
ドレスに対応する情報を前記主メモリから前記プロセッ
サへ供給するステップとを含むメモリシステムの動作方
法。 - 【請求項１１】前記プリフェッチバッファの内容は前記
主メモリから前記プリフェッチテーブルの１つのエント
リにしたがって取り込まれ、前記プリフェッチテーブル
は前記プロセッサにより書き込まれることを特徴とする
請求項１０記載のメモリシステムの動作方法。 - 【請求項１２】前記プリフェッチバッファの特定の一つ
に格納された情報が前記第１のメモリに供給した後に、
前記プリフェッチバッファの情報をシフトすることを特
徴とする請求項１０記載のメモリシステムの動作方法。 - 【請求項１３】前記プリフェッチテーブルの１エントリ
は、開始アドレス、エレメントサイズ、ストライド、始
動間隔、及びエレメント数の情報からなり、前記プリフ
ェッチバッファは前記主メモリから前記エレメントサイ
ズの粒状度で、前記ストライドで、前記始動間隔毎に一
度、前記エレメント数を読み取り、順次のメモリアクセ
スのアドレスは前記開始アドレスに前記ストライドを複
数分加算して得ることを特徴とする請求項１０記載のメ
モリシステムの動作方法。 - 【請求項１４】前記プロセッサがプリフェッチを開始し
た後に、前記プリフェッチバッファは連続する二つのプ
リフェッチの時間差を計数する手段により制御されて追
加情報をプリフェッチすることを特徴とする請求項１３
記載のメモリシステムの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34702199A JP2001166989A (ja) | 1999-12-07 | 1999-12-07 | プリフェッチ機構を有するメモリシステム及びその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34702199A JP2001166989A (ja) | 1999-12-07 | 1999-12-07 | プリフェッチ機構を有するメモリシステム及びその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001166989A true JP2001166989A (ja) | 2001-06-22 |
Family
ID=18387392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34702199A Pending JP2001166989A (ja) | 1999-12-07 | 1999-12-07 | プリフェッチ機構を有するメモリシステム及びその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001166989A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006215799A (ja) * | 2005-02-03 | 2006-08-17 | Toshiba Corp | メモリコントローラ |
| US7317629B2 (en) | 2004-10-29 | 2008-01-08 | Hynix Semiconductor, Inc. | Semiconductor memory device with simplified data control signals |
| WO2014101820A1 (en) | 2012-12-28 | 2014-07-03 | Huawei Technologies Co., Ltd. | Software and hardware coordinated prefetch |
| JP2016076025A (ja) * | 2014-10-03 | 2016-05-12 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| US9483244B2 (en) | 2014-05-15 | 2016-11-01 | Fujitsu Limited | Compiling method and compiling device |
| US9830268B2 (en) | 2014-05-14 | 2017-11-28 | Fujitsu Limited | Arithmetic processing device for disabling an unnecessary prefetch command and control method of arithmetic processing device for disabling an unnecessary prefetch command |
| CN107870873A (zh) * | 2016-09-26 | 2018-04-03 | 三星电子株式会社 | 基于按字节编址闪存的存储器模块和操作其的方法 |
| JP2019128760A (ja) * | 2018-01-24 | 2019-08-01 | 富士通株式会社 | コンパイラプログラム、コンパイル方法及びコンパイルする情報処理装置 |
| US10656944B2 (en) | 2014-12-27 | 2020-05-19 | Intel Corporation | Hardware apparatus and methods to prefetch a multidimensional block of elements from a multidimensional array |
-
1999
- 1999-12-07 JP JP34702199A patent/JP2001166989A/ja active Pending
Cited By (13)
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| JP2018055683A (ja) * | 2016-09-26 | 2018-04-05 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | バイトアドレス可能なフラッシュ基盤メモリモジュール、ｎｖｄｉｍｍ型モジュール、及びそのデータ格納方法 |
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