CN1941196B - 半导体存储装置 - Google Patents

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Abstract

一种有效地执行一读取操作及一写入操作的半导体存储装置及方法。该半导体存储装置及方法包括：响应于具有第一频率的第一时钟信号，而执行用于输入及输出数据的第一操作；及响应于具有第二频率的第二时钟信号，而执行用于存储及读出一核心区块中的数据的第二操作，其中该第一频率不同于该第二频率。

Description

半导体存储装置
技术领域
本发明是关于一种半导体存储装置，且更特定而言，本发明是关于一种使用多个时钟信号的半导体存储装置。
背景技术
通常，半导体存储装置具有一行操作及一列操作。在行操作中，半导体存储装置接收一行地址及一行指令，且选择一对应于核心区域中的多个字线的行地址的字线。在列操作中，半导体存储装置接收一列地址及一列指令，且选择与该核心区域中的多个比特线的列地址相对应的一或多个比特线。藉由选定字线及比特线判定已存取的数据。在列操作中，半导体存储装置输出该装置外部的已存取数据。通常，列操作包括写入操作及读取操作。
近来，半导体存储装置与时钟信号(意即，自系统的时钟产生器提供的系统时钟信号)同步地执行行及列操作。特别地，半导体存储装置与该时钟信号同步地输出一或多个数据。然而，因为已存取的数据可为一个比特或多个比特，所以该半导体存储装置并不具有用于在列操作中将已存取数据自核心区域输出至外部目的地的足够时序容限。
为了克服该问题，半导体存储装置执行数据预提取操作。数据预提取操作为：在将已存取数据输出至外部目的地之前，半导体存储装置将该已存取数据传输至数据输出电路中。接着，当输出已存取数据时，半导体存储装置与时钟信号同步地输出该已存取数据。通常，与时钟信号的转变同步地执行数据预提取操作。数据预提取操作的速度是藉由时钟信号的频率来决定。因此，若时钟信号的频率变得较高，则预提取操作的速度可变得较快。
如上所述，半导体存储装置的列操作的一循环并不对应于时钟信号的一周期。列操作的循环对应于时钟信号的两个周期、四个周期或八个周期。举例而言，在根据双数据速率同步随机存取存储器(DDR-SRAM)说明书的半导体存储装置的情况下，在时钟信号的两个周期中执行列操作，且藉由预提取操作来预提取2比特的数据。在DDR2-SRAM或DDR3-SRAM说明书的情况下，在时钟信号的四个周期及八个周期中执行列操作，且藉由预提取操作分别预提取4比特的数据及8比特的数据。
在参考中，一列操作与下一列操作之间的时间间隔周期在DDR-SRAM、DDR2-SRAM及DDR3-SRAM说明书中称作“tCCD”。因此，“tCCD”为半导体存储装置在接收前一列指令及前一列地址之后接收一列指令及一列地址并执行列操作的最小时间间隔。
发明内容
根据本发明的实施例，提供一种半导体存储装置，其包括：响应于具有第一频率的第一时钟信号而执行用于输入及输出数据的第一操作；及响应于具有第二频率的第二时钟信号而执行用于存储及读出核心区块中的数据的第二操作，其中该第一频率不同于该第二频率。
根据本发明的另一实施例，提供一种半导体存储装置，其包括：一操作单元，其用于响应于具有第一频率的第一时钟信号而存储用于写入操作的第一数据，或读出用于读取操作的第二数据；及一数据输入/输出单元，其用于响应于具有第二频率的第二时钟信号而自外部源输入第一数据，或将第二数据输出至外部目的地，其中该第一频率不同于该第二频率.
根据本发明的另一实施例，提供一种半导体存储装置，其包括：一操作时钟产生单元，其用于响应于具有第一频率的第一外部时钟而产生一操作时钟；一数据时钟产生单元，其用于响应于具有第二频率的第二外部时钟而产生一数据时钟；一操作单元，其用于响应于该操作时钟而存储用于写入操作的第一数据，或读出用于读取操作的第二数据；及一数据输入/输出单元，其用于响应于该数据时钟而自外部源接收第一数据，或将第二数据输出至外部目的地，其中该第一频率不同于该第二频率。
根据本发明的另一实施例，提供一种用于操作半导体存储装置的方法，其包括：响应于具有第一频率的操作时钟而接收一写指令及地址；响应于具有第二频率的数据时钟而自外部源接收数据；及响应于该操作时钟而将数据存储入对应于该写指令及所述地址的存储单元中。
根据本发明的另一实施例，提供一种用于操作半导体存储装置的方法，其包括：响应于具有第一频率的操作时钟而接收一读指令及地址；响应于该操作时钟而读出对应于该读指令及所述地址的存储单元的数据；及响应于具有第二频率的数据时钟而将数据输出至外部目的地。
根据本发明的另一实施例，提供一种半导体存储装置，其包括：一数据选通信号产生单元，其用于响应于用于写入操作的数据选通信号而产生内部数据选通信号，及响应于一数据时钟而产生用于读取操作的读取数据选通信号；一操作单元，其用于响应于一操作时钟而存储用于写入操作的第一数据，或读出用于读取操作的第二数据；及一数据输入/输出单元，其用于响应于该内部数据选通信号而自外部源接收第一数据，及响应于该数据时钟而将第二数据输出至外部目的地。
根据本发明的另一实施例，提供一种半导体存储装置，其包括：一操作时钟产生单元，其用于响应于具有第一频率的第一外部时钟而产生一操作时钟；一数据时钟产生单元，其用于响应于具有第二频率的第二外部时钟而产生一数据时钟；一数据选通信号产生单元，其用于响应于用于写入操作的数据选通信号而产生内部数据选通信号，及响应于数据时钟而产生用于读取操作的数据选通信号；一操作单元，其用于响应于该操作时钟而存储用于写入操作的第一数据，或读出用于读取操作的第二数据；及一数据输入/输出单元，其用于响应于该内部数据选通信号而自外部源接收第一数据，及响应于该数据时钟而将第二数据输出至外部目的地，其中该第一频率不同于该第二频率。
根据本发明的另一实施例，提供一种用于操作半导体存储装置的方法，其包括：响应于具有第一频率的操作时钟而接收一读指令及地址；响应于该操作时钟而读出存储在对应于该读指令及所述地址的存储单元中的数据；藉由使用具有第二频率的数据时钟而产生一数据选通信号；及响应于该数据选通信号而将数据输出至外部目的地，其中该第一频率不同于该第二频率。
附图说明
通过结合附图根据优选实施例的如下描述本发明的上述和其他目的和特征将变得清楚，其中：
图1展示了根据本发明的第一实施例的半导体存储装置的方框图；
图2A展示了图1中的半导体存储装置的写入操作的时序图；
图2B展示了图1中的半导体存储装置的读取操作的时序图；
图3展示了根据本发明的第二实施例的半导体存储装置的方框图；
图4A展示了图3中的半导体存储装置的写入操作的时序图；
图4B展示了图3中的半导体存储装置的读取操作的时序图；
图5展示了根据本发明的第三实施例的半导体存储装置的方框图；
图6A展示了图5中的半导体存储装置的写入操作的时序图；
图6B展示了图5中的半导体存储装置的读取操作的时序图。
主要元件符号说明
10 时钟产生单元
12 内部时钟缓冲单元
14 延迟锁定回路时钟产生单元
20 数据选通信号产生单元
22 数据选通信号输入单元
24 数据选通信号输出单元
30 存取信号输入单元
31 指令解码单元
32 地址输入单元/数据输入单元
40 数据输入电路
50 输入预提取单元
60 核心区块
61 存储体控制单元
62 存储体
63 比特线感测放大单元
64 模式寄存器
65 行解码器
66 列地址计数器
67 列解码器
70 输出预提取单元
80 数据输出单元
120 操作时钟产生单元
140 数据时钟产生单元
200 操作区块
220 存取信号输入单元
221 指令解码单元
222 地址输入单元
240 核心区块
241 存储体控制单元
242 存储体
243 比特线感测放大单元
244 模式寄存器
245 行解码器
246 列地址计数器
247 列解码器
300 数据输入/输出电路
300A数据输入/输出电路
320 数据输入单元
320A数据输入单元
340 数据输入预提取单元
340A数据输入预提取单元
360 数据输出预提取单元
380 数据输出单元
400 数据选通信号产生单元
420 数据选通信号输入单元
440 数据选通信号输出单元
具体实施方式
下文中，将参看附图详细描述根据本发明的半导体存储装置。
图1展示了根据本发明的第一实施例的半导体存储装置的方框图。该半导体存储装置包括时钟产生单元10、数据选通信号产生单元20、存取信号输入单元30、数据输入电路40、输入预提取单元50、核心区块60、输出预提取单元70，及数据输出单元80。
时钟产生单元10接收外部时钟CLK并产生内部时钟ICLK及延迟锁定回路(DLL)时钟DLL_CLK。时钟产生单元10包括内部时钟缓冲单元12及DLL时钟产生单元14。内部时钟缓冲单元12接收外部时钟CLK以输出内部时钟ICLK。DLL时钟产生单元14接收外部时钟CLK以产生DLL时钟DLL_CLK。DLL时钟DLL_CLK为经延迟一程序设计的时间以调整数据的输出时序与外部时钟CLK的转变边缘之间的差别时间的时钟。
数据选通信号产生单元20包括数据选通信号输入单元22及数据选通信号输出单元24。数据选通信号输入单元22接收自外部源提供的数据选通信号DQS，以产生具有内部操作电压电平的内部数据选通信号DS_CLK。数据选通信号输出单元24将DLL时钟DLL_CLK作为数据选通信号DQS予以输出。
存取信号输入单元30包括指令解码单元31及地址输入单元32。指令解码单元31响应于内部时钟ICLK而接收及解码如/CS、/RAS及CKE的指令信号，并将内部指令信号产生入核心区块60中。地址输入单元32接收及解码自外部源输入的地址A<0:n>及存储体地址BA<0:i>，以将内部地址及内部存储体地址产生入核心区块60中。
数据输入单元40响应于内部数据选通信号DS_CLK而经由输入/输出垫DQ PAD接收自外部源输入的数据DI[0:m]，以输出内部数据MI。
输入预提取单元50预提取内部数据MI，并响应于内部数据选通信号DS_CLK而将内部数据MI调准成并列数据4MI，且响应于内部时钟ICLK而将数据4MI输出至核心区块60中。输入预提取单元50可响应于内部时钟ICLK而将内部数据MI调准成并列数据4MI。
核心区块60包括存储体控制单元61、多个存储体62、比特线感测放大单元63、模式寄存器64、行解码器65、列地址计数器66，及列解码器67。核心区块60响应于内部指令信号而自输入预提取单元50输入对应于内部地址及内部存储体地址的数据，或将所述数据输出至输出预提取单元70中。
输出预提取单元70响应于内部时钟ICLK而自核心区块70预提取数据；响应于内部时钟ICLK而将已预提取的数据调准成串联数据；响应于DLL时钟DLL_CLK而将串联数据输出至数据输出单元80中。输出预提取单元70响应于DLL时钟DLL_CLK而将已预提取的数据调准成串联数据。数据输出单元80响应于DLL时钟DLL_CLK而经由输入/输出垫DQ PAD将串联数据作为输出数据DO[0:m]予以输出。
图2A展示了图1中的半导体存储装置的写入操作的时序图。
在写入操作的情况下，首先，内部时钟产生单元12使用外部时钟CLK产生内部时钟ICLK。内部时钟ICLK的频率与外部时钟CLK的频率相同。指令解码单元31接收如/CS、/RAS及CKE的指令信号，并产生内部指令信号，意即，用于写入操作的内部写指令。地址输入单元32使用自外部源输入的地址A<0:n>及存储体地址BA<0:i>而将内部地址及内部存储体地址产生入核心区块60中。
响应于数据选通信号DQS的转变而经由输入/输出垫DQ PAD将输入数据DI[0:m]输入至数据输入单元40。数据选通信号输入单元22使用数据选通信号DQS产生内部数据选通信号DS_CLK。内部数据选通信号DS_CLK响应于数据选通信号DQS的上升沿及下降沿而具有一转变。
数据输入单元40响应于内部数据选通信号DS_CLK的转变而将输入数据DI[0:m]作为内部数据MI传输至输入预提取单元50。输入预提取单元50响应于内部数据选通信号DS_CLK而将内部数据MI调准成并列数据4MI，并响应于内部时钟ICLK而输出数据4MI。核心区块60将数据4MI写入对应于内部地址的存储单元中。
在参考中，图2A中的写入延时WL为用于写入操作的指令的输入时间与用于至数据输入/输出垫DQ PAD的、写入操作的数据的输入时间之间的时间周期。通常，将写入延时WL表示为“WL＝AL+CL-1”。一般地，在DDR2或DDR3说明书中，附加延时缩写成“AL”，且CAS延时缩写成“CL”。
如上所述，当输入数据并将其调准成并列数据时，半导体存储装置将源自数据选通信号DQS的内部数据选通信号DS_CLK用作参考信号。或者，当输入指令信号及地址并执行写入操作时，半导体存储装置将源自外部时钟CLK的内部时钟ICLK用作参考信号。内部数据选通信号DS_CLK及内部时钟ICLK具有相同的频率。
图2B展示了图1中的半导体存储装置的读取操作的时序图。
在读取操作的情况下，内部时钟产生单元12使用外部时钟CLK产生内部时钟ICLK。DLL时钟产生单元14产生DLL时钟DLL_CLK。如上所述，DLL时钟DLL_CLK为经延迟程序设计的时间的时钟。内部时钟ICLK及DLL时钟DLL_CLK的频率相同于外部时钟CLK的频率。
指令解码单元31接收如/CS及/RAS及CKE的指令信号，并产生内部指令信号，意即，用于读取操作的内部读指令。地址输入单元32使用自外部源输入的地址A<0:n>及存储体地址BA<0:i>将内部地址及内部存储体地址产生入核心区块60中。
核心区块60将对应于地址A<0:n>及存储体地址BA<0:i>的数据4M输出至输出预提取单元70中。
输出预提取单元70响应于内部时钟ICLK而接收并列数据4M，并响应于DLL时钟DLL_CLK而将数据4M调准成串联数据MO。数据输出单元80响应于DLL时钟DLL_CLK而经由输入/输出垫DQ PAD将数据MO作为输出数据DO[0:m]予以输出。数据选通信号输出单元24经由数据选通信号垫DOQ PAD使用DLL时钟DLL_CLK产生数据选通信号DQS。输出数据DO[0:m]的输出时序与数据选通信号DQS的转变同步。
在参考中，读取延时RL为用于读取操作的指令的输入时间与用于至数据输入/输出垫DQ PAD的、读取操作的数据的输出时间之间的时间周期。通常，在DDR2及DDR3说明书中，读取延时RL表示为“RL＝AL+CL”。在图2B中，半导体存储装置是设定为AL＝0及CL＝3。接着，CAS延时CL等于读取延时RL。
如上所述，当对输出数据进行输出及将DLL时钟DLL_CLK作为数据选通信号DQS输出时，半导体存储装置使用DLL时钟DLL_CLK。或者，当输入指令信号及地址并执行读取操作时，半导体存储装置将源自外部时钟CLK的内部时钟ICLK用作参考信号。同样地，DLL时钟DLL_CLK及内部时钟ICLK具有相同的频率。
总而言之，半导体存储装置使用具有相同频率的参考信号(意即，DLL时钟DLL_CLK、内部时钟ICLK，及内部数据选通信号DS_CLK)执行写入操作或读取操作。
另一方面，通常，半导体存储装置执行写入操作或读取操作超过一周期。也即，当半导体存储装置执行写入操作或读取操作时，需要参考信号的两个或两个以上的循环。每当参考信号具有一转变时，半导体存储装置消耗许多功率。附带地，在参考信号的每一转变时，现有技术的半导体存储装置未执行有意义的操作。因此，在参考信号的任何转变时，现有技术的半导体存储装置浪费了不必要的功率。
为了提高数据传输率，必须提高参考信号的频率。随着参考信号的频率变得愈高，不必要的功率变得愈高。因为在参考信号的转变时，半导体存储装置未执行任何有意义的操作，所以消耗的功率变得愈高。
为了解决以上问题，根据本发明的下一实施例的半导体存储装置分别使用具有不同频率的两个参考信号。
图3展示了根据本发明的第二实施例的半导体存储装置的方框图。
半导体存储装置包括操作时钟产生单元120、数据时钟产生单元140、操作区块200，及数据输入/输出电路300。
操作时钟产生单元120接收第一外部时钟TCLK，并产生内部操作时钟TCLKI。内部操作时钟TCLKI的频率相同于第一外部时钟TCLK的频率。数据时钟产生单元140接收第二外部时钟DCLK，并产生数据时钟DCLKI。数据时钟DCLK的频率相同于第二外部时钟DCLKI的频率。然而，第二外部时钟DCLK的频率高于第一外部时钟TCLK的频率。
操作区块200响应于操作时钟TCLKI而执行一操作.特别地，操作区块200响应于操作时钟TCLKI而分别将用于读取操作的数据输出至数据输入/输出电路300中，及自该数据输入/输出电路300接收用于写入操作的数据.操作区块200包括存取信号输入单元200及核心区块240.该存取信号输入单元220包括指令解码单元221及地址输入单元222.该指令解码单元221响应于操作时钟TCLKI而接收及解码如/CS、/RAS及CKE的指令信号，并将内部指令信号产生入核心区块240中.地址输入单元222接收及解码自外部源输入的地址A<0:n>及存储体地址BA<0:i>，以将内部地址及内部存储体地址产生入核心区块240中.核心区块240包括存储体控制单元241、多个存储体242、一比特线感测放大单元243、模式寄存器244、行解码器245、列地址计数器246、及列解码器247.核心区块240响应于内部指令信号而分别自数据输入/输出电路300输入对应于内部地址及内部存储体地址的数据，或将所述数据输出至该数据输入/输出电路300中.
数据输入/输出电路300包括数据输入单元320、数据输入预提取单元340、数据输出预提取单元360、及数据输出单元380。数据输入单元320响应于数据时钟DCLKI而经由输入/输出垫DQ PAD接收自外部源输入的数据DI[0:m]，以输出内部数据MI。输入预提取单元340预提取内部数据MI，并响应于数据时钟DCLKI而将内部数据MI调准成并列数据4MI，且响应于操作时钟TCLKI而将数据4MI输出至核心区块240中。输入预提取单元340可响应于操作时钟TCLKI而将内部数据MI调准成并列数据4MI。输出预提取单元360响应于操作时钟TCLKI而自核心区块240预提取数据；响应于操作时钟TCLKI而将已预提取的数据调准成串联数据；响应于数据时钟DCLKI而将串联数据输出至数据输出单元380中。输出预提取单元360可响应于数据时钟DCLKI而将已预提取的数据调准成串联数据。数据输出单元380响应于数据时钟DCLKI而经由输入/输出垫DQ PAD将串联数据作为输出数据DO[0:m]予以输出。输入预提取单元340及输出预提取单元360改变一参考信号，以传输及处理数据。也即，输入预提取单元340将数据时钟DCLKI改变成操作时钟TCLKI作为一参考信号，以处理数据。输出预提取单元360将操作时钟TCLKI改变成数据时钟DCLKI作为一参考信号，以传输数据。此是称作域交叉操作。
总而言之，根据第二实施例的半导体存储装置接收两个参考信号，意即，彼此具有不同频率的第一外部时钟TCLK及第二外部时钟DCLK。将第一外部时钟TCLK施加至指令信号及地址的输入端，且将其用于具有多个存储单元的核心区块。将第二外部时钟DCLK施加至输入及输出数据。
此外，半导体存储装置可接收一参考信号并将该一参考信号划分成两个或两个以上内部参考信号，且接着将已划分的信号应用于数据存取的适当操作。在此情况下，半导体存储装置可具有一用于划分信号频率的划分单元。
图4A展示了图3中的半导体存储装置的写入操作的时序图。
在写入操作的情况下，首先，操作时钟产生单元120使用第一外部时钟TCLK产生操作时钟TCLKI。操作时钟TCLKI的频率相同于第一外部时钟TCLK的频率。数据时钟产生单元140使用第二外部时钟DCLK产生数据时钟DCLKI。数据时钟DCLKI的频率相同于第二外部时钟DCLK的频率。第二外部时钟DCLK的频率高于第一外部时钟TCLK的频率。在此例证中，第二外部时钟DCLK的频率为第一外部时钟TCLK的频率的两倍高。因此，数据时钟DCLKI的频率为第一外部时钟TCLKI的频率的两倍高。
指令解码单元221接收如/CS及RAS及CKE的指令信号，并产生用于写入操作的内部写指令.地址输入单元222使用自外部源输入的地址A<0:n>及存储体地址BA<0:i>将内部地址及内部存储体地址产生入核心区块240中.
响应于第二外部时钟DCLK的转变而经由输入/输出垫DQ PAD将输入数据DI[0:m]输入至数据输入单元320。数据输入单元320响应于数据时钟DCLKI的转变而将输入数据DI[0:m]作为内部数据MI传输至输入预提取单元340。输入预提取单元340响应于数据时钟DCLKI而将内部数据MI调准成并列数据4MI，并响应于操作时钟TCLKI而输出数据4MI。核心区块240将数据4MI写入对应于内部地址的存储单元中。
如上所述，当输入数据并将其调准成并列数据时，半导体存储装置将源自第二外部时钟DCLK的数据时钟DCLKI用作参考信号。或者，当输入指令信号及地址并执行写入操作时，半导体存储装置将源自第一外部时钟TCLK的操作时钟TCLKI用作参考信号。
图4B展示了图3中的半导体存储装置的读取操作的时序图。
在读取操作的情况下，操作时钟产生单元120使用第一外部时钟TCLK产生操作时钟TCLKI。操作时钟TCLKI的频率相同于第一外部时钟TCLK的频率。数据时钟产生单元140使用第二外部时钟DCLK产生数据时钟DCLKI。数据时钟DCLKI的频率相同于第二外部时钟DCLK的频率。第二外部时钟DCLK的频率高于第一外部时钟TCLK的频率。在此例证中，第二外部时钟DCLK的频率为第一外部时钟TCLK的频率的两倍高。因此，数据时钟DCLKI的频率为第一外部时钟TCKKI的频率的两倍高。
指令解码单元221接收如/CS及RAS及CKE的指令信号，并产生用于读取操作的内部读指令。地址输入单元222使用自外部源输入的地址A<0:n>及存储体地址BA<0:i>将内部地址及内部存储体地址产生入核心区块240中。
核心区块240将对应于地址A<0:n>及存储体地址BA<0:i>的数据4MO输出至输出预提取单元360中。
输出预提取单元360响应于操作时钟TCLK而接收并列数据4MO，并响应于数据时钟DCLKI而将数据4MO调准成串联数据MO。数据输出单元380响应于数据时钟DCLKI而经由输入/输出垫DQ PAD将数据MO作为输出数据DO[0:m]予以输出。
第一外部时钟TCLK与第二外部时钟DCLK的频率之间的相关性是判定为用于预提取数据的比特数目。举例而言，如上所述，在4比特预提取操作的情况下，第二外部时钟DCLK的频率可为第一外部时钟TCLK的频率的两倍高。同样地，在8比特预提取操作的情况下，第二外部时钟DCLK的频率可为第一外部时钟TCLK的频率的四倍高。
如上所述，当对输出数据进行输出时，半导体存储装置使用源自第二外部时钟TCLK的数据时钟DCLKI。当输入指令信号及地址并执行读取操作时，半导体存储装置将源自第一外部时钟TCLK的操作时钟TCLKI用作参考信号。
总而言之，半导体存储装置使用彼此具有不同频率的两个参考信号(意即，数据时钟DCLKI及操作时钟TCLKI)执行写入操作或读取操作。
若在固定第一外部时钟TCLK的频率的状态下提高第二外部时钟DCLK的频率，则同时提高了半导体存储装置的数据传输率且减少了不必要的功率消耗。也即，数据输入/输出的速率是判定为第二外部时钟DCLK的频率，且用于存取数据的操作有效地为具有相对较低频率的第一外部时钟TCLK的频率。因此，在核心区域中，可减少操作时钟的转变中的不必要功率消耗。
此外，因为半导体存储装置响应于具有相对较低频率的第一外部时钟TCLK而执行读取操作或写入操作，所以可增加用于在半导体存储装置中传输数据的设定时间及保持时间的容限.
图5展示了根据本发明的第三实施例的半导体存储装置的方框图。
半导体存储装置包括操作时钟产生单元120、数据时钟产生单元140、操作区块200、数据输入/输出电路300A、及数据选通信号产生单元400。
操作时钟产生单元120接收第一外部时钟TCLK，并产生内部操作时钟TCLKI。内部操作时钟TCLKI的频率相同于第一外部时钟TCLK的频率。数据时钟产生单元140接收第二外部时钟DCLK，并产生数据时钟DCLKI。数据时钟DCLK的频率相同于第二外部时钟DCLK的频率。然而，第二外部时钟DCLK的频率高于第一外部时钟TCLK的频率。
数据选通信号产生单元400包括数据选通信号输入单元420及数据选通信号输出单元440。数据选通信号输入单元420接收自外部源提供的数据选通信号DQS，以产生内部数据选通信号DS_CLK。数据选通信号输出单元440将数据时钟DLL_CLK作为数据选通信号DQS予以输出。图6中的半导体存储装置使用了用于输入或输出数据的数据选通信号DQS。数据选通信号DQS的频率相同于第二外部时钟DCLK的频率。
操作区块200响应于操作时钟TCLKI而执行一操作。特别地，操作区块200响应于操作时钟TCLKI而分别将用于读取操作的数据输出至数据输入/输出电路300A中，及自该数据输入/输出电路300A接收用于写入操作的数据。操作区块200包括存取信号输入单元200及核心区块240。存取信号输入单元220包括指令解码单元221及地址输入单元222。该指令解码单元221响应于操作时钟TCLKI而接收及解码如CS、/RAS及CKE的指令信号，并将内部指令信号产生入核心区块240中。地址输入单元222接收及解码自外部源输入的地址A<0:n>及存储体地址BA<0:i>，以将内部地址及内部存储体地址产生入核心区块240中。核心区块240包括存储体控制单元241、多个存储体242、一比特线感测放大单元243、模式寄存器244、行解码器245、列地址计数器246、及列解码器247。核心区块240响应于内部指令信号而自数据输入/输出电路300输入分别对应于内部地址及内部存储体地址的数据，或将所述数据输出至该数据输入/输出电路300中。
数据输入/输出电路300A包括数据输入单元320A、数据输入预提取单元340A、数据输出预提取单元360、及数据输出单元380。数据输入单元320A响应于内部数据选通信号DS_CLK而经由输入/输出垫DQ PAD接收自外部源输入的数据DI[0:m]，以输出内部数据MI。输入预提取单元340A预提取内部数据MI，并响应于内部数据选通信号DS_CLK而将内部数据MI调准成并列数据4MI，且响应于操作时钟TCLKI而将数据4MI输出至核心区块240中。输入预提取单元340A响应于操作时钟TCLKI而将内部数据MI调准成并列数据4MI。输出预提取单元360响应于操作时钟TCLKI而自核心区块240预提取数据；响应于操作时钟TCLKI而将已预提取的数据调准成串联数据；响应于数据时钟DCLKI而将串联数据输出至数据输出单元380中。输出预提取单元360响应于数据时钟DCLKI而将已预提取的数据调准成串联数据。数据输出单元380响应于数据时钟DCLKI而经由输入/输出垫DQ PAD将串联数据作为输出数据DO[0:m]予以输出。
总而言之，根据第三实施例的半导体存储装置接收三个参考信号，也即，彼此具有不同频率的第一外部时钟TCLK、第二外部时钟DCLK、及数据选通信号DQS.在此例证中，第二外部时钟DCLK及数据选通信号DQS是描述为具有相同频率.将第一外部时钟TCLK施加至指令信号及地址的输入端，并将其用于具有多个存储单元的核心区块.将第二外部时钟DCLK应用于数据的输出操作.将第三外部时钟DQS施加至输入数据.
此外，半导体存储装置可接收仅一参考信号，并将该一个参考信号划分成两个或两个以上的内部参考信号，且接着将已划分的信号应用于数据存取的适当操作。在此情况下，半导体存储装置可具有一用于划分信号频率的划分单元。
图6A展示了图5中的半导体存储装置的写入操作的时序图。
在写入操作的情况下，首先，操作时钟产生单元120使用第一外部时钟TCLK产生操作时钟TCLKI。操作时钟TCLKI的频率相同于第一外部时钟TCLK的频率。数据时钟产生单元140使用第二外部时钟DCLK产生数据时钟DCLKI。数据时钟DCLKI的频率相同于第二外部时钟DCLK的频率。第二外部时钟DCLK的频率高于第一外部时钟TCLK的频率。在此例证中，第二外部时钟DCLK的频率为第一外部时钟TCLK的频率的两倍高。因此，数据时钟DCLKI的频率为第一外部时钟TCLK的频率的两倍高。
响应于数据选通信号DQS的转变而经由输入/输出垫DQ PAD将输入数据DI[0:m]输入至数据输入单元320A。数据选通信号输入单元420使用数据选通信号DQS产生内部数据选通信号DS_CLK。内部数据选通信号DS_CLK响应于数据选通信号DQS的上升沿及下降沿而具有一转变。
指令解码单元221接收如/CS及/RAS及CKE的指令信号，并产生用于写入操作的内部写指令。地址输入单元222使用自外部源输入的地址A<0:n>及存储体地址BA<0:i>将内部地址及内部存储体地址产生入核心区块240中。
数据输入单元320A响应于内部数据选通信号DS_CLK的转变而将输入数据DI[0:m]作为内部数据MI传输至输入预提取单元340A。输入预提取单元340A响应于内部数据选通信号DS_CLK而将内部数据MI调准成并列数据4MI，并响应于操作时钟TCLKI而输出数据4MI。核心区块240将数据4MI写入对应于内部地址的存储单元中。
如上所述，当输入数据并将其调准成并列数据时，半导体存储装置将源自数据选通信号的内部数据选通信号DS_CLK用作参考信号。或者，当输入指令信号及地址并执行写入操作时，半导体存储装置将源自第一外部时钟TCLK的操作时钟TCLKI用作参考信号。
图6B展示了图5中的半导体存储装置的读取操作的时序图。
在读取操作的情况下，操作时钟产生单元120使用第一外部时钟TCLK产生操作时钟TCLKI。操作时钟TCLKI的频率相同于第一外部时钟TCLK的频率。数据时钟产生单元140使用第二外部时钟DCLK产生数据时钟DCLKI。数据时钟DCLKI的频率相同于第二外部时钟DCLK的频率。第二外部时钟DCLK的频率高于第一外部时钟TCLK的频率。在此例证中，第二外部时钟DCLK的频率为第一外部时钟TCLK的频率的两倍高。因此，数据时钟DCLKI的频率为第一外部时钟TCLK的频率的两倍高。
指令解码单元221接收如/CS及/RAS及CKE的指令信号，并产生用于读取操作的内部读取指令。地址输入单元222使用自外部源输入的地址A<0:n>及存储体地址BA<0:i>将内部地址及内部存储体地址产生入核心区块240中。
核心区块240将对应于地址A<0:n>及存储体地址BA<0:i>的数据4MO输出至输出预提取单元360中。
输出预提取单元360响应于操作时钟TCLKI而接收并列数据4MO，并响应于数据时钟DCLKI而将数据4MO调准成串联数据MO.数据输出单元380响应于数据时钟DCLKI而经由输入/输出垫DQ PAD将数据MO作为输出数据DO[0:m]予以输出。
如上所述，当对输出数据进行输出时，半导体存储装置使用源自第二外部时钟TCLK的数据时钟DCLKI。同样地，当输入指令信号及地址并执行读取操作时，半导体存储装置将源自第一外部时钟TCLK的操作时钟TCLKI用作参考信号。
总而言之，半导体存储装置使用三个参考信号(意即，数据时钟DCLKI、操作时钟TCLKI、及内部数据选通信号DS_CLK)执行写入操作或读取操作。
若在固定第一外部时钟TLCK的频率的状态下提高第二外部时钟DLCK的频率，则同时提高了半导体存储装置的数据传输率并减少了不必要的或率消耗。也即，数据输入/输出的速率是判定为第二外部时钟DLCK的频率，且用于存取数据的操作有效地为具有相对较低频率的第一外部时钟TCLK的频率。因此，在核心区域中，可减少操作时钟的转变中的不必要功率消耗。
此外，因为半导体存储装置响应于具有相对较低频率的第一外部时钟TCLK而执行读取操作或写入操作，所以可增加用于在半导体存储装置中传输数据的设定时间及保持时间的容限。
尽管已揭示上述半导体存储装置，但可使用各种替代方案、修正及等效物。举例而言，本领域技术人员了解，可在任何类型的逻辑电路的情形中采用结合图3及图5描述的方框图，以及参考信号之间的频差。
本申请案含有与分别在2005年9月29日及2006年4月7日于韩国专利局申请的韩国专利申请案第2005-90964号及第2005-31956号有关的主旨，其专利申请案的全部内容以引用的方式并入本文中。
尽管已参看特殊实施例对本发明进行了描述，但本领域技术人员将明显看出，在不偏离如以下权利要求所界定的本发明的精神及范畴的情况下，可进行各种改变及修正。

Claims (44)

1.一种用于操作半导体存储装置的方法，其包含：
响应于具有第一频率的第一时钟信号，而执行用于输入及输出数据的第一操作；及
响应于具有第二频率的第二时钟信号，而执行用于存储及读出一核心区域中的该数据的第二操作，
其中该第一频率不同于该第二频率。
2.如权利要求1所述的方法，其中该第一频率高于该第二频率。
3.如权利要求2所述的方法，其中该第一频率比该第二频率高N倍，N为一整数。
4.如权利要求2所述的方法，其中该第二操作包括一响应于该第二时钟信号而接收一指令及地址的操作。
5.一种半导体存储装置，其包含：
一操作单元，其用于响应于具有第一频率的第一时钟信号，而存储用于写入操作的第一数据，或读出用于读取操作的第二数据；及
一数据输入/输出单元，其用于响应于具有第二频率的第二时钟信号，而自一外部源输入该第一数据，或将该第二数据输出至一外部目的地，
其中该第一频率不同于该第二频率。
6.如权利要求5所述的半导体存储装置，其进一步包含一用于划分该第一时钟信号，以产生该第二时钟信号的划分单元。
7.如权利要求5所述的半导体存储装置，其中该第一频率低于该第二频率。
8.如权利要求7所述的半导体存储装置，其中该第一频率比该第二频率低N倍，其中该数字N为一整数。
9.如权利要求5所述的半导体存储装置，其中该数据输入/输出单元包括：
一数据传输单元，其用于将该第一数据自该外部源传输至一预提取单元中，或将该第二数据自该预提取单元传输至该外部目的地；及
预提取单元，其用于将该第一时钟信号改变成该第二时钟信号或将该第二时钟信号改变成该第一时钟信号而作为一参考信号，以传输该第一数据或该第二数据。
10.如权利要求9所述的半导体存储装置，其中该预提取单元包括：
一数据输入预提取单元，其用于将该第二时钟信号改变成该第一时钟信号而作为该参考信号，以传输该第一数据；及
一数据输出预提取单元，其用于将该第一时钟信号改变成该第二时钟信号而作为该参考信号，以传输该第二数据。
1I.如权利要求10所述的半导体存储装置，其中该数据传输单元包括：
一数据输入单元，其用于响应于该第二时钟信号而将该第一数据自该外部源传输至该数据输入预提取单元中；及
一数据输出单元，其用于响应于该第二时钟信号而将该第二数据自该输出预提取单元传输至该外部目的地。
12.如权利要求11所述的半导体存储装置，其中该操作单元包括：
一信号输入单元，其用于接收用于该写入操作或该读取操作的指令信号及地址；及
一核心区块，其用于对应于所述指令信号及所述地址而存储该第一数据或读出该第二数据。
13.一种半导体存储装置，其包含：
一操作时钟产生单元，其用于响应于具有第一频率的第一外部时钟而产生一操作时钟；
一数据时钟产生单元，其用于响应于具有第二频率的第二外部时钟而产生一数据时钟；
一操作单元，其用于响应于该操作时钟，而存储用于一写入操作的第一数据，或读出用于一读取操作的第二数据；及
一数据输入/输出单元，其用于响应于该数据时钟，而自一外部源接收该第一数据，或将该第二数据输出至一外部目的地，
其中该第一频率不同于该第二频率。
14.如权利要求13所述的半导体存储装置，其中该第一频率低于该第二频率。
15.如权利要求14所述的半导体存储装置，其中该第一频率比该第二频率低N倍，数字N为一整数。
16.如权利要求13所述的半导体存储装置，其中该数据输入/输出单元包括：
一数据传输单元，其用于将该第一数据自该外部源传输至一预提取单元中，或将该第二数据自该预提取单元传输至该外部目的地；及
该预提取单元，其用于将该第一外部时钟改变成该操作时钟或将该第二外部时钟改变成该数据时钟而作为一参考信号，以传输该第一数据或该第二数据。
17.如权利要求16所述的半导体存储装置，其中该预提取单元包括：
一数据输入预提取单元，其用于将该第一外部时钟改变成该操作时钟而作为该参考信号，以传输该第一数据；及
一数据输出预提取单元，其用于将该第二外部时钟改变成该数据时钟而作为该参考信号，以传输该第二数据。
18.如权利要求17所述的半导体存储装置，其中该数据传输单元包括：
一数据输入单元，其用于响应于该数据时钟，而将该第一数据自该外部源传输至该数据输入预提取单元中；及
一数据输出单元，其用于响应于该数据时钟，而将该第二数据自该输出预提取单元传输至该外部目的地。
19.如权利要求18所述的半导体存储装置，其中该操作单元包括：
一信号输入单元，其用于接收用于该写入操作或该读取操作的指令信号及地址；及
一核心区块，其用于对应于所述指令信号及所述地址而存储该第一数据或读出该第二数据。
20.一种用于操作半导体存储装置的方法，其包含：
响应于具有第一频率的操作时钟而接收一写指令及地址；
响应于具有第二频率的数据时钟而自一外部源接收数据；及
响应于该操作时钟而将该数据存储入对应于该写指令及所述地址的存储单元中，
其中该第一频率不同于该第二频率。
21.如权利要求20所述的方法，其进一步包含：
响应于该操作时钟而将来自该外部源的该数据调准成一并列数据，
将该并列数据存储于所述存储单元中。
22.如权利要求21所述的方法，其中该第一频率低于该第二频率。
23.如权利要求22所述的方法，其中该第一频率比该第二频率低N倍，N为一整数。
24.一种用于操作半导体存储装置的方法，其包含：
响应于具有第一频率的操作时钟而接收一读指令及地址；
响应于该操作时钟而读出存储在对应于该读指令及所述地址的存储单元中的数据；及
响应于具有第二频率的数据时钟，而将该数据输出至一外部目的地，
其中该第一频率不同于该第二频率。
25.如权利要求24所述的方法，其进一步包含：
响应于该数据时钟而将该数据调准成一串联数据，
输出该串联数据。
26.如权利要求24所述的方法，其中该第一频率低于该第二频率。
27.如权利要求26所述的方法，其中该第一频率比该第二频率低N倍，N为一整数。
28.一种半导体存储装置，其包含：
一数据选通信号产生单元，其用于响应于用于一写入操作的数据选通信号而产生一内部数据选通信号，及响应于一数据时钟而产生一用于读取操作的读取数据选通信号；
一操作单元，其用于响应于一操作时钟而存储用于该写入操作的第一数据，或读出用于该读取操作的第二数据；及
一数据输入/输出单元，其用于响应于该内部数据选通信号而自一外部源接收该第一数据，及响应于该数据时钟而将该第二数据输出至一外部目的地，
其中该第一频率不同于该第二频率。
29.如权利要求28所述的半导体存储装置，其进一步包含一用于划分该数据时钟以产生该操作时钟的划分单元。
30.如权利要求29所述的半导体存储装置，其中该操作时钟的频率低于该数据时钟的频率。
31.如权利要求30所述的半导体存储装置，其中该数据时钟的该频率相同于该内部数据选通信号的频率。
32.如权利要求31所述的半导体存储装置，其中该数据选通信号的频率相同于读取数据选通信号的频率。
33.一种半导体存储装置，其包含：
一操作时钟产生单元，其用于响应于具有第一频率的第一外部时钟而产生一操作时钟；
一数据时钟产生单元，其用于响应于具有第二频率的第二外部时钟而产生一数据时钟；
一数据选通信号产生单元，其用于响应于一用于写入操作的数据选通信号而产生一内部数据选通信号，及响应于该数据时钟而产生一用于读取操作的数据选通信号；
一操作单元，其用于响应于该操作时钟而存储用于写入操作的第一数据，或读出用于读取操作的第二数据；及
一数据输入/输出单元，其用于响应于该内部数据选通信号而自一外部源接收该第一数据，及响应于该数据时钟而将该第二数据输出至一外部目的地，
其中该第一频率不同于该第二频率。
34.如权利要求33所述的半导体存储装置，其中该第一频率低于该第二频率。
35.如权利要求34所述的半导体存储装置，其中该第一频率比该第二频率低N倍，N为一整数。
36.如权利要求33所述的半导体存储装置，其中该数据输入/输出单元包括：
一数据传输单元，其用于将该第一数据自该外部源传输至一预提取单元中，或将该第二数据自该预提取单元传输至该外部目的地；及
该预提取单元，其用于将该第一外部时钟改变成该操作时钟或将该第二外部时钟改变成该数据时钟而作为该参考信号，以传输该第一数据或该第二数据。
37.如权利要求36所述的半导体存储装置，其中该预提取单元包括：
一数据输入预提取单元，其用于将该第一外部时钟改变成该操作时钟而作为该参考信号，以传输该第一数据；及
一数据输出预提取单元，其用于将该第二外部时钟改变成该数据时钟而作为该参考信号，以传输该第二数据。
38.如权利要求37所述的半导体存储装置，其中该数据传输单元包括：
一数据输入单元，其用于响应于该第二时钟信号而将该第一数据自该外部源传输至该数据输入预提取单元中；及
一数据输出单元，其用于响应于该第二时钟信号而将该第二数据自该输出预提取单元传输至该外部目的地。
39.如权利要求38所述的半导体存储装置，其中该操作单元包括：
一信号输入单元，其用于接收用于该写入操作或该读取操作的指令信号及地址；及
一核心区块，其用于对应于所述指令信号及所述地址而存储该第一数据或读出该第二数据。
40.如权利要求39所述的半导体存储装置，其中该数据选通信号产生单元包括：
一数据选通信号输出单元，其响应于用于该写入操作的该数据选通信号而产生该内部数据选通信号；及
一数据选通信号输入单元，其响应于该数据时钟而产生用于一读取操作的该数据选通信号。
41.一种用于操作半导体存储装置的方法，其包含：
响应于具有第一频率的操作时钟而接收一读指令及地址；
响应于该操作时钟而读出存储在对应于该读指令及所述地址的存储单元中的数据；
藉由使用一具有第二频率的数据时钟而产生一数据选通信号；及
响应于该数据选通信号而将该数据输出至一外部目的地，
其中该第一频率不同于该第二频率。
42.如权利要求41所述的方法，其进一步包含：
响应于该数据时钟而将该数据调准成一串联数据，
输出该串联数据。
43.如权利要求41所述的方法，其中该第一频率低于该第二频率。
44.如权利要求43所述的方法，其中该第一频率比该第二频率低N倍，N为一整数。
45.如权利要求44所述的方法，其中该已调准数据的数目为一选自一由2比特、4比特、8比特、16比特、32比特及64比特组成的群的数目。
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