KR20190068890A - 클럭 주파수를 조정하기 위한 메모리 시스템 - Google Patents

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KR20190068890A
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김영주
강동석
권혜정
김병철
배승준
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Abstract

본 발명은 논리 회로 및 PLL 회로를 포함한다. 논리 회로는 제 1 신호에 기초하여 제 1 클럭의 주파수를 결정하고, 제 1 클럭의 주파수를 조정하기 위한 제 2 신호를 생성한다. PLL 회로는 제 2 클럭을 수신하고, 제 2 클럭 및 제 2 신호에 기초하여, 논리 회로에 의해 결정된 주파수를 갖는 제 1 클럭을 생성하도록 구성되는 PLL 회로를 포함한다. 논리 회로는, 제 2 클럭의 주파수가 변하는 경우, PLL 회로에 의해 생성되는 제 1 클럭의 주파수가 일정하도록 제 1 클럭의 상기 주파수를 결정하고, 제 2 신호에 의해 조정된 주파수를 갖고 PLL 회로에 의해 생성되는 제 1 클럭에 기초하여 동작한다.

Description

클럭 주파수를 조정하기 위한 메모리 시스템{MEMORY SYSTEM FOR ADJUSTING CLOCK FREQUENCY}
본 발명은 메모리 시스템에 관한 것으로, 좀 더 상세하게는 클럭의 주파수를 조정하기 위한 전자 회로에 관한 것이다.
최근, 컴퓨터, 휴대폰, 및 스마트폰 등 정보 기기의 발달에 따라, 정보 기기에 의해 많은 양의 정보가 저장 및 처리 되고 있다. 따라서, 더욱 향상된 성능의 메모리 장치들이 정보 기기의 구성요소로서 요구되고 있다. 반도체 메모리는 저전력으로 동작이 가능하기 때문에 메모리 장치에 많이 사용된다. 반도체 메모리의 종류로는, RAM(Random Access Memory) 및 ROM(Read Only Memory) 등이 있다. RAM의 종류로는 SRAM(Static RAM) 및 DRAM(Dynamic RAM) 등이 있다.
CPU(Central Processing Unit) 또는 AP(Application Processor) 등과 같은 정보처리장치는 클럭에 기초하여 메모리 장치들과 다양한 신호들을 교환한다. 정보를 처리하기 위해, 정보처리장치는 클럭에 응답하여 메모리 장치로 명령 및 데이터를 출력한다. 메모리 장치는 클럭에 응답하여 정보처리 장치로부터 명령 및 데이터를 수신한다.
클럭은 다양한 요인에 의해 노이즈를 포함할 수 있다. 클럭이 노이즈를 포함하는 경우, 정보처리장치는 정상적으로 동작하지 못할 수 있다. 따라서, 정보처리장치를 정상적으로 동작시키기 위한 클럭을 생성하는 기술이 필요하다.
본 발명은, 다양하게 변하는 클럭을 이용하여 정상적으로 동작하기 위해 클럭의 주파수를 조정하기 위한 메모리 시스템을 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 논리 회로 및 PLL 회로를 포함할 수 있다. 논리 회로는 제 1 신호에 기초하여 제 1 클럭의 주파수를 결정하고, 제 1 클럭의 주파수를 조정하기 위한 제 2 신호를 생성할 수 있다. PLL 회로는 제 2 클럭을 수신하고, 제 2 클럭 및 제 2 신호에 기초하여, 논리 회로에 의해 결정된 주파수를 갖는 제 1 클럭을 생성하도록 구성되는 PLL 회로를 포함할 수 있다. 논리 회로는, 제 2 클럭의 주파수가 변하는 경우, PLL 회로에 의해 생성되는 제 1 클럭의 주파수가 일정하도록 제 1 클럭의 상기 주파수를 결정하고, 제 2 신호에 의해 조정된 주파수를 갖고 PLL 회로에 의해 생성되는 제 1 클럭에 기초하여 동작할 수 있다.
본 발명의 실시 예에 따르면, 클럭에 포함된 노이즈 또는 데이터 신호의 주파수에 따라 클럭의 주파수가 조정되어, 메모리 시스템이 정상적으로 동작할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도 이다.
도 2는 도 1의 PLL 회로의 구체적인 구성을 보여주는 블록도 이다.
도 3은 도 1의 클럭 생성기로부터 출력되는 클럭 및 도 1의 메모리 셀 어레이로부터 출력되는 데이터 신호를 보여주는 그래프 이다.
도 4는 도 1의 클럭 생성기로부터 출력되는 클럭 및 도 1의 메모리 셀 어레이로부터 출력되는 데이터 신호를 보여주는 그래프 이다.
도 5는 도 1의 클럭 생성기로부터 출력되는 클럭 및 도 1의 메모리 셀 어레이로부터 출력되는 데이터 신호를 보여주는 그래프 이다.
도 6은 도 1의 메모리 시스템에 의해 클럭을 생성하는 예시적인 방법을 보여주는 순서도 이다.
도 7은 도 1의 메모리 시스템을 구현하기 위한 예시적인 전자 장치를 보여주는 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도 이다. 도 1을 참조하면, 메모리 시스템(1000)은 프로세서(1100) 및 메모리 장치(1200)를 포함할 수 있다. 프로세서(1100)는 CMD/ADD 생성기(1110), CMD/ADD 송신기(1120), 클럭 생성기(1130), 및 데이터 입출력 회로(1140)를 포함할 수 있다. 메모리 장치(1200)는 내부 논리 회로(1210), PLL(Phased Locked Loop) 회로(1220), 데이터 입출력 회로(1230), 및 메모리 셀 어레이(1240)를 포함할 수 있다.
프로세서(1100)는 범용 프로세서, 워크스테이션 프로세서, 어플리케이션(Application) 프로세서 등 중 하나일 수 있다. 또는, 프로세서(1100)는 메모리 장치(1200)를 제어하기 위한 메모리 컨트롤러일 수 있다. 메모리 장치(1200)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 프로세서(1100) 및 메모리 장치(1200)는 개인용 컴퓨터(Personal Computer, PC), 워크스테이션(Workstation), 노트북 컴퓨터, 이동식 장치와 같은 전자 장치 내에 포함될 수 있다(도 7 참조).
CMD/ADD 생성기(1110)는 메모리 셀 어레이(1240)를 제어하기 위한 어드레스 신호(ADD1)를 생성할 수 있다. 어드레스 신호(ADD1)는 메모리 셀 어레이(1240) 내의 특정 메모리 셀에 대응하는 어드레스를 나타낼 수 있다. 예로서, 어드레스 신호(ADD1)는 메모리 셀 어레이(1240) 내에 저장된 식별자(ID)의 위치에 대응하는 어드레스를 나타낼 수 있다. CMD/ADD 생성기(1110)는 어드레스 신호(ADD1)를 CMD/ADD 송신기(1120)로 출력할 수 있다. 식별자(ID)는 메모리 장치(1200)와 관련된 데이터일 수 있다.
예로서, 식별자(ID)는 메모리 장치(1200)의 동작 모드와 관련될 수 있다. 예로서, CMD/ADD 생성기(1110)는 식별자(ID)로부터 메모리 장치(1200)의 동작 모드에 관한 정보를 획득할 수 있다. CMD/ADD 생성기(1110)는, 메모리 장치(1200)의 동작 모드로부터, 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율에 관한 정보를 획득할 수 있다. 즉, 식별자(ID)는, 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율에 관한 정보를 나타낼 수 있다. 식별자(ID)에 관한 구체적인 설명은 후술될 것이다. 메모리 장치(1200)의 동작을 참조하여, 동작 모드가 좀 더 구체적으로 설명될 것이다.
CMD/ADD 생성기(1110)는 클럭 생성기(1130)로부터 클럭(WCK)을 수신할 수 있다. CMD/ADD 생성기(1110)는 클럭(WCK)에 기초하여, 클럭(WCK)의 새로운 주파수(이하, 조정 주파수)를 결정할 수 있다. CMD/ADD 생성기(1110)는 새롭게 결정된 조정 주파수와 관련되는 신호(AF)를 생성할 수 있다.
CMD/ADD 생성기(1110)는 신호(AF)를 클럭 생성기(1130)로 출력할 수 있다. CMD/ADD 생성기(1110)에 의해 결정되는 예시적인 조정 주파수에 대한 설명이 후술될 것이다.
CMD/ADD 생성기(1110)는 데이터 입출력 회로(1230)로부터 출력될 데이터 신호(DQ2)의 주파수를 새롭게 결정할 수 있다. 예로서, CMD/ADD 생성기(1110)는 사전에 설정된 값에 따라 데이터 신호(DQ2)의 주파수를 결정할 수 있다. CMD/ADD 생성기(1110)는 호스트 등의 요청에 따라 데이터 신호(DQ2)의 주파수를 새롭게 결정할 수 있다. 호스트로부터의 요청이 없는 경우, CMD/ADD 생성기(1110)는 데이터 신호(DQ2)의 기존의 주파수를 유지시킬 수 있다. 호스트의 요청에 따라 결정되는 예시적인 데이터 신호(DQ2)의 주파수에 대한 설명이 후술될 것이다.
CMD/ADD 생성기(1110)는 PLL 회로(1220) 및 메모리 셀 어레이(1240)의 동작을 제어하기 위한 명령 신호(CMD1)를 생성할 수 있다. 명령 신호(CMD1)는 조정 주파수에 관한 정보 및 데이터 신호(DQ2)의 주파수에 관한 정보를 나타낼 수 있다. CMD/ADD 생성기(1110)는 명령 신호(CMD1)를 CMD/ADD 송신기(1120)로 출력할 수 있다.
CMD/ADD 송신기(1120)는 CMD/ADD 생성기(1110)로부터 어드레스 신호(ADD1) 및 명령 신호(CMD1)를 수신할 수 있다. CMD/ADD 송신기(1120)는 클럭 생성기(1130)로부터 클럭(CK)을 수신할 수 있다. CMD/ADD 송신기(1120)는 어드레스 신호(ADD1) 및 명령 신호(CMD1)에 각각 대응하는 어드레스 신호(ADD2) 및 명령 신호(CMD2)를 생성할 수 있다. CMD/ADD 송신기(1120)는, 클럭(CK)에 기초하여 어드레스 신호(ADD2) 및 명령 신호(CMD2)를 내부 논리 회로(1210)로 출력할 수 있다. 예로서, CMD/ADD 송신기(1120)는 어드레스 신호(ADD2) 및 명령 신호(CMD2)를 출력하기 위해 하나 이상의 버퍼들 등과 같은 전자 회로들을 포함할 수 있다.
클럭 생성기(1130)는 클럭(CK) 및 클럭(WCK)을 생성할 수 있다. 클럭 생성기(1130)는 CMD/ADD 생성기(1110)로부터 신호(AF)를 수신할 수 있다. 클럭 생성기(1130)는 신호(AF)에 기초하여 클럭(WCK)의 주파수를 조정할 수 있다. 클럭 생성기(1130)는 클럭(WCK)의 주파수를 조정하여, 클럭(WCK)을 출력할 수 있다. 이후, 클럭(WCK)은 조정 주파수를 가질 수 있다. 클럭 생성기(1130)는 클럭(CK)을 CMD/ADD 생성기(1110), CMD/ADD 송신기(1120), 및 내부 논리 회로(1210)로 출력할 수 있다. 클럭 생성기(1130)는 클럭(WCK)을 데이터 입출력 회로(1140) 및 PLL 회로(1220)로 출력할 수 있다. 클럭(CK)에 기초하여 동작하는 구성요소들과 클럭(WCK)에 기초하여 동작하는 구성요소들에 관한 설명이 후술될 것이다.
데이터 입출력 회로(1140)는 클럭 생성부(1130)로부터 클럭(WCK)을 수신할 수 있다. 데이터 입출력 회로(1140)는 데이터 입출력 회로(1230)로부터 데이터 신호(DQ2)를 수신할 수 있다. 데이터 입출력 회로(1140)는 클럭(WCK)에 기초하여 데이터 신호(DQ3)를 CMD/ADD 생성기(1110)로 출력할 수 있다. 예로서, 데이터 입출력 회로(1140)는 데이터 신호(DQ3)를 출력하고 데이터 신호(DQ2)를 수신하기 위해, 하나 이상의 버퍼들 등과 같은 전자 회로들을 포함할 수 있다.
메모리 장치(1200)는 특정 동작 모드에서 동작할 수 있다. 동작 모드는, 데이터 신호(DQ2)의 주파수와 클럭(WCK)의 주파수 사이의 비율에 대응할 수 있다. 예로서, 동작 모드들은 DDR(Double Data Rate) 모드, QDR(Quad Data Rate) 모드 등을 포함할 수 있다. 메모리 장치(1200)가 DDR 모드에서 동작하는 경우, 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수는 실질적으로 동일할 수 있다(1:1 비율). 예로서, 메모리 장치(1200)가 QDR 모드에서 동작하는 경우, 데이터 신호(DQ2)의 주파수는 클럭(WCK)의 주파수의 2배일 수 있다(1:2 비율).
주기는 주파수에 대응하므로, 동작 모드는 데이터 신호(DQ2)의 주기 및 클럭(WCK)의 주기와 관련될 수 있다. 도 3 내지 도 5를 참조하여 설명될 것과 같이, 데이터 신호(DQ2)는 데이터 신호(DQ2)의 주기 마다 특정 비트 수의 데이터를 나타낼 수 있다. 데이터 신호(DQ2)의 주기는 데이터 신호(DQ2)에 의해 나타나는 데이터의 비트 수와 관련될 수 있다. 따라서, 동작 모드는 클럭(WCK)의 주기 동안 데이터 신호(DQ2)에 의해 나타나는 데이터의 비트 수와 관련될 수 있다.
예로서, 메모리 장치(1200)가 DDR 모드에서 동작하는 경우, 메모리 장치(1200)는 클럭(WCK)의 주기 동안 1비트의 데이터를 나타내는 데이터 신호(DQ2)를 출력할 수 있다. 예로서, 메모리 장치(1200)가 QDR 모드에서 동작하는 경우, 메모리 장치(1200)는 클럭(WCK)의 주기 동안 2비트의 데이터를 나타내는 데이터 신호(DQ2)를 출력할 수 있다.
내부 논리 회로(1210)는 클럭 생성기(1130)로부터 클럭(CK)을 수신할 수 있다. 내부 논리 회로(1210)는 PLL 회로(1220)로부터 클럭(CK')을 수신할 수 있다. 내부 논리 회로(1210)는 클럭(CK)의 주파수와 클럭(CK')의 주파수가 실질적으로 동일한지 여부를 판별할 수 있다. 예로서, 클럭(CK)의 주파수와 클럭(CK')의 주파수 사이의 차이가 기준 값 이하인 경우, 내부 논리 회로(1210)는 클럭(CK)의 주파수와 클럭(CK')의 주파수가 실질적으로 동일하다고 판별할 수 있다. 클럭(CK)의 주파수와 클럭(CK')의 주파수 사이의 차이가 기준 값 보다 큰 경우, 내부 논리 회로(1210)는 클럭(CK)의 주파수와 클럭(CK')의 주파수가 상이하다고 판별할 수 있다.
내부 논리 회로(1210)에 의해 클럭(CK)의 주파수와 클럭(CK')의 주파수가 상이하다고 판별될 경우, 내부 논리 회로(1210)는 클럭(CK')이 클럭(CK)의 주파수와 실질적으로 동일한 주파수를 갖도록 클럭(CK')의 주파수를 조정할 수 있다. 내부 논리 회로(1210)는 클럭(CK')의 주파수를 조정하기 위한 신호(S1)를 생성할 수 있다. 내부 논리 회로(1210)는 신호(S1)를 PLL 회로(1220)로 출력할 수 있다.
내부 논리 회로(1210)는 클럭(CK')에 기초하여, CMD/ADD 송신기(1120)로부터 어드레스 신호(ADD2) 및 명령 신호(CMD2)를 수신할 수 있다. 내부 논리 회로(1210)는, 명령 신호(CMD2)에 기초하여 PLL 회로(1220)의 동작을 제어하기 위한 신호(S1)를 생성할 수 있다.
내부 논리 회로(1210)는 명령 신호(CMD2)에 기초하여, PLL 회로(1220)로부터 출력될 클럭(CKO)의 주파수를 새롭게 결정할 수 있다. 내부 논리 회로(1210)는 데이터 신호(DQ2)의 주파수에 기초하여 클럭(CKO)의 주파수를 새롭게 결정할 수 있다. 내부 논리 회로(1210)에 의해 새롭게 결정된 클럭(CKO)의 주파수는 데이터 신호(DQ2)의 주파수의 1/4배일 수 있다. 신호(S1)는 새롭게 결정된 클럭(CKO)의 주파수에 관한 정보를 나타낼 수 있다.
예로서, 내부 논리 회로(1210)는 새롭게 결정된 클럭(CKO)의 주파수 및 조정 주파수에 기초하여, PLL 회로(1220)의 전원 상태를 제어할 수 있다. 예로서, 클럭(CKO)의 주파수와 조정 주파수가 동일한 경우, 내부 논리 회로(1210)는 신호(S1)에 의해 PLL 회로(1220)를 턴 오프 시킬 수 있다. 예로서, 클럭(CKO)의 주파수와 조정 주파수가 상이한 경우, 내부 논리 회로(1210)는 신호(S1)에 의해 PLL 회로(1220)를 턴 온 시킬 수 있다. PLL 회로(1220)의 동작을 참조하여, PLL 회로(1220)를 턴 온 또는 턴 오프 시키기 위한 예시적인 방법이 설명될 것이다.
이상 설명된 바와 같이, 내부 논리 회로(1210)는 클럭(CK') 및 클럭(CKO)의 주파수를 조정하고 PLL 회로(1220)의 전원 상태를 제어하기 위한 신호(S1)를 생성할 수 있다.
내부 논리 회로(1210)는 어드레스 신호(ADD2) 및 명령 신호(CMD2)에 기초하여, 메모리 셀 어레이(1240)의 동작을 제어하기 위한 신호(S2)를 생성할 수 있다. 예로서, 신호(S2)는 메모리 셀 어레이(1240) 내에 저장된 식별자(ID)의 어드레스를 나타낼 수 있다. 예로서, 내부 논리 회로(1210)는 신호(S2)에 기초하여, 데이터 신호(DQ1)의 주파수를 조정할 수 있다. 데이터 입출력 회로(1230)의 동작을 참조하여 설명될 것과 같이, 데이터 신호(DQ2)의 주파수는 데이터 신호(DQ1)의 주파수와 실질적으로 동일할 수 있다. 따라서, 내부 논리 회로(1210)는 신호(S2)에 의해 데이터 신호(DQ2)의 주파수를 조정할 수 있다.
내부 논리 회로(1210)는 PLL 회로(1220)로부터 클럭(CK')을 수신할 수 있다. 내부 논리 회로(1210)는 신호(S1)를 PLL 회로(1220)로 출력할 수 있다. 내부 논리 회로(1210)는 클럭(CK')에 기초하여, 신호(S2)를 메모리 셀 어레이(1240)로 출력할 수 있다.
PLL 회로(1220)는 내부 논리 회로(1210)로부터 신호(S1)를 수신할 수 있다. PLL 회로(1220)는 클럭 생성기(1130)로부터 클럭(WCK)을 수신할 수 있다. PLL 회로(1220)는 신호(S1) 및 클럭(WCK)에 기초하여, 클럭(CK)의 주파수와 실질적으로 동일한 주파수를 갖는 클럭(CK')을 생성할 수 있다. PLL 회로(1220)는 클럭(CK')을 내부 논리 회로(1210)로 출력할 수 있다.
PLL 회로(1220)는 신호(S1)에 응답하여, 턴 온 또는 턴 오프 될 수 있다. 예로서, PLL 회로(1220)는 하나 이상의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 전력 생성기 등으로부터 스위치를 통해 전압을 공급받을 수 있다. 내부 논리 회로(1210)는 신호(S1)를 이용하여, 스위치의 연결을 제어할 수 있다. 스위치가 연결되는 경우, PLL 회로(1220)는 턴 온 될 수 있다. 스위치의 연결이 해제되는 경우, PLL 회로(1220)는 턴 오프 될 수 있다.
PLL 회로(1220)가 턴 오프 되는 경우, PLL 회로(1220)는 수신되는 클럭(WCK)을 통과시켜, 클럭(WCK)과 실질적으로 동일한 클럭(CKO)을 출력할 수 있다. PLL 회로(1220)가 턴 온 되는 경우, PLL 회로(1220)는 신호(S1)에 응답하여, 내부 논리 회로(1210)에 의해 새롭게 결정된 주파수를 갖는 클럭(CKO)을 생성할 수 있다. 도 2를 참조하여, PLL 회로(1220)의 구체적인 구성 및 동작이 설명된다.
단, PLL 회로(1220)의 전원 상태와는 관계 없이, PLL 회로(1220)는 클럭(CK')을 생성 및 출력할 수 있다. 따라서, 신호(S1)에 의해 PLL 회로(1220)가 턴 오프 되더라도, PLL 회로(1220)는 클럭(CK')을 생성 및 출력할 수 있다.
메모리 셀 어레이(1240)는 내부 논리 회로(1210)로부터 신호(S2)를 수신할 수 있다. 메모리 셀 어레이(1240)는 데이터를 저장할 수 있다. 예로서, 설계자에 의해, 메모리 셀 어레이(1240)는 특정 어드레스의 셀들에 식별자(ID)를 저장할 수 있다. 메모리 셀 어레이(1240)는 특정 데이터를 나타내는 데이터 신호를 입출력 할 수 있다. 예로서, 메모리 셀 어레이(1240)는 식별자(ID)를 나타내는 데이터 신호(DQ1)를 출력할 수 있다.
메모리 셀 어레이(1240)는, 데이터 신호(DQ1)를 출력하기 위해, 로우 디코더(row decoder) 및 컬럼 디코더(column decoder)를 포함할 수 있다. 로우 디코더 및 컬럼 디코더는 신호(S2)에 기초하여, 특정 어드레스에 대응하는 메모리 셀들에 전압을 공급할 수 있다. 메모리 셀들에 전압이 공급됨에 따라, 저장된 데이터를 나타내는 데이터 신호(DQ1)가 생성될 수 있다. 예로서, 식별자(ID)를 나타내는 데이터 신호(DQ1)가 생성될 수 있다.
내부 로직 회로(1210)로부터 수신되는 신호(S2)에 기초하여, 메모리 셀 어레이(1240)는, CMD/ADD 생성기(1110)에 의해 새롭게 결정된 주파수를 갖고 식별자(ID)를 나타내는 데이터 신호(DQ1)를 생성할 수 있다. 메모리 셀 어레이(1240)는 데이터 신호(DQ1)를 데이터 입출력 회로(1230)로 출력할 수 있다.
데이터 입출력 회로(1230)는 PLL 회로(1220)로부터 클럭(CKO)을 수신할 수 있다. 데이터 입출력 회로(1230)는 클럭(CKO)에 기초하여 데이터 신호를 입출력 할 수 있다. 데이터 입출력 회로(1230)는 클럭(CKO)에 기초하여 메모리 셀 어레이(1240)로부터 데이터 신호(DQ1)를 수신할 수 있다. 데이터 입출력 회로(1230)는 클럭(CKO)에 기초하여 데이터 신호(DQ2)를 데이터 입출력 회로(1140)로 출력할 수 있다. 예로서, 데이터 입출력 회로(1230)는 데이터 신호(DQ2)를 출력하기 위해, 하나 이상의 버퍼들 등과 같은 전자 회로들을 포함할 수 있다. 데이터 신호(DQ2)는 데이터 신호(DQ1)에 기초하여 생성되기 때문에, 데이터 신호(DQ2)의 주파수는 데이터 신호(DQ1)의 주파수와 실질적으로 동일할 수 있다. 또한, 데이터 신호(DQ2)에 의해 나타나는 데이터는 데이터 신호(DQ1)에 의해 나타나는 데이터와 동일할 수 있다. 예로서, 데이터 신호(DQ2)는 식별자(ID)를 나타낼 수 있다.
데이터 입출력 회로(1230)는, 데이터 신호(DQ2)의 주파수에 대한 특정 비율의 주파수를 갖는 클럭(CKO)에 기초하여 정상적으로 동작할 수 있다. 특정 비율은 설계자에 의해 사전에 설정될 수 있다.
본 명세서에서, 데이터 신호(DQ2)의 주파수의 1/4의 주파수를 갖는 클럭(CKO)(즉, 데이터 신호(DQ2)의 주파수와 클럭(CKO)의 주파수의 비율이 4:1인 경우의 클럭(CKO))에 기초하여 동작하는 데이터 입출력 회로(1230)가 설명된다. 그러나, 본 발명은 이에 한정되지 않고, 데이터 신호(DQ2)의 주파수에 대한 임의의 비율의 주파수를 갖는 클럭(CKO)에 기초하여 정상적으로 동작하는, 데이터 입출력 회로(1230)의 모든 실시 예들을 포함할 수 있다.
이상 설명된 바와 같이, 메모리 장치(1200)는 클럭(WCK)에 기초하여, 데이터 신호(DQ2)를 프로세서(1100)로 출력할 수 있다.
이하 클럭(CK) 또는 클럭(CK)의 주파수와 실질적으로 동일한 주파수의 클럭(CK')에 기초하여 동작하는 구성요소들과 클럭(WCK)에 기초하여 동작하는 구성요소들 사이의 차이점에 관하여 설명된다.
이상 설명된 바와 같이, 프로세서(1100)와 메모리 장치(1200)는 명령 신호 및 어드레스 신호를 교환할 수 있다. 예로서, 프로세서(1100)는 메모리 장치(1200)로 명령 신호(CMD2) 및 어드레스 신호(ADD2)를 출력할 수 있다. 또는, 프로세서(1100)와 메모리 장치(1200)는 데이터 신호를 교환할 수 있다. 예로서, 메모리 장치(1200)는 프로세서(1100)로 데이터 신호(DQ2)를 출력할 수 있다.
메모리 시스템(1000)에 의해, 데이터 신호들(DQ1 내지 DQ3)은 명령 신호들(CMD1 및 CMD2) 및 어드레스 신호들(ADD1 및 ADD2) 보다 빠르게 처리될 수 있다. 따라서, 데이터 신호들(DQ1 내지 DQ3)을 처리하기 위해 사용되는 클럭의 주파수는, 명령 신호들(CMD1 및 CMD2) 및 어드레스 신호들(ADD1 및 ADD2)을 처리하기 위해 사용되는 클럭의 주파수 보다 높을 수 있다. 클럭(WCK)의 주파수는 클럭(CK) 및 클럭(CK')의 주파수 보다 높을 수 있다. 따라서, 명령 신호(CMD1), 어드레스 신호(ADD1), 명령 신호(CMD2) 및 어드레스 신호(ADD2)는 클럭(CK) 또는 클럭(CK')에 기초하여 생성, 출력, 및 수신될 수 있다.
PLL 회로(1220)를 참조하여 설명된 것과 같이, 클럭(CKO)은 클럭(WCK)에 기초하여 생성될 수 있다. 클럭(WCK) 및 클럭(CKO)의 주파수는 클럭(CK) 및 클럭(CK')의 주파수 보다 높을 수 있다. 따라서, 데이터 신호(DQ1) 및 데이터 신호(DQ2)는 클럭(CKO)에 기초하여, 생성, 출력, 및 수신될 수 있다. 데이터 신호(DQ3)는 클럭(WCK)에 기초하여, 생성, 출력, 및 수신될 수 있다.
이하, 메모리 시스템(1000)이 PLL 회로(1220)에 의해, 클럭(CKO)을 생성하는 예시적인 방법이 설명된다.
1. 메모리 장치(1200)의 가용 동작 모드들에 관한 정보 획득
식별자(ID)는 메모리 장치(1200)와 관련되는 다양한 정보를 나타낼 수 있다. 예로서, 식별자(ID)는 메모리 장치(1200)의 가용 동작 모드들에 관한 정보를 나타낼 수 있다. 메모리 장치(1200)는 설계자에 의해 특정한 동작 모드들(가용 동작 모드들)을 지원하도록 설계될 수 있다. 예로서, 메모리 장치(1200)가 DDR 모드 및 QDR 모드를 지원하는 경우, 식별자(ID)는 메모리 장치(1200)의 가용 동작 모드들이 DDR 모드 및 QDR 모드라는 정보를 나타낼 수 있다.
가용 동작 모드들 각각은, 조정 주파수와 데이터 신호(DQ2)의 주파수 사이의 특정 비율에 대응할 수 있다. 예로서, DDR 모드에서, 조정 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율은 1:1일 수 있다. 예로서, QDR 모드에서, 조정 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율은 1:2일 수 있다. 도 2를 참조하여, 가용 동작 모드가 좀 더 구체적으로 설명된다.
CMD/ADD 생성기(1110)는 식별자(ID)를 획득하기 위한 어드레스 신호(ADD1)를 생성할 수 있다. 예로서, 식별자(ID)는 메모리 셀 어레이(1240) 내의 특정 메모리 셀들에 저장될 수 있다. 어드레스 신호(ADD1)는, 식별자(ID)가 저장된 메모리 셀들에 대응하는 어드레스를 나타낼 수 있다. CMD/ADD 생성기(1110)는 어드레스 신호(ADD1)를 CMD/ADD 송신기(1120)로 출력할 수 있다. CMD/ADD 송신기(1120)는 어드레스 신호(ADD1)에 대응하는 어드레스 신호(ADD2)를 내부 논리 회로(1210)로 출력할 수 있다.
내부 논리 회로(1210)는 어드레스 신호(ADD2)에 기초하여, 메모리 셀 어레이(1240)를 제어하기 위한 신호(S2)를 출력할 수 있다. 메모리 셀 어레이(1240)는 신호(S2)에 기초하여, 식별자(ID)를 나타내는 데이터 신호(DQ1)를 데이터 입출력 회로(1230)로 출력할 수 있다. 데이터 입출력 회로(1230)는 데이터 신호(DQ1)에 기초하여 식별자(ID)를 나타내는 데이터 신호(DQ2)를 데이터 입출력 회로(1140)로 출력할 수 있다. 데이터 입출력 회로(1140)는 데이터 신호(DQ2)에 기초하여 식별자(ID)를 나타내는 데이터 신호(DQ3)를 CMD/ADD 생성기(1110)로 출력할 수 있다.
CMD/ADD 생성기(1110)는 데이터 신호(DQ3)에 기초하여, 메모리 장치(1200)의 식별자(ID)를 획득할 수 있다. CMD/ADD 생성기(1110)는 식별자(ID)로부터 메모리 장치(1200)의 가용 동작 모드들에 관한 정보를 획득할 수 있다.
2. 클럭(WCK)의 주파수 또는 데이터 신호(DQ2)의 주파수의 조정
(1) 클럭(WCK)의 주파수가 조정되는 경우
클럭 생성기(1130)가 클럭(WCK)를 생성하는 과정에서, 클럭(WCK)은 노이즈를 포함할 수 있다. 예로서, 클럭(WCK)은 지터(jitter)를 포함할 수 있다. 지터는 기준 클럭의 주파수와 실제 클럭의 주파수 사이의 차이 값과 관련될 수 있다. 예로서, 클럭 생성기(1130)는 기준 클럭(미도시)을 수신할 수 있다. 클럭 생성기(1130)는 기준 클럭의 주파수와 클럭(WCK)의 주파수를 비교하여, 클럭(WCK)의 지터를 측정할 수 있다. 클럭(WCK)이 지터를 포함하지 않는 경우, 클럭(WCK)은 기준 클럭과 동일한 주기 및 주파수로 출력될 수 있다.
클럭(WCK)이 지터를 포함하는 경우, 클럭(WCK)의 주파수는 기준 클럭의 주파수와 상이할 수 있다. 메모리 장치(1200)는 클럭(WCK)에 기초하여 동작할 수 있다. 따라서, 클럭(WCK)에 포함된 지터가 기준 값 이상인 경우, 메모리 장치(1200)는 정상적으로 동작하지 못할 수 있다. 클럭(WCK)의 주파수가 낮을수록, 메모리 장치(1200)의 동작은, 클럭(WCK)에 포함된 지터에 의한 영향을 적게 받을 수 있다. 따라서, CMD/ADD 생성기(1110)는 클럭(WCK)에 포함된 지터에 따라 조정 주파수를 결정할 수 있다.
단, 조정 주파수는 식별자(ID)에 기초하여 결정되는 주파수들 중 하나로 결정될 수 있다. 예로서, CMD/ADD 생성기(1110)는 식별자(ID)로부터 획득된 가용 동작 모드들에 관한 정보에 기초하여 조정 주파수를 결정할 수 있다. 예로서, CMD/ADD 생성기(1110)에 의해 결정된 데이터 신호(DQ2)의 주파수가 2f이고, 가용 동작 모드들이 DDR 모드 및 QDR 모드인 경우, CMD/ADD 생성기(1110)는 DDR 모드에 대응하는 2f 또는 QDR 모드에 대응하는 f를 조정 주파수로 결정할 수 있다. CMD/ADD 생성기(1110)는, 가용 동작 모드들에 대응하지 않는 주파수들을 조정 주파수로 결정하지 못할 수 있다.
클럭(WCK)의 지터가 기준 값 이상일 경우, CMD/ADD 생성기(1110)는 클럭(WCK)의 주파수를 조정하기 위한 조정 주파수를 결정할 수 있다. 예로서, CMD/ADD 생성기(1110)는, 메모리 장치(1200)의 동작들이 지터에 의한 영향을 적게 받도록 하기 위해, 조정 주파수를 조정 주파수가 결정되기 전의 클럭(WCK)의 주파수 보다 낮은 값으로 결정할 수 있다. 조정 주파수가 결정되기 전의 클럭(WCK)의 주파수와 새롭게 결정된 조정 주파수가 상이하므로, CMD/ADD 생성기(1110)는 클럭(WCK)의 주파수를 조정하기 위한 신호(AF)를 생성할 수 있다.
클럭(WCK)의 지터가 기준 값 보다 작은 경우, CMD/ADD 생성기(1110)는 조정 주파수를 조정 주파수가 결정되기 전의 클럭(WCK)의 주파수와 동일한 값으로 결정할 수 있다. 조정 주파수가 결정되기 전의 클럭(WCK)의 주파수와 새롭게 결정된 조정 주파수가 동일하므로, CMD/ADD 생성기는 신호(AF)를 생성하지 않을 수 있다.
이상 설명된 방법에 따라, CMD/ADD 생성기(1110)는 클럭(WCK)에 포함된 노이즈(예컨대, 지터)에 기초하여 클럭(WCK)의 새로운 주파수를 결정할 수 있다. CMD/ADD 생성기(1110)는 조정 주파수에 관한 정보 및 데이터 신호(DQ2)의 주파수에 관한 정보를 나타내는 명령 신호(CMD1)를 생성할 수 있다.
(2) 데이터 신호(DQ2)의 주파수가 조정되는 경우
호스트 등의 요청에 의해, 프로세서(1100)는 데이터를 기준 속도 보다 빠르게 처리할 수 있다. 또는, 호스트 등의 요청에 의해, 프로세서(1100)는 데이터를 기준 속도 보다 느리게 처리할 수 있다. 따라서, CMD/ADD 생성기(1100)는 호스트 등의 요청에 응답하여, 데이터 신호(DQ2)의 주파수를 조정할 수 있다. 예로서, CMD/ADD 생성기(1100)는 데이터 신호(DQ2)의 주파수를 높일 수 있다. 또는, CMD/ADD 생성기(1100)는 데이터 신호(DQ2)의 주파수를 낮출 수 있다.
단, 데이터 신호(DQ2)의 주파수는 식별자(ID)에 기초하여 결정되는 주파수들 중 하나로 결정될 수 있다. CMD/ADD 생성기(1110)는, 식별자(ID)로부터 획득된 가용 동작 모드들에 관한 정보에 기초하여 데이터 신호(DQ2)의 주파수를 결정할 수 있다. 가용 동작 모드들 각각은, 조정 주파수와 데이터 신호(DQ2)의 주파수 사이의 특정 비율에 대응할 수 있다. 예로서, DDR 모드에 대응하는 조정 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율은 1:1일 수 있다. 예로서, QDR 모드에 대응하는 조정 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율은 1:2일 수 있다.
예로서, CMD/ADD 생성기(1110)에 의해 결정된 조정 주파수가 f이고, 가용 동작 모드들이 DDR 모드 및 QDR 모드인 경우, CMD/ADD 생성기(1110)는 DDR 모드에 대응하는 f 또는 QDR 모드에 대응하는 2f를 데이터 신호(DQ2)의 새로운 주파수로 결정할 수 있다. CMD/ADD 생성기(1110)는, 가용 동작 모드들에 대응하지 않는 주파수들을 데이터 신호(DQ2)의 주파수로 결정하지 않을 수 있다.
CMD/ADD 생성기(1110)는 조정 주파수 및 데이터 신호(DQ2)의 새로운 주파수에 관한 명령 신호(CMD1)를 생성할 수 있다.
3. CMD/ADD 생성기(1110)로부터 신호들 출력
CMD/ADD 생성기(1110)는 조정 주파수를 나타내는 신호(AF)를 클럭 생성기(1130)로 출력할 수 있다. CMD/ADD 생성기(1110)는 조정 주파수에 관한 정보 및 데이터 신호(DQ2)의 주파수에 관한 정보를 나타내는 명령 신호(CMD1)를 CMD/ADD 송신기(1120)로 출력할 수 있다. CMD/ADD 송신기(1120)는 명령 신호(CMD1)에 대응하는 명령 신호(CMD2)를 내부 논리 회로(1210)로 출력할 수 있다.
4. 내부 논리 회로(1210)를 정상적으로 동작 시키기 위한 클럭(CKO)의 주파수
내부 논리 회로(1210)의 동작을 참조하여 설명된 바와 같이, 내부 논리 회로(1210)는 특정 주파수의 클럭(CKO)에 기초하여 정상적으로 동작할 수 있다. 내부 논리 회로(1210)를 정상적으로 동작시키기 위한 클럭(CKO)의 주파수는, 클럭(CKO)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율에 따라 결정될 수 있다. 예로서, 내부 논리 회로(1210)는, 데이터 신호(DQ2)의 주파수와 클럭(CKO)의 주파수 사이의 비율이 4:1인 경우, 정상적으로 동작할 수 있다.
내부 논리 회로(1210)는 내부 논리 회로(1210)의 정상적인 동작을 위한 클럭(CKO)의 주파수를 결정할 수 있다. 내부 논리 회로(1210)는, PLL 회로(1220)가 결정된 주파수를 갖는 클럭(CKO)을 생성하도록 PLL 회로(1220)를 제어할 수 있다. 따라서, 이상 설명된 바와 같이 클럭(WCK)의 주파수가 변하거나 데이터 신호(DQ2)의 주파수가 변하더라도, 클럭(CKO)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율은 유지될 수 있다. 따라서, 클럭(WCK)의 주파수가 변하거나 데이터 신호(DQ2)의 주파수가 변하더라도, 데이터 입출력 회로(1230)는 정상적으로 동작할 수 있다. 이하, 내부 논리 회로(1210)가 PLL 회로(1220)를 제어하는 예시적인 방법이 구체적으로 설명된다.
5. 내부 논리 회로(1210)에 의한 PLL 회로(1220)의 제어
내부 논리 회로(1210)는 CMD/ADD 송신기(1120)로부터 명령 신호(CMD2)를 수신할 수 있다. 내부 논리 회로(1210)는 명령 신호(CMD2)에 기초하여 PLL 회로(1220)를 제어하기 위한 신호(S1)를 생성할 수 있다. 예로서, 내부 논리 회로(1210)는 PLL 회로(1220)의 전원 상태를 제어할 수 있다. 내부 논리 회로(1210)는 클럭(CKO)의 주파수를 조정할 수 있다.
예로서, 내부 논리 회로(1210)는 클럭(CKO)의 주파수를 조정하기 위해, PLL 회로(1220)의 분주 비율을 조정할 수 있다. 내부 논리 회로(1210)는 신호(S1)를 PLL 회로(1220)에 포함된 분주기로 출력할 수 있다. 도 2를 참조하여 분주기 및 분주 비율이 구체적으로 설명된다.
PLL 회로(1220)의 동작을 참조하여 설명된 바와 같이, PLL 회로(1220)는 내부 로직 회로(1210)에 의해 새롭게 결정된 주파수를 갖는 클럭(CKO)을 생성할 수 있다. PLL 회로(1220)는 클럭(CKO)을 데이터 입출력 회로(1230)로 출력할 수 있다.
도 2는 도 1의 PLL 회로의 구체적인 구성을 보여주는 블록도 이다.
도 2를 참조하면, PLL 회로(1220)는 위상 주파수 검출기(Phase Frequency Detector, 1221), 차지 펌프(Charge Pump, 1222), 및 루프 필터(Loop Filter, 1223), 전압 제어 발진기(Voltage Controlled Oscillator, 1224), 및 분주기(Divider, 1225)를 포함할 수 있다. 루프 필터(1223)는 제 1 커패시터(C1), 제 2 커패시터(C2), 및 저항(R)을 포함할 수 있다.
도 1 및 도 2를 참조하면, 위상 주파수 검출기(1221)는 클럭 생성기(1130)로부터 클럭(WCK)을 수신할 수 있다. 위상 주파수 검출기(1221)는 분주기(1225)로부터 피드백 클럭(CKF)을 수신할 수 있다. 위상 주파수 검출기(1221)는 클럭(WCK)의 주파수 및 피드백 클럭(CKF)의 주파수 사이의 차이를 검출할 수 있다. 위상 주파수 검출기(1221)는 클럭(WCK)의 주파수 및 피드백 클럭(CKF)의 주파수 사이의 차이에 대응하는 크기의 신호(PFS)를 출력할 수 있다.
차지 펌프(1222)는 위상 주파수 검출기(1221)로부터 신호(PFS)를 수신할 수 있다. 차지 펌프(1222)는 신호(PFS)에 기초하여, 클럭(WCK)의 주파수 및 피드백 클럭(CKF)의 주파수 사이의 차이에 대응하는 크기의 전류(Icp)를 생성할 수 있다. 예로서, 클럭(WCK)의 주파수가 피드백 클럭(CKF)의 주파수 보다 낮은 경우, 전류(Icp)의 부호는 “-”일 수 있다. 클럭(WCK)의 주파수가 피드백 클럭(CKF)의 주파수 보다 높은 경우, 전류(Icp)의 부호는 “+“일 수 있다. 피드백 클럭(CKF)의 주파수와 클럭(WCK)의 주파수가 동일한 경우, 전류(Icp)의 크기는 0일 수 있다.
도 2의 예에서, 전류(Icp)의 부호는 전류(Icp)의 방향을 의미할 수 있다. 예로서, 전류(Icp)의 부호가 “+”인 경우, 전류(Icp)는 차지 펌프(1222)로부터 노드(N1)로 출력될 수 있다. 전류(Icp)의 부호가 “-“인 경우, 전류(Icp)는 노드(N1)로부터 차지 펌프(1222)로 수신될 수 있다.
루프 필터(1223)는 노드(N1)와 노드(N2) 사이에 연결될 수 있다. 루프 필터(1223)는 노드(N2)를 통해 전압(VSS)을 수신할 수 있다. 예로서 전압(VSS)은 접지 전압일 수 있다. 제 1 커패시터(C1)는 노드(N1)와 노드(N2) 사이에 연결될 수 있다. 저항(R)는 노드(N1)와 제 2 커패시터(C2) 사이에 연결될 수 있다. 제 2 커패시터(C2)는 저항(R)과 노드(N2) 사이에 연결될 수 있다.
루프 필터(1223)는 노드(N1)를 통해 전류(Icp)에 포함된 전류 성분을 수신할 수 있다. 커패시터들(C1 및 C2)은 수신되는 전류 성분에 의해 충전될 수 있다. 커패시터들(C1 및 C2)이 충전됨에 따라, 노드(N1)에 전압(Vcp)이 형성될 수 있다. 전압(Vcp)은 전류(Icp)에 기초하여 형성되므로, 전압(Vcp)의 크기는 전류(Icp)의 부호 및 크기에 따라 변할 수 있다. 예로서, 전류(Icp)의 부호 및 크기가 “+K”인 경우, 전압(Vcp)의 크기는 K에 대응하는 값만큼 증가할 수 있다. 전류(Icp)의 부호 및 크기가 “-K”인 경우, 전압(Vcp)의 크기는 K에 대응하는 값만큼 감소할 수 있다.
전압 제어 발진기(1224)는 전압(Vcp)을 수신할 수 있다. 전압 제어 발진기(1224)는 전압(Vcp)의 크기에 대응하는 주파수를 갖는 클럭(CKO)을 출력할 수 있다. 도 1을 도 2와 함께 참조하면, 전압 제어 발진기(1224)는 클럭(CKO)을 내부 논리 회로(1210) 및 데이터 입출력 회로(1230)로 출력할 수 있다. 또한, 전압 제어 발진기(1224)는 클럭(CKO)을 분주기(1225)로 출력할 수 있다.
분주기(1225)는 클럭(CKO)을 전압 제어 발진기(1224)로부터 수신할 수 있다. 분주기(1225)는 클럭(CKO)의 주파수의 n배의 주파수를 갖는 피드백 클럭(CKF)을 생성할 수 있다. 즉, 분주기(1225)의 분주 비율은 “n:1”일 수 있다(단, n은 양수). 분주 비율은 피드백 클럭(CKF)의 주파수와 클럭(CKO)의 주파수 사이의 비율을 의미할 수 있다. 분주기(1225)는 피드백 클럭(CKF)을 위상 주파수 검출기(1221)로 출력할 수 있다.
도 1을 도 2와 함께 참조하면, 분주기(1225)는 내부 논리 회로(1210)로부터 신호(S1)를 수신할 수 있다. 도 1을 참조하여 설명된 바와 같이, 내부 논리 회로(1210)는 신호(S1)에 의해 분주 비율을 조정할 수 있다. 이하, PLL 회로(1220)가 클럭(WCK)의 주파수의 1/n배의 주파수를 갖는 클럭(CKO)을 출력하는 예시적인 방법이 설명된다.
도 2의 예에서, 클럭(WCK) 및 클럭(CKO)의 주파수는 f일 수 있다. 피드백 클럭(CKF)의 주파수는 n*f일 수 있다. 위상 주파수 검출기(1221)는 n으로부터 n*f을 빼서 얻어지는 값에 대응하는 크기의 신호(PFS)를 출력할 수 있다. 차지 펌프(1222) 및 루프 필터(1223)에 의해, n으로부터 n*f를 빼서 얻어지는 값에 대응하는 크기만큼 변하는 전압(Vcp)이 노드(N1)에 형성될 수 있다. 예로서, n으로부터 n*f를 빼서 얻어지는 값이 양수인 경우(즉, n이 1 보다 작은 경우), 전압(Vcp)의 크기는 n과 n*f 사이의 차이만큼 증가할 수 있다. n으로부터 n*f를 빼서 얻어지는 값이 음수인 경우(즉, n이 1보다 큰 경우), 전압(Vcp)의 크기는 n과 n*f 사이의 차이만큼 감소할 수 있다. 이하, n이 1 보다 큰 경우의 예시가 설명된다.
전압 제어 발진기(1224)는 전압(Vcp)의 크기에 기초하여, 클럭(CKO)의 주파수를 조정할 수 있다. n으로부터 n*f를 빼서 얻어지는 값은 0 보다 작으므로, 전압(Vcp)의 크기는 n과 n*f 사이의 차이에 대응하는 값만큼 감소할 수 있다. 전압(Vcp)의 크기가 감소함에 따라, 클럭(CKO)의 주파수는 n과 n*f 사이의 차이에 대응하는 값만큼 감소할 수 있다. 분주기(1225)는 클럭(CKO)에 기초하여, 클럭(CKO)의 주파수의 n배인 주파수를 갖는 피드백 클럭(CKF)을 위상 주파수 검출기(1221)로 출력할 수 있다. 클럭(CKO)의 주파수가 감소함에 따라 피드백 클럭(CKF)의 주파수도 감소할 수 있다.
이상 설명된 방법에 의해, n*f의 값을 갖던 피드백 클럭(CKF)의 주파수는 감소하여, 클럭(WCK)의 주파수인 f로 수렴할 수 있다. 피드백 클럭(CKF)의 주파수가 f로 수렴함에 따라, 클럭(CKO)의 주파수는 f/n로 수렴할 수 있다. 따라서, PLL 회로(1220)는 클럭(WCK)의 주파수의 1/n배의 주파수를 갖는 클럭(CKO)을 출력할 수 있다. 클럭(CKO)의 주파수는 분주 비율 및 클럭(WCK)의 주파수에 대응할 수 있다.
도 1을 참조하여 설명된 바와 같이, 내부 논리 회로(1210)는 신호(S1)에 의해 분주 비율 “n:1”을 조정할 수 있다. 분주 비율이 변할 경우, 클럭(CKO)의 주파수인 f/n도 변할 수 있다. 예로서, 내부 논리 회로(1210)에 의해 n이 증가할 경우, 클럭(CKO)의 주파수는 감소할 수 있다. 내부 논리 회로(1210)에 의해 n이 감소할 경우, 클럭(CKO)의 주파수는 증가할 수 있다.
분주기(1225)는 설계자에 의해 사전에 결정된 특정 분주 비율들 중 하나를 가지도록 설계될 수 있다. 예로서, 분주기(1225)는 “4:1”의 분주 비율을 가질 수 있다. PLL 회로(1220)가 턴 오프 되는 경우, 클럭(CKO)의 주파수는 클럭(WCK)의 주파수와 실질적으로 동일할 수 있다. PLL 회로(1220)가 턴 온 되는 경우, 클럭(CKO)의 주파수는 클럭(WCK)의 주파수의 1/4배일 수 있다.
도 1을 참조하여 설명된 바와 같이, 내부 논리 회로(1210)에 의해, 클럭(CKO)의 주파수는 데이터 신호(DQ2)의 주파수의 1/4배로 결정될 수 있다. 예로서, 데이터 신호(DQ2)의 주파수는 4f일 수 있다. 클럭(WCK)의 주파수가 f인 경우, 내부 논리 회로(1210)는 데이터 신호(DQ2)의 주파수의 1/4배인 주파수를 갖는 클럭(CKO)을 출력하기 위해(즉, 클럭(WCK)의 주파수 “f”와 동일한 주파수 “f”를 갖는 클럭(CKO)을 출력하기 위해), PLL 회로(1220)를 턴 오프 시킬 수 있다. PLL 회로(1220)는 클럭(WCK)을 통과시켜, 클럭(WCK)의 주파수와 실질적으로 동일한 주파수를 갖는 클럭(CKO)을 출력할 수 있다.
또는, 데이터 신호(DQ2)의 주파수가 4f이고 클럭(WCK)의 주파수가 2f인 경우, 내부 논리 회로(1210)는 PLL 회로(1220)를 턴 온 시켜 f의 주파수를 갖는 클럭(CKO)을 생성할 수 있다. 따라서, 클럭(WCK)의 주파수가 변하더라도, PLL 회로(1220)로부터 출력되는 클럭(CKO)의 주파수는 실질적으로 일정할 수 있다.
예로서, 분주 비율은 가동 동작 모드와 관련될 수 있다. 가용 동작 모드들은 DDR 모드(즉, 클럭(WCK)의 주파수가 f인 경우로서, 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율이 1:1인 경우) 및 QDR 모드(즉, 클럭(WCK)의 주파수가 2f인 경우로서, 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율이 1:2인 경우)일 수 있다. 이 예시에서, 가용 동작 모드들은 2개일 수 있다. CMD/ADD 생성기(1110)는 f 및 2f(2개의 주파수들) 중 하나를 조정 주파수로 결정할 수 있다. 2개의 값들을 가질 수 있는 클럭(WCK)의 주파수를 조정하기 위해, 분주기(1225)는 2개의 분주 비율들을 제공할 수 있다.
따라서, 분주기(1225)가 m개의 분주 비율을 가지는 경우, 메모리 장치(1200)의 가동 동작 모드들은 m개일 수 있다. 또한, CMD/ADD 생성기(1110)에 의해 결정될 수 있는 조정 주파수들은 m개일 수 있다.
가동 동작 모드들의 개수는 식별자(ID)에 기초하여 결정된 주파수들(즉, CMD/ADD 생성회로(1110)에 의해 조정 주파수로 결정될 수 있는 주파수들)의 개수와 동일할 수 있다. 따라서, 분주기(1225)에 의해 제공되는 분주 비율들의 개수는 식별자(ID)들에 기초하여 결정된 주파수들의 개수와 동일할 수 있다.
이상 설명된 바와 같이, 분주 비율은 특정 동작 모드에 대응할 수 있다. 동작 모드는 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율에 대응한다. 따라서, 분주 비율은 클럭(WCK)의 주파수와 데이터 신호(DQ2)의 주파수 사이의 비율에 대응할 수 있다.
이상 설명된 방법과 유사한 방법에 따라, PLL 회로(1220)는 클럭(WCK)의 주파수를 1/n배로 조정하여, 도 1의 클럭(CK)과 실질적으로 동일한 주파수를 갖는 클럭(CK')을 생성할 수 있다. PLL 회로(1220)는 생성된 클럭(CK')를 내부 논리 회로(1210)로 출력할 수 있다. 도 1을 참조하여 설명된 바와 같이, PLL 회로(1220)의 전원 상태와 관계없이, PLL 회로(1220)는 클럭(WCK)에 기초하여, 클럭(CK')을 내부 논리 회로(1210)로 출력할 수 있다.
도 3은 도 1의 클럭 생성기로부터 출력되는 클럭 및 도 1의 메모리 셀 어레이로부터 출력되는 데이터 신호를 보여주는 그래프 이다. 도 3의 예에서, x축은 [s] 단위의 시간을 나타내고, y축은 논리 값을 나타낼 수 있다.
도 3의 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2)는 각각 도 1의 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2)일 수 있다. 도 3의 예에서, 클럭(WCK)은 CMD/ADD 생성기(1110)에 의해 새롭게 결정된 조정 주파수를 가질 수 있다. CMD/ADD 생성기(1110)는 조정 주파수 및 데이터 신호(DQ2)의 주파수를 1/T1로 결정할 수 있다.
도 3을 참조하면, 클럭(WCK) 및 데이터 신호(DQ2)의 주기는 실질적으로 동일할 수 있다. 클럭(WCK) 및 데이터 신호(DQ2)의 주기는 T1일 수 있다. 도 3의 예에서, 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2) 각각은 주기 마다 논리 값 0 및 논리 값 1 중 하나를 가질 수 있다. 이하, 도 3을 참조하여, 데이터 입출력 회로(1230)가 데이터 신호(DQ2)의 주파수의 1/4배인 주파수를 갖는 클럭(CKO)에 기초하여 동작하는 경우에 대해 설명된다. 즉, 데이터 신호(DQ2)의 주파수의 1/4배의 주파수를 갖는 클럭(CKO)을 생성하도록 구성되는 PLL 회로(1220)에 대해 설명된다.
클럭(WCK)의 논리 값은 주기 “T1” 마다 변할 수 있다. 예로서, 클럭(WCK)은 시각 t1과 시각 t2 사이에서 논리 값 0을 가지고, 시각 t2와 시각 t3 사이에서 논리 값 1을 가질 수 있다. 데이터 신호(DQ2)는 주기 “T1” 마다 하나의 논리 값을 가질 수 있다. 예로서, 데이터 신호(DQ2)는 시각 t1과 시각 t2 사이에서 논리 값 1을 가질 수 있다. 또한, 데이터 신호(DQ2)는 시각 t2와 시각 t3 사이에서 논리 값 0을 가질 수 있다. 데이터 신호(DQ2)의 논리 값은 단위 데이터를 나타낼 수 있다.
예로서, 데이터 신호(DQ2)는 주기 “T1” 마다 1비트의 데이터를 나타낼 수 있다. 따라서, 메모리 장치(1200)는 클럭(WCK)의 주기 “T1” 마다 1비트의 데이터를 출력할 수 있다. 도 3의 예에서, 메모리 장치(1200)의 동작 모드는 DDR 모드일 수 있다.
클럭(WCK)의 주파수는 클럭(CKO)의 주파수의 4배일 수 있다. CMD/ADD 생성기(1110)에 의해 결정된 조정 주파수와 데이터 신호(DQ2)의 주파수가 상이하므로, PLL 회로(1220)는 턴 온 될 수 있다. PLL 회로(1220)는 클럭(WCK)의 주파수의 1/4배인 주파수를 갖는(즉, 주파수가 T1/4 이고, 주기가 4*T1인) 클럭(CKO)을 생성할 수 있다. 이를 위해, 내부 논리 회로(1210)는 신호(S1)에 기초하여 분주 비율을 4:1로 조정할 수 있다. 따라서, 클럭(CKO)의 주파수는 데이터 신호(DQ2)의 주파수의 1/4배일 수 있다. 따라서, 이후 데이터 입출력 회로(1230)는 데이터 신호(DQ2)의 주파수의 1/4배인 주파수의 클럭(CKO)에 기초하여 동작할 수 있다.
도 4는 도 1의 클럭 생성기로부터 출력되는 클럭 및 도 1의 메모리 셀 어레이 출력되는 데이터 신호를 보여주는 그래프 이다. 도 4의 예에서, x축은 [s] 단위의 시간을 나타내고, y축은 논리 값을 나타낼 수 있다.도 4의 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2)는 각각 도 1의 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2)일 수 있다. 도 4의 예에서, 클럭(WCK)은 CMD/ADD 생성기(1110)에 의해 새롭게 결정된 조정 주파수를 가질 수 있다. 도 4의 예에서, CMD/ADD 생성기(1110)는 조정 주파수를 1/(2*T2)로 결정하고, 데이터 신호(DQ2)의 주파수를 1/T2로 결정할 수 있다. 따라서, 데이터 신호(DQ2)의 주파수는 클럭(WCK)의 주파수의 2배일 수 있다. 도 4의 예에서, 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2) 각각은, 주기 마다 논리 값 0 및 논리 값 1 중 하나를 가질 수 있다.
이하, 도 4를 참조하여, 데이터 입출력 회로(1230)가 데이터 신호(DQ2)의 주파수의 1/4배인 주파수를 갖는 클럭(CKO)에 기초하여 동작하는 경우에 대해 설명된다. 즉, 데이터 신호(DQ2)의 주파수의 1/4배의 주파수를 갖는 클럭(CKO)을 생성하도록 구성되는 PLL 회로(1220)에 대해 설명된다.
클럭(WCK)의 논리 값은 주기 “2*T2” 마다 변할 수 있다. 예로서, 클럭(WCK)은 시각 t4와 시각 t6 사이에서 논리 값 0을 가지고, 시각 t6와 시각 t8 사이에서 논리 값 1을 가질 수 있다. 데이터 신호(DQ2)는 클럭(WCK)의 주기 “T2” 마다 하나의 논리 값을 가질 수 있다. 예로서, 데이터 신호(DQ2)는 시각 t4과 시각 t5 사이에서 논리 값 1을 가지고, 시각 t5와 시각 t6 사이에서 논리 값 0을 가질 수 있다. 데이터 신호(DQ2)는 시각 t6와 시각 t7 사이에서 논리 값 1을 가지고, 시각 t7과 시각 t8 사이에서 논리 값 0을 가질 수 있다. 데이터 신호(DQ2)의 논리 값들 각각은 단위 데이터를 나타낼 수 있다.
데이터 신호(DQ2)는 주기 “T2” 마다 1비트의 데이터를 나타낼 수 있다. 데이터 신호(DQ2)의 주기 “T2”는 클럭(WCK)의 주기 “2*T2”의 2배일 수 있다. 따라서, 데이터 신호(DQ2)는 주기 “2*T2” 마다 2비트의 데이터를 나타낼 수 있다. 도 4의 예에서, 메모리 장치(1200)의 동작 모드는 QDR 모드일 수 있다.
클럭(WCK)의 주파수는 데이터 신호(DQ2)의 주파수의 1/2배일 수 있다. CMD/ADD 생성기(1110)에 의해 결정된 조정 주파수와 데이터 신호(DQ2)의 주파수가 상이하므로, PLL 회로(1220)는 턴 온 될 수 있다. PLL 회로(1220)는 클럭(WCK)의 주파수의 1/2배인 주파수를 갖는(즉, 주파수가 T2/4 이고, 주기가 4*T2인) 클럭(CKO)을 생성할 수 있다. 이를 위해, 내부 논리 회로(1210)는 신호(S1)에 기초하여 분주 비율을 2:1로 조정할 수 있다. 따라서, 클럭(CKO)의 주파수는 데이터 신호(DQ2)의 주파수의 1/4배일 수 있다. 따라서, 이후 내부 논리 회로(1210)는 데이터 신호(DQ2)의 주파수의 1/4배인 주파수의 클럭(CKO)에 기초하여 동작할 수 있다.
도 4를 도 3과 비교하면, T2는 T1과 동일할 수 있다. 도 4의 클럭(WCK)의 주기는 도 3의 클럭(WCK)의 주기의 2배일 수 있다. 도 3의 클럭(WCK)의 주파수는 도 4의 클럭(WCK)의 주파수의 2배일 수 있다. 클럭(WCK)의 주기 동안, QDR 모드에서 출력되는 데이터는 DDR 모드에서 출력되는 데이터의 2배일 수 있다.
도 5는 도 1의 클럭 생성기로부터 출력되는 클럭 및 도 1의 메모리 셀 어레이로부터 출력되는 데이터 신호를 보여주는 그래프 이다. 도 5의 예에서, x축은 [s] 단위의 시간을 나타내고, y축은 논리 값을 나타낼 수 있다.
도 5의 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2)는 각각 도 1의 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2)일 수 있다. 도 5의 예에서, 클럭(WCK)은 CMD/ADD 생성기(1110)에 의해 새롭게 결정된 조정 주파수를 가질 수 있다. 메모리 장치(1200)는 클럭 생성기(1130)로부터 클럭(WCK)을 수신할 수 있다. 도 5의 예에서, CMD/ADD 생성기(1110)는 조정 주파수을 1/T3로 결정하고, 데이터 신호(DQ2)의 주파수를 1/(2*T3)로 결정할 수 있다. 도 5의 예에서, 데이터 신호(DQ2)의 주기 “2*T3”는 클럭(WCK)의 주기 “T3”의 2배일 수 있다. 클럭(WCK), 클럭(CKO), 및 데이터 신호(DQ2) 각각은 주기 마다 논리 값 0 및 논리 값 1 중 하나를 가질 수 있다.
이하, 도 5를 참조하여, 데이터 입출력 회로(1230)가 데이터 신호(DQ2)의 주파수의 1/4배인 주파수를 갖는 클럭(CKO)에 기초하여 동작하는 경우에 대해 설명된다. 즉, 데이터 신호(DQ2)의 주파수의 1/4배의 주파수를 갖는 클럭(CKO)을 생성하도록 구성되는 PLL 회로(1220)에 대해 설명된다.
클럭(WCK)의 논리 값은 주기 “T3” 마다 변할 수 있다. 예로서, 클럭(WCK)은 시각 t9과 시각 t10 사이에서 논리 값 0을 가지고, 시각 t10과 시각 t11 사이에서 논리 값 1을 가질 수 있다. 데이터 신호(DQ2)는 주기 “2*T3” 마다 하나의 논리 값을 가질 수 있다. 예로서, 데이터 신호(DQ2)는 시각 t9와 시각 t11 사이에서 논리 값 1을 가지고, 시각 t11과 시각 t13 사이에서 논리 값 0을 가질 수 있다. 데이터 신호(DQ2)의 논리 값들 각각은 단위 데이터를 나타낼 수 있다. 예로서, 데이터 신호(DQ2)는 주기 “2*T3”마다 1비트의 데이터를 나타낼 수 있다. 따라서, 메모리 장치(1200)는 클럭(WCK)의 주기 “T3” 마다 2비트의 데이터를 출력할 수 있다.
클럭(WCK)의 주파수는 데이터 신호(DQ2)의 주파수의 2배일 수 있다. CMD/ADD 생성기(1110)에 의해 결정된 조정 주파수와 데이터 신호(DQ2)의 주파수가 상이하므로, PLL 회로(1220)는 턴 온 될 수 있다. PLL 회로(1220)는 클럭(WCK)의 주파수의 1/8배인(즉, 주파수가 T3/8 이고, 주기가 8*T3인) 주파수를 갖는 클럭(CKO)을 생성할 수 있다. 이를 위해, 내부 논리 회로(1210)는 신호(S1)에 기초하여 분주 비율을 8:1로 조정할 수 있다. 따라서, 클럭(CKO)의 주파수는 데이터 신호(DQ2)의 주파수의 1/4배일 수 있다. 따라서, 이후 내부 논리 회로(1210)는 데이터 신호(DQ2)의 주파수1/4배인 주파수의 클럭(CKO)에 기초하여 동작할 수 있다.
도 5를 도 3과 비교하면, T3은 T1과 실질적으로 동일할 수 있다. 도 5의 데이터 신호(DQ2)의 주기 “2*T3”는 도 3의 데이터 신호(DQ2)의 주기 “T1”의 2배일 수 있다. 도 5의 클럭(WCK)의 주기 “T3”는 도 3의 클럭(WCK)의 주기 “T1”와 실질적으로 동일할 수 있다. 도 3의 예에서 클럭(WCK)의 주파수는, 도 5의 예에서 클럭(WCK)의 주파수와 실질적으로 동일할 수 있다.
도 5를 도 4와 비교하면, T3은 T2와 실질적으로 동일할 수 있다. 도 5의 데이터 신호(DQ2)의 주기 “2*T3”는 도 4의 데이터 신호(DQ2)의 주기 “T2”의 2배일 수 있다. 도 5의 클럭(WCK)의 주기 “T3”는 도 4의 클럭(WCK)의 주기 “2*T2”의 1/2배일 수 있다. 도 5의 예에서 클럭(WCK)의 주파수는 도 4의 예에서 클럭(WCK)의 주파수 2배일 수 있다.
도 6은 도 1의 메모리 시스템에 의해 클럭을 생성하는 예시적인 방법을 보여주는 순서도 이다. 이하 도 1을 도 6과 함께 참조하여, 메모리 시스템(1000)에 의해 클럭(CKO)이 생성되는 예시적인 방법이 설명된다.
S100 동작에서, CMD/ADD 생성기(1110)는 조정 주파수 및 데이터 신호(DQ2)의 주파수를 결정할 수 있다. 조정 주파수 및 데이터 신호(DQ2)의 주파수의 예시적인 결정은 도 1을 참조하여 설명된 바, 이하 설명 생략한다.
S105 동작에서, CMD/ADD 생성기(1110)는, S100 동작에서 새롭게 결정된 조정 주파수가 조정 주파수가 결정되기 전의(즉, S100 동작이 수행되기 전의) 클럭(WCK)의 주파수와 동일한지 여부를 결정할 수 있다. 조정 주파수가 조정 주파수가 결정되기 전의 클럭(WCK)의 주파수와 동일한 경우, S120 동작이 수행될 수 있다. 조정 주파수가 조정 주파수가 결정되기 전의 클럭(WCK)의 주파수와 상이한 경우, S110 동작이 수행될 수 있다.
S110 동작에서, CMD/ADD 생성기(1110)는 S100 동작에서 결정된 조정 주파수에 관한 정보를 나타내는 신호(AF)를 생성할 수 있다.
S115 동작에서, 클럭 생성기(1130)는 신호(AF)에 기초하여, 새롭게 결정된 조정 주파수를 갖는 클럭(WCK)을 출력할 수 있다. 클럭 생성기(1130)는 클럭(WCK)을 CMD/ADD 생성기(1110), PLL 회로(1220), 데이터 입출력 회로(1140), 및 데이터 입출력 회로(1230)로 출력할 수 있다.
S120 동작에서, CMD/ADD 생성기(1110)는 호스트로부터 요청을 수신할 수 있다. CMD/ADD 생성기(1110)가 호스트로부터의 요청을 수신하는 경우, S125 동작이 수행될 수 있다. CMD/ADD 생성기(1110)가 호스트로부터 요청을 수신하지 못하는 경우, S130 동작이 수행될 수 있다.
S125 동작에서, CMD/ADD 생성기(1110)는, S120 동작에서 호스트로부터 수신된 요청에 기초하여 데이터 신호(DQ2)의 주파수를 새롭게 결정할 수 있다.
도 6의 예에서, S105 동작 내지 S115 동작은 S120 동작 내지 S125 동작 보다 먼저 수행되는 것으로 도시되어 있으나, 본 발명은 임의의 순서로 수행되는 S120 동작 내지 S125 동작 및 S105 동작 내지 S115 동작에 대한 모든 실시 예들을 포함할 수 있다.
S130 동작에서, CMD/ADD 생성기(1110)는 PLL 회로(1220) 및 메모리 셀 어레이(1240)의 동작을 제어하기 위한 명령 신호(CMD1)를 출력할 수 있다. 명령 신호(CMD1)는 데이터 신호(DQ2)의 주파수 및 조정 주파수에 관한 정보를 나타낼 수 있다.
S135 동작에서, 내부 논리 회로(1210)는 명령 신호(CMD1)에 기초하여, 데이터 신호(DQ2)의 주파수에 관한 정보 및 조정 주파수에 관한 정보를 획득할 수 있다. 내부 논리 회로(1210)는, 명령 신호(CMD1)로부터 획득된 정보에 기초하여, 클럭(CKO)의 주파수를 새롭게 결정할 수 있다. 예로서, 내부 논리 회로(1210)는 데이터 신호(DQ2)의 주파수의 1/4배를 클럭(CKO)의 새로운 주파수로서 결정할 수 있다. 그러나, 위에서 설명된 바와 같이, 본 발명은 데이터 신호(DQ2)의 주파수에 대한 임의의 비율의 주파수를 클럭(CKO)의 주파수로서 결정할 수 있다.
S140 동작에서, 내부 논리 회로(1210)는 새롭게 결정된 클럭(CKO)의 주파수 및 조정 주파수에 기초하여 PLL 회로(1220)의 전원 상태를 제어할 수 있다. 새롭게 결정된 클럭(CKO)의 주파수가 조정 주파수와 동일한 경우, PLL 회로(1220)는 턴 온 될 수 있다. 새롭게 결정된 클럭(CKO)의 주파수가 조정 주파수와 상이한 경우, PLL 회로(1220)는 턴 오프 될 수 있다.
내부 논리 회로(1210)에 의해 PLL 회로(1220)가 턴 온 될 경우, S145 동작이 수행될 수 있다. 내부 논리 회로(1210)에 의해 PLL 회로(1220)가 턴 오프 될 경우, S150 동작이 수행될 수 있다.
S145 동작에서, PLL 회로(1220)는 S135 동작에서 결정된 주파수를 갖는 클럭(CKO)를 출력할 수 있다.
S150 동작에서, PLL 회로(1220)는 클럭(WCK)을 통과시켜, 클럭(WCK)과 실질적으로 동일한 클럭(CKO)을 출력할 수 있다.
도 7은 도 1의 메모리 시스템을 구현하기 위한 예시적인 전자 장치를 보여주는 블록도 이다.
예로서, 전자 장치(2000)는 개인용 컴퓨터(Personal Computer, PC), 워크스테이션(Workstation), 노트북 컴퓨터, 이동식 장치 등 중 하나일 수 있다. 도 7을 참조하면, 전자 장치(2000)는 주 프로세서(2100), 메모리(2200), 스토리지(2300), 통신 장치(2400), 사용자 인터페이스(2500), 그래픽 프로세서(2600), 및 버스(2700)를 포함할 수 있다. 전자 장치(2000)는 도 7에 나타나지 않은 다른 구성 요소(예컨대, 다양한 센서들 또는 파워 서플라이 등)들을 더 포함할 수 있다. 또는, 전자 장치(2000)는 도 7에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있다. 전자 장치(2000)는 도 1의 메모리 시스템(1000)을 포함할 수 있다.
주 프로세서(2100)는 전자 장치(2000)의 전반적인 동작들을 제어할 수 있다. 주 프로세서(2100)는 중앙제어장치로써 전자 장치(2000)의 동작에 필요한 연산들을 처리할 수 있다. 예로서, 주 프로세서(2100)는 전자 장치(2000)의 동작들을 제어하기 위한 데이터를 처리할 수 있다. 주 프로세서(2100)는 도 1의 프로세서(1100)를 포함할 수 있다. 예로서, 주 프로세서(2100)는 범용 프로세서, 워크스테이션 프로세서, 어플리케이션(Application) 프로세서 등 중 하나일 수 있다. 주 프로세서(2100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어(Multi-Core)를 포함할 수 있다. 예로서, 주 프로세서(2100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다.
주 프로세서(2100)는 처리된 데이터를 나타내는 신호들을 출력할 수 있다. 예로서, 주 프로세서(2100)는 도 1의 명령 신호(CMD2) 및 어드레스 신호(ADD2)를 출력할 수 있다. 프로세서는 데이터를 나타내는 신호들을 수신할 수 있다. 예로서, 주 프로세서(2100)는 도 1의 데이터 신호(DQ2)를 수신할 수 있다. 주 프로세서(2100)는 메모리(2200)의 동작을 위한 클럭을 출력할 수 있다. 예로서, 주 프로세서(2100)는 도 1의 클럭(WCK) 및 클럭(CK)을 메모리(2200)로 출력할 수 있다. 주 프로세서(2100)는 다양한 요인들에 기초하여 클럭의 주파수를 새롭게 결정할 수 있다. 예로서, 주 프로세서(2100)는 도 1의 클럭(WCK)의 지터를 측정하여, 클럭(WCK)의 주파수를 조정할 수 있다.
메모리(2200)는 주 프로세서(2100)에 의해 처리된 또는 처리될 데이터를 저장할 수 있다. 메모리(2200)는 메모리(2200)와 관련된 정보를 나타내는 식별자(ID)를 저장할 수 있다. 메모리(2200)는 도 1의 메모리 장치(1200)를 포함할 수 있다. 예로서, 메모리(2200)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 또는, 메모리(2200)는 이종의 메모리들을 포함할 수 있다.
메모리(2200)는 주 프로세서(2100)로부터 클럭을 수신할 수 있다. 예로서, 메모리(2200)는 도 1의 클럭(CK) 및 클럭(WCK)을 수신할 수 있다. 메모리(2200)는 주 프로세서(2100)로부터 수신되는 클럭에 기초하여, 새로운 클럭을 생성할 수 있다. 예로서, 메모리(2200)는 도 1의 클럭(WCK)에 기초하여, 도 1의 클럭(CKO)을 생성할 수 있다. 메모리(2200)는 메모리(2200)의 동작을 제어하기 위한 전자 회로들을 포함할 수 있다. 예로서, 메모리(2200)는 도 1의 내부 논리 회로(1210)를 포함할 수 있다.
스토리지(2300)는 전원 공급과 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지(2300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), SD(Secure Digital) 카드, USB(Universal Serial Bus) 메모리 장치 등과 같이 불휘발성 메모리를 포함하는 기록 매체(Storage Medium)일 수 있다.
통신 장치(2400)는 송신부 및 수신부를 포함할 수 있다. 전자 장치(2000)는 통신 장치(2400)에 의해 다른 전자 장치와 통신하여 데이터를 송신 및/또는 수신 할 수 있다.
사용자 인터페이스(2500)는 사용자와 전자 장치(2000) 사이에서 명령 또는 데이터의 입/출력을 전달할 수 있다. 예로서, 사용자 인터페이스(2500)는 키보드, 마우스, 터치스크린, 스캐너, 조이스틱, 음성인식장치, 동작인식장치 또는 안구인식장치 등과 같은 입력장치, 및/또는 모니터, 디스플레이 장치, 프로젝터, 스피커 또는 플로터 등의 출력장치 등과 같은 물리 장치를 포함할 수 있다.
그래픽 프로세서(2600)는 GPU 코어(2610) 및 메모리(2620)를 포함할 수 있다. GPU 코어(2610)는 도 1의 프로세서(1100)를 포함할 수 있다. 메모리(2620)는 도 1의 메모리 장치(1200)를 포함할 수 있다.
GPU 코어(2610)는 이미지와 관련된 데이터를 처리할 수 있다. GPU 코어(2610)는 이미지와 관련된 데이터를 처리하기 위해 하나 이상의 코어들을 포함할 수 있다. GPU 코어(2610)는 하나 이상의 코어들을 이용하여, 데이터를 병렬로 처리할 수 있다. GPU 코어(2610)는 그래픽 프로세서(2600)의 동작을 위한 클럭을 생성할 수 있다. 예로서, GPU 코어(2610)는 도 1의 클럭(CK) 및 클럭(WCK)을 생성할 수 있다. GPU 코어(2610)는 생성된 클럭에 기초하여 클럭의 주파수를 조정할 수 있다. GPU 코어(2610)는 호스트의 요청 등에 기초하여, 그래픽 프로세서(2600)의 데이터 처리속도를 제어할 수 있다.
메모리(2620)는 GPU 코어(2610)에 의해 처리된 또는 처리될 데이터를 저장할 수 있다. 예로서, 메모리(2620)는 메모리(2620)와 관련된 정보를 나타내는 식별자를 저장할 수 있다. 메모리(2620)는 GPU 코어(2610)로부터 클럭을 수신할 수 있다. 예로서, 메모리(2620)는 도 1의 클럭(CK) 및 클럭(WCK)을 수신할 수 있다. 메모리(2620)는 GPU 코어(2610)로부터 수신되는 클럭에 기초하여, 새로운 클럭을 생성할 수 있다. 예로서, 메모리(2620)는 도 1의 클럭(WCK)에 기초하여, 도 1의 클럭(CKO)을 생성할 수 있다. 메모리(2620)는 메모리(2620)의 동작을 제어하기 위한 전자 회로들을 포함할 수 있다. 예로서, 메모리(2620)는 도 1의 내부 논리 회로(1210)를 포함할 수 있다.
예로서, 메모리(2620)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 또는, 메모리(2620)는 이종의 메모리들을 포함할 수 있다.
버스(2700)는 전자 장치(2000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 버스(2700)는 도 1의 채널(120)을 포함할 수 있다. 예로서, 주 프로세서(2100), 메모리(2200), 스토리지(2300), 통신 장치(2400), 사용자 인터페이스(2500), 및 그래픽 프로세서(2600)는 버스(2700)를 통해 서로 데이터를 교환할 수 있다. 버스(2700)는 전자 장치(2000)에서 이용되는 다양한 유형의 통신 포맷을 지원하도록 구성될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000 : 메모리 시스템
2000 : 전자 장치

Claims (10)

  1. 제 1 신호에 기초하여 제 1 클럭의 주파수를 결정하고, 상기 제 1 클럭의 상기 주파수를 조정하기 위한 제 2 신호를 생성하도록 구성되는 논리 회로;
    제 2 클럭을 수신하고, 상기 제 2 클럭 및 상기 제 2 신호에 기초하여, 상기 논리 회로에 의해 결정된 상기 주파수를 갖는 상기 제 1 클럭을 생성하도록 구성되는 PLL 회로; 및
    상기 제 1 클럭에 기초하여 데이터 신호를 입출력하도록 구성되는 데이터 입출력 회로를 포함하되,
    상기 논리 회로는,
    상기 제 2 클럭의 주파수가 변하는 경우, 상기 PLL 회로에 의해 생성되는 상기 제 1 클럭의 상기 주파수가 일정하도록 상기 제 1 클럭의 상기 주파수를 결정하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 2 클럭을 수신하고, 상기 제 2 클럭에 기초하여 상기 제 2 클럭의 주파수를 조정하기 위한 제 3 신호를 생성하도록 구성되는 신호 생성기를 더 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 신호 생성기는,
    상기 제 2 클럭에 포함된 노이즈에 기초하여, 상기 제 2 클럭의 상기 주파수를 결정하도록 구성되는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 논리 회로의 제어에 따라 동작하고, 데이터를 저장하도록 구성되는 메모리 셀 어레이를 더 포함하되,
    상기 메모리 셀 어레이는, 상기 제 2 클럭의 상기 주파수와 상기 데이터 신호의 주파수 사이의 비율과 관련된 정보를 나타내는 식별자를 저장하도록 구성되는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 데이터 신호의 상기 주파수를 결정하도록 구성되는 신호 생성기를 더 포함하되,
    상기 제 1 신호는 상기 데이터 신호의 상기 주파수에 관한 정보를 나타내고, 상기 논리 회로는 상기 데이터 신호의 상기 주파수에 기초하여 상기 제 1 클럭의 상기 주파수를 결정하도록 구성되는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 신호 생성기는, 상기 식별자에 기초하여 결정되는 주파수들 중 하나를 상기 데이터 신호의 상기 주파수로 결정하도록 구성되는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 PLL 회로는, 분주 비율에 따라 상기 제 1 클럭의 상기 주파수를 조정 하도록 구성되는 분주기를 포함하되,
    상기 분주 비율은 상기 제 2 신호에 기초하여 조정되고,
    상기 분주기는, 상기 제 2 신호에 기초하여, 상기 논리 회로에 의해 결정된 상기 주파수를 갖는 상기 제 1 클럭을 출력하도록 구성되는 메모리 시스템.
  8. 제 1 신호에 기초하여 상기 제 1 클럭의 주파수를 결정하고, 상기 제 1 클럭의 주파수를 조정하기 위한 제 2 신호를 생성하도록 구성되는 논리 회로;
    제 2 클럭 및 상기 제 2 신호에 기초하여 상기 제 1 클럭을 생성하도록 구성되는 PLL 회로;
    식별자를 저장하고, 상기 제 3 신호에 기초하여 동작하도록 구성되는 메모리 셀 어레이; 및
    상기 제 1 클럭에 기초하여 데이터 신호를 입출력 하도록 구성되는 데이터 입출력 회로를 포함하되,
    상기 논리 회로는, 상기 데이터 신호의 주파수가 변하는 경우, 상기 제 1 클럭의 상기 주파수와 상기 데이터 신호의 상기 주파수 사이의 비율이 일정하도록 상기 제 1 클럭의 상기 주파수를 결정하고,
    상기 논리 회로에 의해 결정된 상기 제 1 클럭의 상기 주파수는 상기 식별자에 기초하여 결정되는 주파수들 중 하나인 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 제 2 클럭에 기초하여 상기 제 1 클럭의 상기 주파수를 상기 식별자에 의해 결정되는 상기 주파수들 중 하나로 결정하고, 상기 제 2 클럭의 상기 주파수를 조정하기 위한 제 4 신호를 생성하도록 구성되는 신호 생성기를 더 포함하되,
    상기 신호 생성기는, 상기 제 2 클럭에 포함된 노이즈의 크기가 기준 값 이상인 경우, 상기 제 2 클럭의 상기 주파수를, 상기 식별자에 의해 결정되는 상기 주파수들 중 상기 제 2 클럭의 상기 주파수보다 낮은 주파수로 조정하도록 구성되는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 PLL 회로는 상기 제 2 클럭에 기초하여, 상기 제 2 클럭의 주파수 보다 낮은 주파수의 제 3 클럭을 생성하고,
    상기 논리 회로는 상기 제 3 클럭에 기초하여 동작하는 메모리 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10283250A (ja) 1997-04-07 1998-10-23 Canon Inc メモリアクセス制御装置およびメモリアクセス制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体
JP3416083B2 (ja) 1999-08-31 2003-06-16 株式会社日立製作所 半導体装置
JP4592281B2 (ja) 2003-12-18 2010-12-01 ルネサスエレクトロニクス株式会社 Ｌｓｉのインタフェース回路
US7609095B2 (en) 2004-05-18 2009-10-27 Broadcom Corporation System and method for maintaining device operation during clock signal adjustments
KR100812600B1 (ko) 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
JP4751178B2 (ja) * 2005-10-27 2011-08-17 エルピーダメモリ株式会社 同期型半導体装置
JP2007310549A (ja) 2006-05-17 2007-11-29 Sony Corp メモリ制御装置
KR101994847B1 (ko) * 2012-05-02 2019-07-01 에스케이하이닉스 주식회사 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템
US9343126B2 (en) 2012-09-12 2016-05-17 Intel Corporation Frequency selection granularity for integrated circuits
KR102272259B1 (ko) 2015-07-01 2021-07-06 삼성전자주식회사 커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치
KR102298160B1 (ko) * 2015-08-13 2021-09-03 삼성전자주식회사 반도체 장치 및 이를 포함하는 통신 시스템
US10054635B2 (en) * 2016-05-09 2018-08-21 Hamilton Sunstrand Corporation Integrated system and method for testing system timing margin
US10218360B2 (en) * 2016-08-02 2019-02-26 Altera Corporation Dynamic clock-data phase alignment in a source synchronous interface circuit

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