WO2014112509A1 - 出力信号生成装置、半導体装置および出力信号生成方法 - Google Patents

出力信号生成装置、半導体装置および出力信号生成方法 Download PDF

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宮野　和孝
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to an output signal generation device, a semiconductor device, and an output signal generation method, and more particularly to an output signal generation device, a semiconductor device, and an output signal generation method for generating an output signal based on an input signal.
  • a synchronous memory that operates in synchronization with a clock signal is widely used.
  • a DDR (Double Data Rate) type synchronous memory output data needs to be synchronized with an external clock signal. Therefore, a DLL (Delay Line Loop) for generating an internal clock signal synchronized with the external clock signal is required. ) The circuit is installed.
  • the DLL circuit includes a counter circuit whose count value is updated based on the phase difference between the external clock signal and the internal clock signal, and a delay line that generates the internal clock signal by delaying the external clock signal based on the counter value of the counter circuit. And having.
  • the counter value that is, the delay amount in the delay line, can realize data synchronization at the timing when the counter value is determined.
  • the operating current of the output transistor changes due to power supply fluctuations as time elapses, the data output timing changes and data synchronization is lost. Therefore, it is known that the adjustment of the counter value is not completed once but intermittently.
  • phase adjustment operation the operation of updating the count value of the counter circuit and delaying the external clock signal based on the updated counter value.
  • Patent Document 1 describes a semiconductor device with a DLL circuit that reduces power consumption by suppressing execution of a phase adjustment operation with low necessity.
  • the semiconductor device described in Patent Document 1 performs a phase adjustment operation when the power supply voltage fluctuates at a predetermined acceleration or higher.
  • the output signal generator of the present invention is An output signal based on the input signal, and a phase adjustment unit capable of executing an adjustment operation for setting a phase difference between the input signal and the output signal to a predetermined value;
  • a holding unit for holding a reference voltage;
  • a comparison voltage generator for generating a comparison voltage depending on the power supply voltage;
  • the phase adjustment unit performs the adjustment operation.
  • a control unit that executes the reference voltage held in the holding unit according to the power supply voltage.
  • the output signal generation method of the present invention includes: An output signal generation method performed by an output signal generation apparatus including a phase adjustment unit capable of executing an adjustment operation for generating an output signal based on an input signal and setting a phase difference between the input signal and the output signal to a predetermined value. And Hold the reference voltage in the holding part, Generate a comparison voltage that depends on the power supply voltage, When the comparison voltage and the reference voltage held in the holding unit are intermittently compared, and the result of the comparison satisfies a predetermined condition representing the fluctuation of the power supply voltage, the phase adjustment unit performs the adjustment operation. The reference voltage held in the holding unit is changed according to the power supply voltage.
  • whether to perform the phase adjustment operation is determined according to the comparison result between the reference voltage and the comparison voltage, and when the phase adjustment operation is executed, the reference voltage is changed according to the power supply voltage. For this reason, the reference voltage compared with the comparison voltage can be updated to a value corresponding to the power supply voltage during the latest phase adjustment operation. Therefore, for example, when the power supply voltage is stabilized and the comparison voltage is stabilized after the latest phase adjustment operation, there is a possibility that the comparison result between the updated reference voltage and the comparison voltage does not satisfy the predetermined condition indicating the fluctuation of the power supply voltage. Get higher. Therefore, it is possible to suppress the execution of the phase adjustment operation with low necessity.
  • phase adjustment circuit 107a It is the figure which showed the semiconductor device 100 of one Embodiment of this invention. It is the figure which showed the phase adjustment circuit 107a. It is the figure which showed the phase adjustment control circuit 107b. 4 is a timing chart for explaining operations of a phase adjustment circuit 107a and a phase adjustment control circuit 107b.
  • FIG. 1 is a diagram showing a semiconductor device 100 according to an embodiment of the present invention.
  • a RAM Random Access Memory
  • the semiconductor device 100 includes a clock terminal group 101, a command terminal group 102, an address terminal group 103, a data input / output terminal group 104, and a power supply terminal group 105 as external terminals.
  • the semiconductor device 100 includes a clock input circuit 106, an input / output clock generation unit 107, a command input circuit 108, a command decode circuit 109, a refresh control circuit 110, an address input circuit 111, and an address latch circuit 112.
  • FIFO First-In First-Out
  • the clock terminal group 101 receives external clock signals CK and / CK.
  • a signal having “/” at the beginning of a signal name means an inverted signal of the corresponding signal or a low active signal. Therefore, external clock signal CK and external clock signal / CK are complementary signals.
  • the clock input circuit 106 receives the external clock signals CK and / CK from the clock terminal group 101, and generates the internal clock signal ICLK using the external clock signals CK and / CK.
  • the clock input circuit 106 outputs the internal clock signal ICLK to the input / output clock generation unit 107.
  • the input / output clock generation unit 107 generates the input / output clock signal LCLK by adjusting the phase of the internal clock signal ICLK.
  • the input / output clock generator 107 is an example of an output signal generator
  • the internal clock signal ICLK is an example of an input signal
  • the input / output clock signal LCLK is an example of an output signal.
  • the input / output clock generator 107 includes a phase adjustment circuit 107a and a phase adjustment control circuit 107b.
  • the phase adjustment circuit 107a is an example of a phase adjustment unit, for example, a DLL circuit.
  • the phase adjustment circuit 107a generates an input / output clock signal LCLK based on the internal clock signal ICLK. Further, the phase adjustment circuit 107a can execute a phase adjustment operation for setting the phase difference between the internal clock signal ICLK and the input / output clock signal LCLK to a predetermined value.
  • the phase adjustment control circuit 107b determines the adjustment timing at which the phase adjustment circuit 107a executes the phase adjustment operation.
  • the phase adjustment control circuit 107b outputs an enable signal ENA to the phase adjustment circuit 107a at the adjustment timing.
  • the enable signal ENA is an example of an adjustment signal.
  • the phase adjustment circuit 107a performs a phase adjustment operation.
  • the input / output clock signal LCLK generated by the phase adjustment circuit 107a is supplied to the FIFO circuit 117 and the input / output circuit 118.
  • the FIFO circuit 117 and the input / output circuit 118 will be described later.
  • the command terminal group 102 receives a command signal.
  • the command signals are, for example, a row address strobe signal / RAS, a column address strobe signal / CAS, and a reset signal / RESET.
  • the command input circuit 108 receives a command signal from the command terminal group 102 and outputs the command signal to the command decode circuit 109.
  • the command input circuit 108 outputs a reset signal RESET to the phase adjustment circuit 107a and the phase adjustment control circuit 107b, and outputs an initial (initialization) signal INIT to the phase adjustment control circuit 107b.
  • the command decode circuit 109 receives a command signal.
  • the command decode circuit 109 generates an internal command signal by holding the command signal, decoding the command signal, counting the command signal, and the like.
  • the command decode circuit 109 generates, for example, a refresh command, a write command, and a read command as internal command signals.
  • the refresh control circuit 110 receives a refresh command from the command decode circuit 109. When the refresh control circuit 110 receives a refresh command, the refresh control circuit 110 supplies a refresh signal to the row decoder 115.
  • the address terminal group 103 receives an address signal.
  • the address input circuit 111 receives an address signal from the address terminal group 103 and outputs the address signal to the address latch circuit 112.
  • the address latch circuit 112 receives an address signal from the address input circuit 111.
  • the address latch circuit 112 outputs an address signal to the mode register 113 when setting the mode register 113.
  • the address latch circuit 112 outputs a row address of the address signal to the row decoder 115 and outputs a column address of the address signal to the column decoder 116.
  • the mode register 113 is a register in which operation parameters (for example, burst length or CAS latency) of the semiconductor device 100 are set.
  • the mode register 113 receives the internal command signal from the command decode circuit 109 and the address signal from the address latch circuit 112, and sets an operation parameter specified based on the internal command signal and the address signal.
  • the memory cell array 114 includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells MC. Each memory cell MC is specified by a word line WL and a bit line BL.
  • the row decoder 115 receives a row address from the address latch circuit 112 and a write command or a read command from the command decode circuit 109. In addition, the row decoder 115 receives a refresh signal from the refresh control circuit 110.
  • the row decoder 115 When the row decoder 115 receives a write command or a read command, the row decoder 115 selects a word line WL corresponding to the row address from the plurality of word lines WL in the memory cell array 114.
  • a plurality of word lines WL and a plurality of bit lines BL intersect, and memory cells MC are arranged at the intersections.
  • FIG. 1 only one word line WL, one bit line BL, and one memory cell MC are shown for simplicity of explanation.
  • Each bit line BL is connected to a sense amplifier (not shown) corresponding to its own bit line BL.
  • the row decoder 115 When the row decoder 115 receives the refresh signal, the row decoder 115 selects the word line WL corresponding to the row address from the plurality of word lines WL, and refreshes the memory cells MC corresponding to the selected word line WL. Perform a refresh.
  • the column decoder 116 receives the column address from the address latch circuit 112 and the write command or read command from the command decode circuit 109.
  • the column decoder 116 When the column decoder 116 receives the column address and the write command or the read command, the column decoder 116 selects a sense amplifier corresponding to the column address from the plurality of sense amplifiers.
  • Data (read data) in the MC (hereinafter referred to as “selected memory cell”) is amplified by the sense amplifier selected by the column decoder 116, supplied to the FIFO circuit 117, and then supplied to the input / output circuit 118. Is done.
  • the sense amplifier selected by the column decoder 116 writes the write data from the FIFO circuit 117 to the selected memory cell.
  • the FIFO circuit 117 receives the input / output clock signal LCLK from the phase adjustment circuit 107a, and exchanges read data and write data between the memory cell array 114 and the input / output circuit 118 in synchronization with the input / output clock signal LCLK. I do.
  • the data input / output terminal group 104 performs read data output and write data input.
  • the data input / output terminal group 104 is connected to the input / output circuit 118.
  • the input / output circuit 118 receives the input / output clock signal LCLK from the phase adjustment circuit 107a, and outputs read data to the data input / output terminal group 104 in synchronization with the input / output clock signal LCLK during the read operation.
  • the power supply terminal group 105 receives the voltage VDD on the high potential side of the power supply voltage and the voltage VSS on the low potential side of the power supply voltage.
  • the internal power supply generation circuit 119 receives the voltage VDD and the voltage VSS from the power supply terminal group 105 and generates internal power supply voltages such as the voltage VPP, the voltage VPERI, and the voltage VPERR. Note that the voltage VDD and the voltage VSS are also supplied to the phase adjustment control circuit 107b, the FIFO circuit 117, and the input / output circuit 118.
  • phase adjustment circuit 107a Next, the phase adjustment circuit 107a will be described.
  • FIG. 2 is a diagram showing the phase adjustment circuit 107a.
  • the phase adjustment circuit 107 a includes a signal adjustment circuit 1, a replica circuit 2, a phase comparison circuit 3, an update timing generation circuit 4, and a counter circuit 5.
  • the signal adjustment circuit 1 is, for example, a delay line, and generates the input / output clock signal LCLK by delaying the internal clock signal ICLK.
  • a voltage VPERD is supplied to the signal adjustment circuit 1.
  • the signal adjustment circuit 1 includes a coarse delay line that delays the internal clock signal ICLK with a relatively coarse adjustment pitch, and a fine delay that delays the internal clock signal ICLK with a relatively fine adjustment pitch. It is preferable to include a line.
  • the input / output clock signal LCLK is supplied to the FIFO circuit 117 and the input / output circuit 118 and the replica circuit 2 shown in FIG.
  • the replica circuit 2 is a circuit having a delay amount equivalent to a delay amount due to an actual signal route from the signal adjustment circuit 1 to the output terminal group 104 (hereinafter simply referred to as “signal route”).
  • the replica circuit 2 outputs a replica clock signal RCLK obtained by delaying the input / output clock signal LCLK by a delay amount by a signal route. As a result, the phase of the replica clock signal RCLK matches the phase of the signal output from the data input / output terminal group 104.
  • the phase comparison circuit 3 starts when the enable signal ENA is input, and stops operating when the lock signal LOCK is input.
  • the lock signal LOCK is output from the counter circuit 5 when the phase of the internal clock signal ICLK matches the phase of the replica clock signal RCLK.
  • phase comparison circuit 3 When the phase comparison circuit 3 is activated, it detects the phase difference between the internal clock signal ICLK and the replica clock signal RCLK.
  • the phase of the replica clock signal RCLK is adjusted by the signal adjustment circuit 1 so as to match the phase of the output signal from the data input / output terminal group 104.
  • the phase of both changes momentarily due to fluctuations in parameters such as voltage and temperature which affect the delay amount of the signal adjustment circuit 1 and fluctuations in the frequency of the internal clock signal ICLK itself.
  • the phase comparison circuit 3 detects such a change and determines whether the replica clock signal RCLK is advanced or delayed with respect to the internal clock signal ICLK. This determination is performed for each cycle of the internal clock signal ICLK while the phase comparison circuit 3 is operating.
  • the determination result is supplied to the counter circuit 5 as the phase determination signal UD.
  • the phase determination signal UD is “H”
  • the phase determination signal UD becomes “L”.
  • the update timing generation circuit 4 is activated in response to the input of the enable signal ENA and stops operating in response to the input of the lock signal LOCK, as in the phase comparison circuit 3.
  • the update timing generation circuit 4 divides the internal clock signal ICLK to generate a count timing signal Count_timing that is a one-shot pulse.
  • the count timing signal Count_timing is output to the counter circuit 5 and is used as a synchronization signal indicating the timing at which the count value of the counter circuit 5 is updated. Therefore, the activation cycle of the count timing signal Count_timing is defined as the sampling cycle of the phase adjustment circuit 107a.
  • the counter circuit 5 starts when the enable signal ENA is input and stops operating when the lock signal LOCK is output.
  • the counter circuit 5 sets the delay amount of the signal adjustment circuit 1 during operation.
  • the counter circuit 5 updates the count value in synchronization with the count timing signal Count_timing.
  • the increase / decrease of the count value is determined based on the phase determination signal UD supplied from the phase comparison circuit 3.
  • the counter circuit 5 when the phase determination signal UD is “H”, the counter circuit 5 up-counts the count value in synchronization with the count timing signal Count_timing, thereby increasing the delay amount of the signal adjustment circuit 1. . Conversely, when the phase determination signal UP is “L”, the counter circuit 5 counts down the count value in synchronization with the count timing signal Count_timing, thereby reducing the delay amount of the signal adjustment circuit 1.
  • the counter circuit 5 determines that the phase of the internal clock signal ICLK and the phase of the replica clock signal RCLK coincide with each other when the down count and the up count are alternately repeated a predetermined number of times (for example, twice), and holds the count value at that time However, the activated lock signal LOCK is output, and then the operation is stopped. Note that the counter circuit 5 holds the count value even when the operation is stopped.
  • the counter circuit 5 is supplied with a reset signal RESET. When the reset signal RESET is activated, the counter circuit 5 initializes the count value to a preset value.
  • phase adjustment control circuit 107b Next, the phase adjustment control circuit 107b will be described.
  • FIG. 3 is a diagram showing the phase adjustment control circuit 107b.
  • the phase adjustment control circuit 107 b includes an SR latch 11, a determination timing control circuit 12, a holding circuit 13, a comparison voltage generation unit 14, and a control unit 15.
  • SR latch 11 accepts lock signal LOCK at set terminal S and accepts reset signal RESET at reset terminal R. Therefore, the SR latch 11 activates (“H”) the output signal from the output terminal Q when the lock signal LOCK is activated (“H”), and activates (“H”) the reset signal RESET. The output signal from the output terminal Q is deactivated (“L”).
  • the determination timing control circuit 12 is activated while the output signal of the SR latch 11 is activated.
  • the determination timing control circuit 12 outputs the activated comparison timing signal SCLK every time the internal clock signal ICLK is counted a predetermined number of times during the active state.
  • the holding circuit 13 is an example of a holding unit.
  • the holding circuit 13 holds a reference voltage.
  • a capacitor is used as the holding circuit 13.
  • the comparison voltage generator 14 generates a comparison voltage depending on the power supply voltages VDDQ and VSSQ (ground).
  • the comparison voltage generator 14 has resistors 14a and 14b.
  • the resistor 14a is an example of a first resistor.
  • the resistor 14b is an example of a second resistor.
  • Resistor 14a and resistor 14b are connected in series between power supply voltages VDDQ and VSSQ, and divide power supply voltage VDDQ.
  • the resistor 14a has resistors 14a1 and 14a2 connected in series.
  • Resistor 14b has resistors 14b1 and 14b2 connected in series. These resistance values may be the same or different.
  • the comparison voltage generator 14 generates the voltage at the connection point B of the resistors 14a1 and 14a2 and the voltage at the connection point C of the resistors 14b1 and 14b2 as comparison voltages.
  • the control unit 15 intermittently compares the comparison voltage with the reference voltage held in the holding circuit 13.
  • the control unit 15 causes the phase adjustment circuit 107a to execute the phase adjustment operation when the comparison result satisfies a predetermined condition representing the fluctuation of the power supply voltage, and uses the reference voltage held in the holding circuit 13 as the power supply voltage. It changes according to voltage VDDQ.
  • the control unit 15 includes update control circuits 15a and 15b, a switch circuit 15c, comparison circuits 15d and 15e, and a NAND circuit 15f.
  • the update control circuit 15a is, for example, an OR circuit, and outputs an activated enable signal ENA upon receiving an initial signal INIT or an output signal ("H") activated by the NAND circuit 15f.
  • the update control circuit 15b is an OR circuit, for example, and outputs an activated update signal UPDATE when receiving an initial signal INIT or an output signal activated by the NAND circuit 15f.
  • the switch circuit 15c is connected to the connection point A between the resistor 14a and the resistor 14b and the holding circuit 13, and is turned on when the activated update signal UPDATE is received.
  • a transfer gate is used as the switch circuit 15c.
  • the comparison circuit 15d compares the voltage at the connection point B with the reference voltage held in the holding circuit 13 while receiving the activated comparison timing signal SCLK.
  • the comparison circuit 15d outputs an “H” level signal when it has not received the activated comparison timing signal.
  • the comparison circuit 15e compares the voltage at the connection point C with the reference voltage held in the holding circuit 13 while receiving the activated comparison timing signal SCLK.
  • the comparison circuit 15e outputs an “H” level signal when it has not received the activated comparison timing signal.
  • the NAND circuit 15f receives the outputs of the comparison circuits 15d and 15e, and outputs the NAND logical operation results of the outputs to the update control circuits 15a and 15b.
  • FIG. 4 is a timing chart for explaining the operation of the phase adjustment circuit 107a and the phase adjustment control circuit 107b.
  • a control circuit (not shown) connected to the semiconductor device 100 first outputs a reset signal to the command terminal group 102 to activate the phase adjustment circuit 107a during a so-called initial sequence after power-on.
  • an initial signal indicating the initial sequence is output to the command terminal group 102.
  • the reset signal and the initial signal are supplied to the command input circuit 108 via the command terminal group 102, respectively.
  • the command input circuit 108 When the command input circuit 108 receives the reset signal from the command terminal group 102, the command input circuit 108 outputs the activated reset signal RESET (signal P1 in FIG. 4) to the phase adjustment circuit 107a and the phase adjustment control circuit 107b. Further, when the command input circuit 108 receives the initial signal from the command terminal group 102, the command input circuit 108 outputs the activated initial signal INIT (signal P2 in FIG. 4) to the phase adjustment control circuit 107b.
  • RESET signal P1 in FIG. 4
  • the command input circuit 108 receives the initial signal from the command terminal group 102
  • the command input circuit 108 outputs the activated initial signal INIT (signal P2 in FIG. 4) to the phase adjustment control circuit 107b.
  • the counter circuit 5 receives the activated reset signal RESET, and initializes the count value to a preset value in accordance with the activated reset signal RESET.
  • the SR latch 11 receives the activated reset signal RESET and deactivates ("L") the output signal from the output terminal Q in accordance with the activated reset signal RESET. .
  • the determination timing control circuit 12 is deactivated and deactivates (“L”) the comparison timing signal SCLK.
  • the update control circuit 15a when the update control circuit 15a receives the activated initial signal INIT, the update control circuit 15a generates an activated enable signal ENA (signal P3 in FIG. 4) in accordance with the activated initial signal INIT.
  • ENA activated enable signal
  • the update control circuit 15b When the update control circuit 15b receives the activated initial signal INIT, the update control circuit 15b outputs the activated update signal UPDATE (signal P4 in FIG. 4) in response to the activated initial signal INIT. Output to.
  • phase adjustment circuit 107a the phase comparison circuit 3, the update timing generation circuit 4 and the counter circuit 5 each start the phase adjustment operation (phase P101 in FIG. 4) when receiving the activated enable signal ENA.
  • the switch circuit 15c receives the activated update signal UPDATE, the switch circuit 15c is turned on. For this reason, the voltage at the connection point A is supplied to the holding circuit 13 through the switch circuit 15c, and the holding circuit 13 holds the voltage at the connection point A as the reference voltage D (timing T11 in FIG. 4).
  • the counter circuit 5 activates the activated lock signal LOCK (FIG. 4 signal P5) is output to the phase comparison circuit 3, the update timing generation circuit 4 and the SR latch 11, and then the operation is stopped.
  • the phase comparison circuit 3 and the update timing generation circuit 4 stop operating when receiving the activated lock signal LOCK.
  • the SR latch 11 activates the output signal from the output terminal Q when receiving the activated lock signal LOCK.
  • the determination timing control circuit 12 When the output signal from the output terminal Q of the SR latch 11 is activated, the determination timing control circuit 12 is activated, and the activated comparison timing signal SCLK (in FIG. 4) every time the internal clock signal ICLK is counted a predetermined number of times.
  • the signal P6 at time t2, the signal P7 at time t3, the signal P8 at time t4, the signal P9 at time t5, and the signal P10 at time t6) are output to the comparison circuits 15d and 15e.
  • the comparison circuits 15d and 15e are activated when the activated comparison timing signal SCLK is received, and the comparison circuit 15d compares the voltage at the connection point B with the reference voltage D held in the holding circuit 13, and compares 15 e compares the voltage at the connection point C with the reference voltage D held in the holding circuit 13.
  • the output signal E of the NAND circuit 15f becomes inactive ("L"), and neither the enable signal ENA from the update control circuit 15a nor the update signal UPDATE from the update control circuit 15b is activated.
  • the phase adjustment circuit 107a does not execute the phase adjustment operation in response to the comparison timing signal SCLK (signal P6 in FIG. 4) activated at time t2. Further, the reference voltage D held in the holding circuit 13 is not changed according to the comparison timing signal SCLK (signal P6 in FIG. 4) activated at time t2.
  • the phase adjustment circuit 107a receives the internal clock signal ICLK. This is a situation where there is little need to readjust the phase difference with the output clock signal LCLK.
  • the comparison circuits 15d and 15e do not receive the activated comparison timing signal SCLK, the comparison circuits 15d and 15e output an “H” level signal. Therefore, also in this case, neither the enable signal ENA from the update control circuit 15a nor the update signal UPDATE from the update control circuit 15b is activated.
  • both the voltage at the connection point B and the voltage at the connection point C are lower than the reference voltage D due to fluctuations in the power supply voltage VDDQ / VSSQ. For this reason, the output signal of the comparison circuit 15d becomes “L”, and the output signal of the comparison circuit 15e becomes “H”.
  • the output signal E of the NAND circuit 15f becomes active ("H") (signal P11 in FIG. 4), and both the enable signal ENA from the update control circuit 15a and the update signal UPDATE from the update control circuit 15b are active. (Signals P12 and P13 in FIG. 4).
  • phase adjustment circuit 107a performs the phase adjustment operation in response to the activated enable signal ENA (signal P12 in FIG. 4) (phase P102 in FIG. 4).
  • the reference voltage D held in the holding circuit 13 is also changed to the voltage value at the connection point A at the timing T12 in FIG. 4 in accordance with the activated update signal UPDATE (signal P13 in FIG. 4).
  • both the voltage at the connection point B and the voltage at the connection point C are higher than the reference voltage D due to fluctuations in the power supply voltage VDDQ / VSSQ. For this reason, the output signal of the comparison circuit 15d becomes “H”, and the output signal of the comparison circuit 15e becomes “L”.
  • the output signal E of the NAND circuit 15f becomes active ("H") (signal P14 in FIG. 4), and both the enable signal ENA from the update control circuit 15a and the update signal UPDATE from the update control circuit 15b are active. (Signals P15 and P16 in FIG. 4).
  • phase adjustment circuit 107a performs a phase adjustment operation in response to the activated enable signal ENA (signal P15 in FIG. 4) (phase P103 in FIG. 4).
  • the reference voltage D held in the holding circuit 13 is also changed to the value of the voltage at the connection point A at the timing T13 in FIG. 4 according to the activated update signal UPDATE (signal P16 in FIG. 4).
  • the control unit 15 in the phase adjustment control circuit 107b intermittently compares the comparison voltage from the comparison voltage generation unit 14 with the reference voltage held in the holding circuit 13, and the result of the comparison is the fluctuation of the power supply voltage VDDQ. Is satisfied, the phase adjustment circuit 107a is caused to execute the phase adjustment operation, and the reference voltage held in the holding circuit 13 is changed according to the power supply voltage VDDQ.
  • phase adjustment operation when executed, the voltage at the time of execution is changed as a reference voltage.
  • the phase adjustment operation is required because the power supply voltage changes greatly from the last update, and is not necessarily related to the absolute value of the power supply voltage. In other words, when the change is once large and then stabilized, it is not always necessary to perform the phase adjustment after updating when the change is large. As described above, it is possible to suppress the execution of the phase adjustment operation with low necessity.
  • control unit 15 outputs the activated enable signal ENA to the phase adjustment circuit 107a when the comparison result satisfies a predetermined condition.
  • the phase adjustment circuit 107a performs the phase adjustment operation when receiving the activated enable signal ENA.

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Abstract

出力信号生成装置は、入力信号に基づいて出力信号を生成し、また、入力信号と出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部と、基準電圧を保持する保持部と、電源電圧に依存する比較電圧を生成する比較電圧生成部と、比較電圧と保持部に保持された基準電圧とを間欠的に比較し、比較の結果が電源電圧の変動を表す所定条件を満たす場合に、位相調整部に調整動作を実行させ、かつ、保持部に保持された基準電圧を電源電圧に応じて変更する制御部と、を含む。

Description

出力信号生成装置、半導体装置および出力信号生成方法
　本発明は、出力信号生成装置、半導体装置および出力信号生成方法に関し、特には、入力信号に基づいて出力信号を生成する出力信号生成装置、半導体装置および出力信号生成方法に関する。
　パーソナルコンピュータ等のメモリとして、クロック信号に同期した動作を行うシンクロナスメモリが広く使用されている。そして、ＤＤＲ（Double　Data　Rate）型のシンクロナスメモリでは、出力データを外部クロック信号に対して同期させる必要があるので、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ（Delay  Line  Loop）回路が搭載されている。
　ＤＬＬ回路は、外部クロック信号と内部クロック信号の位相差に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウンタ値に基づいて外部クロック信号を遅延させて内部クロック信号を生成するディレイラインと、を有する。
　該カウンタ値、すなわちディレイラインにおける遅延量は、当該カウンタ値を決定したタイミングにおいてはデータの同期を実現出来る。しかしながら、時間の経過により、特に電源変動によって出力トランジスタの動作電流が変化すると、データ出力のタイミングが変化し、データの同期が崩れてしまう。従って、上記カウンタ値の調整は一度きりで完結ではなく、間欠的に行われることが知られている。
　以下、カウンタ回路のカウント値を更新し更新されたカウンタ値に基づいて外部クロック信号を遅延させる動作を、「位相調整動作」と称する。
　特許文献１には、必要性の低い位相調整動作の実行を抑制することによって消費電力を低減するＤＬＬ回路付き半導体装置が記載されている。特許文献１に記載の半導体装置は、所定以上の加速度で電源電圧が変動したときに、位相調整動作を実行する。
特開２０１１－６１４５７号公報
　現在、必要性の低い位相調整動作の実行を抑制することによって位相調整動作に伴う消費電力を低減するための新たな手法が望まれている。
　本発明の出力信号生成装置は、
　入力信号に基づいて出力信号を生成し、また、前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部と、
　基準電圧を保持する保持部と、
　電源電圧に依存する比較電圧を生成する比較電圧生成部と、
　前記比較電圧と前記保持部に保持された基準電圧とを間欠的に比較し、当該比較の結果が、前記電源電圧の変動を表す所定条件を満たす場合に、前記位相調整部に前記調整動作を実行させ、かつ、前記保持部に保持された基準電圧を前記電源電圧に応じて変更する制御部と、を含む。
　また、本発明の出力信号生成方法は、
　入力信号に基づいて出力信号を生成し前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部を含む出力信号生成装置が行う出力信号生成方法であって、
　保持部に基準電圧を保持し、
　電源電圧に依存する比較電圧を生成し、
　前記比較電圧と前記保持部に保持された基準電圧とを間欠的に比較し、当該比較の結果が、前記電源電圧の変動を表す所定条件を満たす場合に、前記位相調整部に前記調整動作を実行させ、かつ、前記保持部に保持された基準電圧を前記電源電圧に応じて変更する。
　本発明では、基準電圧と比較電圧との比較結果に応じて、位相調整動作を実施するか否かが決定され、位相調整動作を実行する場合、基準電圧が電源電圧に応じて変更される。このため、比較電圧と比較される基準電圧を、最新の位相調整動作時の電源電圧に応じた値に更新することができる。よって、例えば、最新の位相調整動作後に電源電圧が安定して比較電圧が安定した場合、更新後の基準電圧と比較電圧との比較結果が電源電圧の変動を表す所定条件を満たさなくなる可能性が高くなる。したがって、必要性の低い位相調整動作の実行を抑制することが可能になる。
本発明の一実施形態の半導体装置１００を示した図である。 位相調整回路１０７ａを示した図である。 位相調整制御回路１０７ｂを示した図である。 位相調整回路１０７ａと位相調整制御回路１０７ｂとの動作を説明するためのタイミングチャートである。
　以下、本発明の一実施形態について図面を参照して説明する。
　図１は、本発明の一実施形態の半導体装置１００を示した図である。本実施形態では、半導体装置１００として、ＲＡＭ（Random　Access　Memory）が用いられる。
　半導体装置１００は、外部端子として、クロック端子群１０１と、コマンド端子群１０２と、アドレス端子群１０３と、データ入出力端子群１０４と、電源端子群１０５と、を含む。
　また、半導体装置１００は、クロック入力回路１０６と、入出力用クロック生成部１０７と、コマンド入力回路１０８と、コマンドデコード回路１０９と、リフレッシュ制御回路１１０と、アドレス入力回路１１１と、アドレスラッチ回路１１２と、モードレジスタ１１３と、メモリセルアレイ１１４と、ロウデコーダ１１５と、カラムデコーダ１１６と、ＦＩＦＯ（First-In　First-Out）回路１１７と、入出力回路１１８と、内部電源発生回路１１９と、を含む。
　クロック端子群１０１は、外部クロック信号ＣＫおよび／ＣＫを受け付ける。
　なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。
　クロック入力回路１０６は、クロック端子群１０１から外部クロック信号ＣＫおよび／ＣＫを受け付け、外部クロック信号ＣＫおよび／ＣＫを用いて、内部クロック信号ＩＣＬＫを生成する。クロック入力回路１０６は、内部クロック信号ＩＣＬＫを、入出力用クロック生成部１０７に出力する。
　入出力用クロック生成部１０７は、内部クロック信号ＩＣＬＫの位相を調整することによって、入出力用クロック信号ＬＣＬＫを生成する。
　入出力用クロック生成部１０７は、出力信号生成装置の一例であり、内部クロック信号ＩＣＬＫは、入力信号の一例であり、入出力用クロック信号ＬＣＬＫは、出力信号の一例である。
　入出力用クロック生成部１０７は、位相調整回路１０７ａと、位相調整制御回路１０７ｂと、を含む。
　位相調整回路１０７ａは、位相調整部の一例であり、例えばＤＬＬ回路である。位相調整回路１０７ａは、内部クロック信号ＩＣＬＫに基づいて入出力用クロック信号ＬＣＬＫを生成する。また、位相調整回路１０７ａは、内部クロック信号ＩＣＬＫと入出力用クロック信号ＬＣＬＫとの位相差を所定値に設定する位相調整動作を実行可能である。
　位相調整制御回路１０７ｂは、位相調整回路１０７ａが位相調整動作を実行する調整タイミングを決定する。位相調整制御回路１０７ｂは、その調整タイミングで、イネーブル信号ＥＮＡを位相調整回路１０７ａに出力する。イネーブル信号ＥＮＡは、調整用信号の一例である。位相調整回路１０７ａは、イネーブル信号ＥＮＡを受け付けると、位相調整動作を実行する。
　位相調整回路１０７ａにて生成された入出力用クロック信号ＬＣＬＫは、ＦＩＦＯ回路１１７および入出力回路１１８に供給される。ＦＩＦＯ回路１１７および入出力回路１１８については後述する。
　コマンド端子群１０２は、コマンド信号を受け付ける。コマンド信号は、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、リセット信号／ＲＥＳＥＴなどである。
　コマンド入力回路１０８は、コマンド端子群１０２からコマンド信号を受け付け、コマンド信号をコマンドデコード回路１０９に出力する。また、コマンド入力回路１０８は、リセット信号ＲＥＳＥＴを位相調整回路１０７ａと位相調整制御回路１０７ｂとに出力し、イニシャル（初期化）信号ＩＮＩＴを位相調整制御回路１０７ｂに出力する。
　コマンドデコード回路１０９は、コマンド信号を受け付ける。コマンドデコード回路１０９は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路１０９は、内部コマンド信号として、例えば、リフレッシュコマンド、書込みコマンド、および、読出しコマンドを生成する。
　リフレッシュ制御回路１１０は、コマンドデコード回路１０９からリフレッシュコマンドを受け付ける。リフレッシュ制御回路１１０は、リフレッシュコマンドを受け付けると、ロウデコーダ１１５にリフレッシュ信号を供給する。
　アドレス端子群１０３は、アドレス信号を受け付ける。
　アドレス入力回路１１１は、アドレス端子群１０３からアドレス信号を受け付け、アドレス信号をアドレスラッチ回路１１２に出力する。
　アドレスラッチ回路１１２は、アドレス入力回路１１１からアドレス信号を受け付ける。アドレスラッチ回路１１２は、モードレジスタ１１３をセットする場合には、アドレス信号を、モードレジスタ１１３に出力する。また、アドレスラッチ回路１１２は、アドレス信号のうちロウアドレスをロウデコーダ１１５に出力し、アドレス信号のうちカラムアドレスをカラムデコーダ１１６に出力する。
　モードレジスタ１１３は、半導体装置１００の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ１１３は、コマンドデコード回路１０９からの内部コマンド信号と、アドレスラッチ回路１１２からのアドレス信号と、を受け付け、内部コマンド信号とアドレス信号とに基づいて特定される動作パラメータを設定する。
　メモリセルアレイ１１４は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を含む。各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬにて特定される。
　ロウデコーダ１１５は、アドレスラッチ回路１１２からのロウアドレスと、コマンドデコード回路１０９からの書込みコマンドまたは読出しコマンドと、を受け付ける。また、ロウデコーダ１１５は、リフレッシュ制御回路１１０から、リフレッシュ信号を受け付ける。
　ロウデコーダ１１５は、書込みコマンドまたは読出しコマンドを受け付けると、メモリセルアレイ１１４内の複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択する。
　メモリセルアレイ１１４内では、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点には、メモリセルＭＣが配置されている。なお、図１では、説明の簡略化のため、１本のワード線ＷＬと１本のビット線ＢＬと１個のメモリセルＭＣのみが示されている。ビット線ＢＬは、それぞれ、自ビット線ＢＬに対応するセンスアンプ（不図示）に接続されている。
　また、ロウデコーダ１１５は、リフレッシュ信号を受け付けると、複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択し、選択されたワード線ＷＬに対応するメモリセルＭＣをリフレッシュするセルフリフレッシュを実行する。
　カラムデコーダ１１６は、アドレスラッチ回路１１２からのカラムアドレスと、コマンドデコード回路１０９からの書込みコマンドまたは読出しコマンドと、を受け付ける。
　カラムデコーダ１１６は、カラムアドレスと、書込みコマンドまたは読出しコマンドと、を受け付けると、複数のセンスアンプの中から、カラムアドレスに応じたセンスアンプを選択する。
　読出し動作時（読出しコマンド発生時）には、カラムデコーダ１１６にて選択されたセンスアンプと接続するビット線ＢＬと、ロウデコーダ１１５にて選択されたワード線ＷＬと、の交点に存在するメモリセルＭＣ（以下「選択メモリセル」と称する）内のデータ（リードデータ）は、カラムデコーダ１１６にて選択されたセンスアンプにて増幅され、ＦＩＦＯ回路１１７に供給され、その後、入出力回路１１８に供給される。一方、書込み動作時（書込みコマンド発生時）には、カラムデコーダ１１６にて選択されたセンスアンプは、ＦＩＦＯ回路１１７からのライトデータを選択メモリセルに書き込む。
　ＦＩＦＯ回路１１７は、位相調整回路１０７ａから入出力用クロック信号ＬＣＬＫを受け付け、入出力用クロック信号ＬＣＬＫに同期して、メモリセルアレイ１１４と入出力回路１１８との間で、リードデータとライトデータのやり取りを行う。
　データ入出力端子群１０４は、リードデータの出力と、ライトデータの入力と、を行う。データ入出力端子群１０４は、入出力回路１１８に接続されている。
　入出力回路１１８は、位相調整回路１０７ａから入出力用クロック信号ＬＣＬＫを受け付け、リード動作時においては入出力用クロック信号ＬＣＬＫに同期してリードデータをデータ入出力端子群１０４に出力する。
　電源端子群１０５は、電源電圧の高電位側の電圧ＶＤＤと、電源電圧の低電位側の電圧ＶＳＳと、を受け付ける。
　内部電源発生回路１１９は、電源端子群１０５から電圧ＶＤＤおよび電圧ＶＳＳを受け付け、電圧ＶＰＰ、電圧ＶＰＥＲＩ、電圧ＶＰＥＲＤ等の内部電源電圧を発生する。なお、電圧ＶＤＤおよび電圧ＶＳＳは、位相調整制御回路１０７ｂとＦＩＦＯ回路１１７と入出力回路１１８にも供給される。
　次に、位相調整回路１０７ａについて説明する。
　図２は、位相調整回路１０７ａを示した図である。図２において、位相調整回路１０７ａは、信号調整回路１と、レプリカ回路２と、位相比較回路３と、更新タイミング発生回路４と、カウンタ回路５と、を含む。
　信号調整回路１は、例えば、ディレイラインであり、内部クロック信号ＩＣＬＫを遅延させることによって入出力用クロック信号ＬＣＬＫを生成する。信号調整回路１には、電圧ＶＰＥＲＤが供給される。
　特に限定されるものではないが、信号調整回路１は、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファインディレイラインを含むことが好ましい。
　入出力用クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１１７および入出力回路１１８と、レプリカ回路２に供給される。
　レプリカ回路２は、信号調整回路１から出力端子群１０４までの実際の信号ルート（以下、単に「信号ルート」と称する）による遅延量と等価の遅延量を有する回路である。
　レプリカ回路２は、入出力用クロック信号ＬＣＬＫを信号ルートによる遅延量だけ遅延したレプリカクロック信号ＲＣＬＫを出力する。これにより、レプリカクロック信号ＲＣＬＫの位相は、データ入出力端子群１０４から出力される信号の位相と一致する。
　位相比較回路３は、イネーブル信号ＥＮＡの入力に伴い起動し、ロック信号ＬＯＣＫの入力に伴い動作を停止する。
　ロック信号ＬＯＣＫは、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相が一致した際に、カウンタ回路５から出力される。
　位相比較回路３は、起動すると、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する。
　上述の通り、レプリカクロック信号ＲＣＬＫの位相は、データ入出力端子群１０４からの出力信号の位相と一致するよう、信号調整回路１によって調整される。しかしながら、電圧や温度など信号調整回路１の遅延量に影響を与えるパラメータの変動や、内部クロック信号ＩＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。
　位相比較回路３はこのような変化を検出し、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるかあるいは遅れているかを判定する。この判定は、位相比較回路３が動作している間、内部クロック信号ＩＣＬＫの周期ごとに行われる。
　この判定結果は、位相判定信号ＵＤとしてカウンタ回路５に供給される。例えば、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいる場合には、位相判定信号ＵＤが“Ｈ”となり、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが遅れている場合には、位相判定信号ＵＤが“Ｌ”となる。
　更新タイミング発生回路４は、位相比較回路３と同様に、イネーブル信号ＥＮＡの入力に伴い起動し、ロック信号ＬＯＣＫの入力に伴い動作を停止する。
　更新タイミング発生回路４は、起動すると、内部クロック信号ＩＣＬＫを分周することにより、ワンショットパルスであるカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇを生成する。カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇは、カウンタ回路５に出力され、カウンタ回路５のカウント値を更新するタイミングを示す同期信号として用いられる。したがって、カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇの活性化周期は、位相調整回路１０７ａのサンプリング周期として定義される。
　カウンタ回路５は、イネーブル信号ＥＮＡの入力に伴い起動し、ロック信号ＬＯＣＫの出力に伴い動作を停止する。
　カウンタ回路５は、動作中、信号調整回路１の遅延量を設定する。
　カウンタ回路５は、カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期して、そのカウント値が更新される。カウント値の増減は、位相比較回路３から供給される位相判定信号ＵＤに基づいて定められる。
　本実施形態では、位相判定信号ＵＤが“Ｈ”である場合、カウンタ回路５はカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期してそのカウント値をアップカウントし、これにより、信号調整回路１の遅延量を増大させる。逆に、位相判定信号ＵＰが“Ｌ”である場合、カウンタ回路５はカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期してそのカウント値をダウンカウントし、これにより、信号調整回路１の遅延量を減少させる。
　カウンタ回路５は、ダウンカウントとアップカウントを交互に所定回数（例えば２回）繰り返すと、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相とが一致したと判定し、その時のカウント値を保持しつつ、活性化したロック信号ＬＯＣＫを出力し、その後動作を停止する。なお、カウンタ回路５は動作停止中もカウント値を保持する。
　また、カウンタ回路５にはリセット信号ＲＥＳＥＴも供給される。リセット信号ＲＥＳＥＴが活性化すると、カウンタ回路５は、カウント値をプリセット値に初期化する。
　次に、位相調整制御回路１０７ｂについて説明する。
　図３は、位相調整制御回路１０７ｂを示した図である。図３において、位相調整制御回路１０７ｂは、ＳＲラッチ１１と、判定タイミング制御回路１２と、保持回路１３と、比較電圧生成部１４と、制御部１５と、を含む。
　ＳＲラッチ１１は、ロック信号ＬＯＣＫをセット端子Ｓで受け付け、リセット信号ＲＥＳＥＴをリセット端子Ｒで受け付ける。このため、ＳＲラッチ１１は、ロック信号ＬＯＣＫが活性化（“Ｈ”）すると、出力端子Ｑからの出力信号が活性化（“Ｈ”）し、リセット信号ＲＥＳＥＴが活性化（“Ｈ”）すると、出力端子Ｑからの出力信号が非活性化（“Ｌ”）する。
　判定タイミング制御回路１２は、ＳＲラッチ１１の出力信号が活性化している間、活性状態となる。判定タイミング制御回路１２は、活性状態の間、内部クロック信号ＩＣＬＫを所定回数カウントするごとに、活性化した比較タイミング信号ＳＣＬＫを出力する。
　保持回路１３は、保持部の一例である。保持回路１３は、基準電圧を保持する。保持回路１３としては、例えば、キャパシタが用いられる。
　比較電圧生成部１４は、電源電圧ＶＤＤＱおよびＶＳＳＱ（グランド）に依存する比較電圧を生成する。
　比較電圧生成部１４は、抵抗１４ａおよび１４ｂを有する。抵抗１４ａは、第１抵抗の一例である。抵抗１４ｂは、第２抵抗の一例である。抵抗１４ａと抵抗１４ｂは、電源電圧ＶＤＤＱおよびＶＳＳＱの間に直列に接続され、電源電圧ＶＤＤＱを分割する。抵抗１４ａは、直列に接続された抵抗１４ａ１および１４ａ２を有する。抵抗１４ｂは、直列に接続された抵抗１４ｂ１および１４ｂ２を有する。これら抵抗の値は互いに同じであっても良いし異ならせても良い。
　比較電圧生成部１４は、抵抗１４ａ１、１４ａ２の接続点Ｂの電圧と、抵抗１４ｂ１、１４ｂ２の接続点Ｃの電圧とを、比較電圧としてそれぞれ生成する。
　制御部１５は、比較電圧と、保持回路１３に保持された基準電圧とを、間欠的に比較する。制御部１５は、その比較の結果が、電源電圧の変動を表す所定条件を満たす場合に、位相調整回路１０７ａに位相調整動作を実行させ、かつ、保持回路１３に保持された基準電圧を、電源電圧ＶＤＤＱに応じて変更する。
　制御部１５は、更新制御回路１５ａおよび１５ｂと、スイッチ回路１５ｃと、比較回路１５ｄおよび１５ｅと、ＮＡＮＤ回路１５ｆと、を含む。
　更新制御回路１５ａは、例えばＯＲ回路であり、イニシャル信号ＩＮＩＴ、または、ＮＡＮＤ回路１５ｆの活性化した出力信号（“Ｈ”）を受け付けると、活性化したイネーブル信号ＥＮＡを出力する。
　更新制御回路１５ｂは、例えばＯＲ回路であり、イニシャル信号ＩＮＩＴ、または、ＮＡＮＤ回路１５ｆの活性化した出力信号を受け付けると、活性化したアップデート信号ＵＰＤＡＴＥを出力する。
　スイッチ回路１５ｃは、抵抗１４ａと抵抗１４ｂとの接続点Ａと、保持回路１３と、に接続され、活性化したアップデート信号ＵＰＤＡＴＥを受け付けている場合にオンとなる。スイッチ回路１５ｃとしては、例えば、トランスファーゲートが用いられる。
　比較回路１５ｄは、活性化した比較タイミング信号ＳＣＬＫを受け付けている間、接続点Ｂの電圧と、保持回路１３に保持されている基準電圧と、を比較する。なお、比較回路１５ｄは、活性化した比較タイミング信号を受けていない場合、“Ｈ”レベルの信号を出力する。
　比較回路１５ｅは、活性化した比較タイミング信号ＳＣＬＫを受け付けている間、接続点Ｃの電圧と、保持回路１３に保持されている基準電圧と、を比較する。なお、比較回路１５ｅは、活性化した比較タイミング信号を受けていない場合、“Ｈ”レベルの信号を出力する。
　ＮＡＮＤ回路１５ｆは、比較回路１５ｄおよび１５ｅのそれぞれの出力を受け付け、それぞれの出力のＮＡＮＤ論理演算結果を、更新制御回路１５ａおよび１５ｂに出力する。
　次に、動作を説明する。
　図４は、位相調整回路１０７ａと位相調整制御回路１０７ｂとの動作を説明するためのタイミングチャートである。
　時刻ｔ０では、半導体装置１００と接続された不図示の制御回路は、まず、電源投入後のいわゆるイニシャルシーケンス時に、位相調整回路１０７ａを活性化するために、リセット信号をコマンド端子群１０２に出力し、さらに、イニシャルシーケンスであることを示すイニシャル信号をコマンド端子群１０２に出力する。
　リセット信号とイニシャル信号は、それぞれ、コマンド端子群１０２を介してコマンド入力回路１０８に供給される。
　コマンド入力回路１０８は、コマンド端子群１０２からリセット信号を受け付けると、活性化したリセット信号ＲＥＳＥＴ（図４の信号Ｐ１）を、位相調整回路１０７ａと位相調整制御回路１０７ｂとに出力する。また、コマンド入力回路１０８は、コマンド端子群１０２からイニシャル信号を受け付けると、活性化したイニシャル信号ＩＮＩＴ（図４の信号Ｐ２）を、位相調整制御回路１０７ｂに出力する。
　位相調整回路１０７ａでは、カウンタ回路５が、活性化したリセット信号ＲＥＳＥＴを受け付け、活性化したリセット信号ＲＥＳＥＴに応じて、カウント値をプリセット値に初期化する。
　一方、位相調整制御回路１０７ｂでは、ＳＲラッチ１１が、活性化したリセット信号ＲＥＳＥＴを受け付け、活性化したリセット信号ＲＥＳＥＴに応じて、出力端子Ｑからの出力信号を非活性化（“Ｌ”）する。ＳＲラッチ１１の出力端子Ｑからの出力信号が非活性化（“Ｌ”）すると、判定タイミング制御回路１２は、非活性状態となり、比較タイミング信号ＳＣＬＫを非活性化（“Ｌ”）する。
　その後、位相調整制御回路１０７ｂでは、更新制御回路１５ａは、活性化したイニシャル信号ＩＮＩＴを受け付けると、活性化したイニシャル信号ＩＮＩＴに応じて、活性化したイネーブル信号ＥＮＡ（図４の信号Ｐ３）を、位相調整回路１０７ａ出力し、更新制御回路１５ｂは、活性化したイニシャル信号ＩＮＩＴを受け付けると、活性化したイニシャル信号ＩＮＩＴに応じて、活性化したアップデート信号ＵＰＤＡＴＥ（図４の信号Ｐ４）をスイッチ回路１５ｃに出力する。
　位相調整回路１０７ａでは、位相比較回路３と更新タイミング発生回路４とカウンタ回路５は、それぞれ、活性化したイネーブル信号ＥＮＡを受け付けると、位相調整動作（図４のフェーズＰ１０１）を開始する。
　一方、スイッチ回路１５ｃは、活性化したアップデート信号ＵＰＤＡＴＥを受け付けるとオン状態となる。このため、保持回路１３には、スイッチ回路１５ｃを介して接続点Ａの電圧が供給され、保持回路１３は、接続点Ａの電圧を基準電圧Ｄとして保持する（図４のタイミングＴ１１）。
　その後、位相調整回路１０７ａでの位相調整動作によって、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相が一致した状況になると（時刻ｔ１）、カウンタ回路５は、活性化したロック信号ＬＯＣＫ（図４の信号Ｐ５）を、位相比較回路３と更新タイミング発生回路４とＳＲラッチ１１に出力し、その後動作を停止する。
　位相比較回路３と更新タイミング発生回路４は、活性化したロック信号ＬＯＣＫを受け付けると、動作を停止する。
　また、ＳＲラッチ１１は、活性化したロック信号ＬＯＣＫを受け付けると、出力端子Ｑからの出力信号を活性化する。
　ＳＲラッチ１１の出力端子Ｑからの出力信号が活性化すると、判定タイミング制御回路１２は、活性状態となり、内部クロック信号ＩＣＬＫを所定回数カウントするごとに、活性化した比較タイミング信号ＳＣＬＫ（図４における、時刻ｔ２での信号Ｐ６、時刻ｔ３での信号Ｐ７、時刻ｔ４での信号Ｐ８、時刻ｔ５での信号Ｐ９、時刻ｔ６での信号Ｐ１０）を、比較回路１５ｄおよび１５ｅに出力する。
　比較回路１５ｄおよび１５ｅは、活性化した比較タイミング信号ＳＣＬＫを受け付けると活性状態となり、比較回路１５ｄは、接続点Ｂの電圧と保持回路１３に保持されている基準電圧Ｄとを比較し、比較回路１５ｅは、接続点Ｃの電圧と保持回路１３に保持されている基準電圧Ｄとを比較する。
　時刻ｔ２では、接続点Ｂの電圧が基準電圧Ｄよりも高く、基準電圧Ｄが接続点Ｃの電圧よりも高いため、比較回路１５ｄの出力信号が“Ｈ”となり、比較回路１５ｅの出力信号も“Ｈ”となる。
　このため、ＮＡＮＤ回路１５ｆの出力信号Ｅは、不活性状態（“Ｌ”）となり、更新制御回路１５ａからのイネーブル信号ＥＮＡと更新制御回路１５ｂからのアップデート信号ＵＰＤＡＴＥは、共に、活性化されない。
　よって、位相調整回路１０７ａは、時刻ｔ２において活性化した比較タイミング信号ＳＣＬＫ（図４の信号Ｐ６）に応じて、位相調整動作を実行しない。また、保持回路１３に保持された基準電圧Ｄも、時刻ｔ２において活性化した比較タイミング信号ＳＣＬＫ（図４の信号Ｐ６）に応じて、変更されない。
　なお、接続点Ｂの電圧が基準電圧Ｄよりも高く、基準電圧Ｄが接続点Ｃの電圧よりも高い状況は、電源電圧の変化が大きくなく、位相調整回路１０７ａが、内部クロック信号ＩＣＬＫと入出力用クロック信号ＬＣＬＫとの位相差を再調整する必要性が小さい状況である。
　このように、接続点Ｂの電圧が基準電圧Ｄよりも高く、基準電圧Ｄが接続点Ｃの電圧よりも高い状況、つまり、位相調整動作の再実行の必要性が小さい状況では、位相調整動作が行われず、よって、電力消費を抑制することが可能になる。
　なお、比較回路１５ｄおよび１５ｅは、活性化した比較タイミング信号ＳＣＬＫを受け付けていない場合、“Ｈ”レベルの信号を出力する。よって、この場合も、更新制御回路１５ａからのイネーブル信号ＥＮＡと更新制御回路１５ｂからのアップデート信号ＵＰＤＡＴＥは、共に、活性化されない。
　その後の時刻ｔ３では、電源電圧ＶＤＤＱ／ＶＳＳＱの変動により、接続点Ｂの電圧と接続点Ｃの電圧との両方が、基準電圧Ｄよりも低くなっている。このため、比較回路１５ｄの出力信号が“Ｌ”となり、比較回路１５ｅの出力信号が“Ｈ”となる。
　したがって、ＮＡＮＤ回路１５ｆの出力信号Ｅは、活性状態（“Ｈ”）となり（図４の信号Ｐ１１）、更新制御回路１５ａからのイネーブル信号ＥＮＡと更新制御回路１５ｂからのアップデート信号ＵＰＤＡＴＥは、共に活性化される（図４の信号Ｐ１２およびＰ１３）。
　よって、位相調整回路１０７ａは、活性化したイネーブル信号ＥＮＡ（図４の信号Ｐ１２）に応じて、位相調整動作を実行する（図４のフェーズＰ１０２）。
　また、保持回路１３に保持された基準電圧Ｄも、活性化したアップデート信号ＵＰＤＡＴＥ（図４の信号Ｐ１３）に応じて、図４のタイミングＴ１２における接続点Ａの電圧の値に変更される。
　その後の時刻ｔ４では、接続点Ｂの電圧が基準電圧Ｄよりも高く、基準電圧Ｄが接続点Ｃの電圧よりも高いため、比較回路１５ｄの出力信号が“Ｈ”となり、比較回路１５ｅの出力信号も“Ｈ”となる。このため、時刻ｔ２のときと同様に、位相調整動作は実行されず、保持回路１３に保持された基準電圧Ｄも変更されない。
　その後の時刻ｔ５では、電源電圧ＶＤＤＱ／ＶＳＳＱの変動により、接続点Ｂの電圧と接続点Ｃの電圧との両方が、基準電圧Ｄよりも高くなっている。このため、比較回路１５ｄの出力信号が“Ｈ”となり、比較回路１５ｅの出力信号が“Ｌ”となる。
　よって、ＮＡＮＤ回路１５ｆの出力信号Ｅは、活性状態（“Ｈ”）となり（図４の信号Ｐ１４）、更新制御回路１５ａからのイネーブル信号ＥＮＡと更新制御回路１５ｂからのアップデート信号ＵＰＤＡＴＥは、共に活性化される（図４の信号Ｐ１５およびＰ１６）。
　したがって、位相調整回路１０７ａは、活性化したイネーブル信号ＥＮＡ（図４の信号Ｐ１５）に応じて、位相調整動作を実行する（図４のフェーズＰ１０３）。
　また、保持回路１３に保持された基準電圧Ｄも、活性化したアップデート信号ＵＰＤＡＴＥ（図４の信号Ｐ１６）に応じて、図４のタイミングＴ１３における接続点Ａの電圧の値に変更される。
　その後の時刻ｔ６では、接続点Ｂの電圧が基準電圧Ｄよりも高く、基準電圧Ｄが接続点Ｃの電圧よりも高いため、比較回路１５ｄの出力信号が“Ｈ”となり、比較回路１５ｅの出力信号も“Ｈ”となる。このため、時刻ｔ２のときと同様に、位相調整動作は実行されず、保持回路１３に保持された基準電圧Ｄも変更されない。
　次に、本実施形態の効果を説明する。
　位相調整制御回路１０７ｂ内の制御部１５は、比較電圧生成部１４からの比較電圧と保持回路１３に保持された基準電圧とを間欠的に比較し、その比較の結果が、電源電圧ＶＤＤＱの変動を表す所定条件を満たす場合に、位相調整回路１０７ａに位相調整動作を実行させ、かつ、保持回路１３に保持された基準電圧を電源電圧ＶＤＤＱに応じて変更する。
　このため、電源電圧が変動している状況でも、直前に用いた基準電圧と当該電圧との比較結果が所定条件を満たさない、即ち比較差が小さい場合には、位相調整動作を実施せずに消費電流を削減することが可能となる。
　また、位相調整動作を実行する場合に、その実行時の電圧を基準電圧として変更する。位相調整動作が必要となるのは、電源電圧が、前回更新したときから大きく変化するからであって、電源電圧の絶対値には必ずしも関連しない。つまり、一度大きく変化してその後安定した場合に、大きな変化時に更新した後には必ずしも位相調整を行う必要はない。このように、必要性の低い位相調整動作の実行を抑制することが可能になる。
　本実施形態では、制御部１５は、比較の結果が所定条件を満たす場合に、活性化したイネーブル信号ＥＮＡを位相調整回路１０７ａに出力する。位相調整回路１０７ａは、活性化したイネーブル信号ＥＮＡを受け付けた場合に、位相調整動作を実行する。
　このため、活性化したイネーブル信号ＥＮＡを用いて、位相調整動作の実行を制御することが可能になる。
　実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。この出願は、２０１３年１月１６日に出願された日本出願特願２０１３－５４１１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　　１００　　　半導体装置
　　　１０１　　　クロック端子群
　　　１０２　　　コマンド端子群
　　　１０３　　　アドレス端子群
　　　１０４　　　データ入出力端子群
　　　１０５　　　電源端子群
　　　１０６　　　クロック入力回路
　　　１０７　　　入出力用クロック生成部
　　　１０７ａ　　位相調整回路
　　　１０７ｂ　　位相調整制御回路
　　　１０８　　　コマンド入力回路
　　　１０９　　　コマンドデコード回路
　　　１１０　　　リフレッシュ制御回路
　　　１１１　　　アドレス入力回路
　　　１１２　　　アドレスラッチ回路
　　　１１３　　　モードレジスタ
　　　１１４　　　メモリセルアレイ
　　　１１５　　　ロウデコーダ
　　　１１６　　　カラムデコーダ
　　　１１７　　　ＦＩＦＯ回路
　　　１１８　　　入出力回路
　　　１１９　　　内部電源発生回路
　　　　ＢＬ　　　ビット線
　　　　ＷＬ　　　ワード線
　　　　ＭＣ　　　メモリセル
　　　　　１　　　信号調整回路
　　　　　２　　　レプリカ回路
　　　　　３　　　位相比較回路
　　　　　４　　　更新タイミング発生回路
　　　　　５　　　カウンタ回路
　　　　１１　　　ＳＲラッチ
　　　　１２　　　判定タイミング制御回路
　　　　１３　　　保持回路
　　　　１４　　　比較電圧生成部
　　　　１４ａ、１４ａ１、１４ａ２、１４ｂ、１４ｂ１、１４ｂ２　抵抗
　　　　１５　　　制御部
　　　　１５ａ、１５ｂ　更新制御回路
　　　　１５ｃ　　スイッチ回路
　　　　１５ｄ、１５ｅ　比較回路
　　　　１５ｆ　　ＮＡＮＤ回路

Claims (8)

  1. 　入力信号に基づいて出力信号を生成し、また、前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部と、
    　基準電圧を保持する保持部と、
    　電源電圧に依存する比較電圧を生成する比較電圧生成部と、
    　前記比較電圧と前記保持部に保持された基準電圧とを間欠的に比較し、当該比較の結果が、前記電源電圧の変動を表す所定条件を満たす場合に、前記位相調整部に前記調整動作を実行させ、かつ、前記保持部に保持された基準電圧を前記電源電圧に応じて変更する制御部と、を含む出力信号生成装置。
  2. 　前記制御部は、前記比較の結果が前記所定条件を満たす場合に、調整用信号を前記位相調整部に出力し、
    　前記位相調整部は、前記調整用信号を受け付けた場合に、前記調整動作を実行する、請求項１に記載の出力信号生成装置。
  3. 　直列に接続され前記電源電圧を分割する第１および第２抵抗を含み、
    　前記制御部は、前記比較の結果が前記所定条件を満たす場合に、前記位相調整部に前記調整動作を実行させ、かつ、前記保持部に保持された基準電圧の値を、その時点での前記第１および第２抵抗の接続点の電圧の値に変更する、請求項１または２に記載の出力信号生成装置。
  4. 　前記比較電圧生成部は、前記第１および第２抵抗を含み、
    　前記第１の抵抗は、直列に接続された第３および第４抵抗を有し、
    　前記第２の抵抗は、直列に接続された第５および第６抵抗を有し、
    　前記比較電圧生成部は、前記第３および第４抵抗の接続点である第１接続点の電圧と、前記第５および第６抵抗の接続点である第２接続点の電圧とを、前記比較電圧としてそれぞれ生成する、請求項３に記載の出力信号生成装置。
  5. 　前記所定条件は、前記保持部に保持された基準電圧が、前記第１接続点の電圧と前記第２接続点の電圧との各々よりも高い、または、前記第１接続点の電圧と前記第２接続点の電圧との各々よりも低いという条件である、請求項４に記載の出力信号生成装置。
  6. 　前記制御部は、前記入力信号に基づいて特定される周期で、前記比較電圧と前記保持部に保持されている基準電圧とを比較する、請求項１から５のいずれか１項に記載の出力信号生成装置。
  7. 　請求項１から６のいずれか１項に記載の出力信号生成装置と、
    　メモリセルと、
    　前記出力信号生成装置にて生成された出力信号に応じて、前記メモリセルへのデータの書き込み、または、前記メモリセルからのデータの読み出しを実行する入出力部と、を含む半導体装置。
  8. 　入力信号に基づいて出力信号を生成し前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部を含む出力信号生成装置が行う出力信号生成方法であって、
    　保持部に基準電圧を保持し、
    　電源電圧に依存する比較電圧を生成し、
    　前記比較電圧と前記保持部に保持された基準電圧とを間欠的に比較し、当該比較の結果が、前記電源電圧の変動を表す所定条件を満たす場合に、前記位相調整部に前記調整動作を実行させ、かつ、前記保持部に保持された基準電圧を前記電源電圧に応じて変更する、出力信号生成方法。
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