KR20150105994A - 출력 신호 생성 장치, 반도체 장치 및 출력 신호 생성 방법 - Google Patents

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Abstract

출력 신호 생성 장치는, 입력 신호를 바탕으로 출력 신호를 생성하고, 또한 입력 신호와 출력 신호의 위상차를 소정값으로 설정하는 조정 동작을 실행할 수 있는 위상 조정부, 기준 전압을 유지하는 유지부, 전원 전압에 의존하는 비교 전압을 생성하는 비교 전압 생성부, 및 비교 전압과 유지부에 유지된 기준 전압을 간헐적으로 비교하여, 비교 결과가 전원 전압의 변동을 나타내는 소정 조건을 만족하는 경우, 위상 조정부에 조정 동작을 실행시키며, 또한 유지부에 유지된 기준 전압을 전원 전압에 따라 변경하는 제어부를 포함한다.

Description

출력 신호 생성 장치, 반도체 장치 및 출력 신호 생성 방법{OUTPUT SIGNAL GENERATION DEVICE, SEMICONDUCTOR DEVICE AND OUTPUT SIGNAL GENERATION METHOD}
본 발명은, 출력 신호 생성 장치, 반도체 장치 및 출력 신호 생성 방법에 관한 것이며, 특히 입력 신호를 바탕으로 출력 신호를 생성하는 출력 신호 생성 장치, 반도체 장치 및 출력 신호 생성 방법에 관한 것이다.
퍼스널 컴퓨터 등의 메모리로서, 클럭 신호에 동기화된 동작을 수행하는 싱크로너스 메모리가 널리 사용되고 있다. 그리고, DDR(Double Data Rate)형 싱크로너스 메모리에서는 출력 데이터를 외부 클럭 신호에 대하여 동기화시킬 필요가 있으므로, 외부 클럭 신호에 동기화된 내부 클럭 신호를 생성하기 위한 DLL(Delay Line Loop) 회로가 탑재되어 있다.
DLL 회로는, 외부 클럭 신호와 내부 클럭 신호의 위상차를 바탕으로 카운트값이 갱신되는 카운터 회로, 및 카운터 회로의 카운터값에 근거하여 외부 클럭 신호를 지연시켜 내부 클럭 신호를 생성하는 딜레이 라인을 가진다.
해당 카운터값, 즉 딜레이 라인에서의 지연량은, 해당 카운터값을 결정한 타이밍에서는 데이터의 동기화를 실현할 수 있다. 그러나 시간이 경과함에 따라, 특히 전원 변동에 따라 출력 트랜지스터의 동작 전류가 변화하면, 데이터 출력의 타이밍이 변화하고 데이터의 동기화가 무너지고 만다. 따라서 상기 카운터값의 조정은 한번에 완결되지 않으며, 간헐적으로 수행된다고 알려져 있다.
이하, 카운터 회로의 카운트값을 갱신하고 갱신된 카운터값을 바탕으로 외부 클럭 신호를 지연시키는 동작을 '위상 조정 동작' 이라 한다.
특허문헌 1에는, 필요성이 낮은 위상 조정 동작의 실행을 억제함으로써 소비 전력을 저감하는 DLL 회로가 부착된 반도체 장치가 기재되어 있다. 특허문헌 1에 기재된 반도체 장치는, 소정 이상의 가속도로 전원 전압이 변동됐을 때 위상 조정 동작을 실행한다.
특허문헌 1: 특개 2011-61457호 공보
현재, 필요성이 낮은 위상 조정 동작의 실행을 억제함으로써 위상 조정 동작에 따르는 소비 전력을 저감하기 위한 새로운 수법이 요구되고 있다.
본 발명의 출력 신호 생성 장치는,
입력 신호를 바탕으로 출력 신호를 생성하고, 또한 상기 입력 신호와 상기 출력 신호의 위상차를 소정값으로 설정하는 조정 동작을 실행할 수 있는 위상 조정부,
기준 전압을 유지하는 유지부,
전원 전압에 의존하는 비교 전압을 생성하는 비교 전압 생성부, 및
상기 비교 전압과 상기 유지부에 유지된 기준 전압을 간헐적으로 비교하여, 해당 비교 결과가 상기 전원 전압의 변동을 나타내는 소정 조건을 만족하는 경우 상기 위상 조정부에 상기 조정 동작을 실행시키며, 또한 상기 유지부에 유지된 기준 전압을 상기 전원 전압에 따라 변경하는 제어부를 포함한다.
또한, 본 발명의 출력 신호 생성 방법은,
입력 신호에 근거하여 출력 신호를 생성하고 상기 입력 신호와 상기 출력 신호의 위상차를 소정값으로 설정하는 조정 동작을 실행할 수 있는 위상 조정부를 포함하는 출력 신호 생성 장치가 수행하는 출력 신호 생성 방법으로서,
유지부에 기준 전압을 유지하고,
전원 전압에 의존하는 비교 전압을 생성하며,
상기 비교 전압과 상기 유지부에 유지된 기준 전압을 간헐적으로 비교하여, 해당 비교 결과가 상기 전원 전압의 변동을 나타내는 소정 조건을 만족하는 경우 상기 위상 조정부에 상기 조정 동작을 실행시키며, 또한 상기 유지부에 유지된 기준 전압을 상기 전원 전압에 따라 변경한다.
본 발명에서는, 기준 전압과 비교 전압의 비교 결과에 따라 위상 조정 동작을 실시할지 여부가 결정되며, 위상 조정 동작을 실행하는 경우 기준 전압이 전원 전압에 따라 변경된다. 이 때문에, 비교 전압과 비교되는 기준 전압을 최신 위상 조정 동작 시의 전원 전압에 따른 값으로 갱신할 수 있다. 따라서, 예를 들면 최신 위상 조정 동작 후에 전원 전압이 안정되고 비교 전압이 안정된 경우, 갱신 후의 기준 전압과 비교 전압의 비교 결과가 전원 전압의 변동을 나타내는 소정 조건을 만족하지 않게 될 가능성이 높아진다. 따라서, 필요성이 낮은 위상 조정 동적의 실행을 억제할 수 있게 된다.
도 1은, 본 발명의 일 실시형태의 반도체 장치(100)를 나타낸 도면이다.
도 2는, 위상 조정 회로(107a)를 나타낸 도면이다.
도 3은, 위상 조정 제어 회로(107b)를 나타낸 도면이다.
도 4는, 위상 조정 회로(107a)와 위상 조정 제어 회로(107b)의 동작을 설명하기 위한 타이밍 차트이다.
이하, 본 발명의 일 실시형태에 대하여 도면을 참조하여 설명한다.
도 1은, 본 발명의 일 실시형태의 반도체 장치(100)를 나타낸 도면이다. 본 실시형태에서는, 반도체 장치(100)로서 RAM(Random Access Memory)이 이용된다.
반도체 장치(100)는, 외부 단자로서 클럭 단자군(101), 커맨드 단자군(102), 어드레스 단자군(103), 데이터 입출력 단자군(104) 및 전원 단자군(105)을 포함한다.
또한, 반도체 장치(100)는 클럭 입력 회로(106), 입출력용 클럭 생성부(107), 커맨드 입력 회로(108), 커맨드 디코드 회로(109), 리프레쉬 제어 회로(110), 어드레스 입력 회로(111), 어드레스 래치 회로(112), 모드 레지스터(113), 메모리 셀 어레이(114), 로우 디코더(115), 컬럼 디코더(116), FIFO(First-In First-Out) 회로(117), 입출력 회로(118), 및 내부 전원 발생 회로(119)를 포함한다.
클럭 단자군(101)은, 외부 클럭 신호(CK) 및 외부 클럭 신호(/CK)를 접수한다.
또한, 본 명세서에 있어서 신호명 앞에 '/' 이 붙어 있는 신호는 대응하는 신호의 반전 신호 또는 로우 액티브 신호인 것을 의미한다. 따라서, 외부 클럭 신호(CK)와 외부 클럭 신호(/CK)는 서로 상보적인 신호이다.
클럭 입력회로(106)는 클럭 단자군(101)으로부터 외부 클럭 신호(CK) 및 외부 클럭 신호(/CL)를 접수하고, 외부 클럭 신호(CK) 및 외부 클럭 신호(/CL)를 이용하여 내부 클럭 신호(ICLK)를 생성한다. 클럭 입력 회로(106)는, 내부 클럭 신호(ICLK)를 입출력용 클럭 생성부(107)로 출력한다.
입출력용 클럭 생성부(107)는, 내부 클럭 신호(ICLK)의 위상을 조정함으로써 입출력용 클럭 신호(LCLK)를 생성한다.
입출력용 클럭 생성부(107)는 출력 신호 생성 장치의 일례이고, 내부 클럭 신호(ICLK)는 입력 신호의 일례이며, 입출력용 클럭 신호(LCLK)는 출력 신호의 일례이다.
입출력용 클럭 생성부(107)는, 위상 조정 회로(107a) 및 위상 조정 제어 회로(107b)를 포함한다.
위상 조정 회로(107a)는 위상 조정부의 일례이며, 예를 들면 DLL 회로이다. 위상 조정 회로(107a)는 내부 클럭 신호(ICLK)를 바탕으로 입출력용 클럭 신호(LCLK)를 생성한다. 또한, 위상 조정 회로(107a)는 내부 클럭 신호(ICLK)와 입출력용 클럭 신호(LCLK)의 위상차를 소정값으로 설정하는 위상 조정 동작을 실행할 수 있다.
위상 조정 제어 회로(107b)는 위상 조정 회로(107a)가 위상 조정 동작을 실행하는 조정 타이밍을 결정한다. 위상 조정 제어 회로(107b)는 그 조정 타이밍에서 인에이블 신호(ENA)를 위상 조정 회로(107a)로 출력한다. 인에이블 신호(ENA)는 조정용 신호의 일례이다. 위상 조정 회로(107a)는 인에이블 신호(ENA)를 접수하면 위상 조정 동작을 실행한다.
위상 조정 회로(107a)에서 생성된 입출력용 클럭 신호(LCLK)는 FIFO 회로(117) 및 입출력 회로(118)에 공급된다. FIFO 회로(117) 및 입출력 회로(118)에 대해서는 후술한다.
커맨드 단자군(102)은 커맨드 신호를 접수한다. 커맨드 신호는, 예를 들면 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS) 및 리셋 신호 (/RESET) 등이다.
커맨드 입력 회로(108)는 커맨드 단자군(102)으로부터 커맨드 신호를 접수하여, 커맨드 신호를 커맨드 디코드 회로(109)로 출력한다. 또한, 커맨드 입력 회로(108)는 리셋 신호(RESET)를 위상 조정 회로(107a)와 위상 조정 제어 회로(107b)로 출력하고, 이니셜(초기화) 신호(INIT)를 위상 조정 제어 회로(107b)로 출력한다.
커맨드 디코드 회로(109)는 커맨드 신호를 접수한다. 커맨드 디코드 회로(109)는 커맨드 신호의 유지, 커맨드 신호의 디코드 및 커맨드 신호의 카운트 등을 수행함으로써 내부 커맨드 신호를 생성한다. 커맨드 디코드 회로(109)는 내부 커맨드 신호로서, 예를 들면 리프레쉬 커맨드, 기록 커맨드 및 독출 커맨드를 생성한다.
리프레쉬 제어 회로(110)는 커맨드 디코드 회로(109)로부터 리프레쉬 커맨드를 접수한다. 리프레쉬 제어 회로(110)는 리프레쉬 커맨드를 접수하면 로우 디코더(115)에 리프레쉬 신호를 공급한다.
어드레스 단자군(103)은 어드레스 신호를 접수한다.
어드레스 입력 회로(111)는 어드레스 단자군(103)으로부터 어드레스 신호를 접수하여, 어드레스 신호를 어드레스 래치 회로(112)로 출력한다.
어드레스 래치 회로(112)는 어드레스 입력 회로(111)로부터 어드레스 신호를 접수한다. 어드레스 래치 회로(112)는, 모드 레지스터(113)를 세팅하는 경우 에는 어드레스 신호를 모드 레지스터(113)로 출력한다. 또한, 어드레스 래치 회로(112)는 어드레스 신호 중 로우 어드레스를 로우 디코더(115)로 출력하고, 어드레스 출력 신호 중 컬럼 어드레스를 컬럼 디코더(116)로 출력한다.
모드 레지스터(113)는 반도체 장치(110)의 동작 파라미터(예를 들면, 버스트 길이 또는 CAS 레이턴시)가 설정되는 레지스터이다. 모드 레지스터(113)는 커맨드 디코드 회로(109)로부터의 내부 커맨드 신호 및 어드레스 래치 회로(112)로부터의 어드레스 신호를 접수하여, 내부 커맨드 신호와 어드레스 신호를 바탕으로 특정되는 동작 파라미터를 설정한다.
메모리 셀 어레이(114)는 복수의 워드선(WL)과 복수의 비트선(BL) 및 복수의 메모리 셀(MC)을 가진다. 각 메모리 셀(MC)은 워드선(WL)과 비트선(BL)으로 특정된다.
로우 디코더(115)는 어드레스 래치 회로(112)로부터의 로우 어드레스 및 커맨드 디코드 회로(109)로부터의 기록 커맨드 또는 독출 커맨드를 접수한다. 또한, 로우 디코더(115)는 레프레쉬 제어 회로(110)로부터 리프레쉬 신호를 접수한다.
로우 디코더(115)는 기록 커맨드 또는 독출 커맨드를 접수하면, 메모리 셀 어레이(114) 안의 복수의 워드선(WL) 중에서 로우 어드레스에 따른 워드선(WL)을 선택한다.
메모리 셀 어레이(114) 안에서는 복수의 워드선(WL)과 복수의 비트선(BL)이 교차하고 있으며, 그 교점에는 메모리 셀(MC)이 배치되어 있다. 또한, 도 1에서는 설명의 간략화를 위해 하나의 워드선(WL), 하나의 비트선(BL) 및 하나의 메모리 셀(MC)만이 도시되어 있다. 비트선(BL)은 각각 해당 비트선(BL)에 대응하는 센스 앰프(미도시)에 접속되어 있다.
또한, 로우 디코더(115)는 리프레쉬 신호를 접수하면 복수의 워드선(WL) 중에서 로우 어드레스에 따른 워드선(WL)을 선택하고, 선택된 워드선(WL)에 대응하는 메모리 셀(MC)을 리프레쉬하는 셀프 리프레쉬를 실행한다.
컬럼 디코더(116)는 어드레스 래치 회로(112)로부터의 컬럼 어드레스 및 커맨드 디코드 회로(109)로부터의 기록 커맨드 또는 독출 커맨드를 접수한다.
컬럼 디코더(116)는 컬럼 어드레스 및 기록 커맨드 또는 독출 커맨드를 접수하면, 복수의 센스 앰프 중에서 컬럼 어드레스에 따른 센스 앰프를 선택한다.
독출 동작 시(독출 커맨드 발생 시)에는 컬럼 디코터(116)에서 선택된 센스 앰프와 접속하는 비트선(BL) 및 로우 디코더(115)에서 선택된 워드선(WL)의 교점에 존재하는 메모리 셀(MC)(이하, '선택된 메모리 셀' 이라 한다) 안의 데이터(리드 데이터)는, 컬럼 디코더(116)에서 선택된 센스 앰프에서 증폭되어 FIFO 회로(117)에 공급되며, 그 후 입출력 회로(118)로 공급된다. 한편, 기록 동작 시(기록 커맨드 발생 시)에는, 컬럼 디코더(116)에서 선택된 센스 앰프는 FIFO 회로(117)로부터의 라이트 데이터를 선택 메모리 셀에 기록한다.
FIFO 메모리(117)는 위상 조정 회로(107a)로부터 입출력용 클럭 신호(LCLK)를 접수하고, 입출력용 클럭 신호(LCLK)에 동기화하여 메모리 셀 어레이(114)와 입출력 회로(118) 사이에서 리드 데이터와 라이트 데이터의 교환을 실시한다.
데이터 입출력 단자군(104)은 리드 데이터의 출력 및 라이트 데이터의 입력을 수행한다. 데이터 입출력 단자군(104)은 입출력 회로(118)에 접속되어 있다.
입출력 회로(118)는 위상 조정 회로(107a)로부터 입출력용 클럭 신호(LCLK)를 접수하고, 리드 동작 시에 있어서는 입출력용 클럭 신호(LCLK)에 동기화하여 리드 데이터를 데이터 입출력 단자군(104)으로 출력한다.
전원 단자군(105)은 전원 전압의 고전위 측의 전압(VDD) 및 전원 전압의 저전위 측의 전압(VSS)을 접수한다.
내부 전원 발생 회로(119)는 전원 단자군(105)으로부터 전압(VDD) 및 전압(VSS)을 접수하여, 전압(VPP), 전압(VPERI), 전압(VPERD) 등의 내부 전원 전압을 발생시킨다. 또한, 전압(VDD) 및 전압(VSS)은 위상 조정 제어 회로(107b), FIFO 회로(117) 및 입출력 회로(118)에도 공급된다.
이어서, 위상 조정 회로(107a)에 대하여 설명한다.
도 2는, 위상 조정 회로(107a)를 나타낸 도면이다. 도 2에 있어서, 위상 조정 회로(107a)는 신호 조정 회로(1), 레플리카 회로(2), 위상 비교 회로(3), 갱신 타이밍 발생 회로(4) 및 카운터 회로(5)를 포함한다.
신호 조정 회로(1)는 예를 들면 딜레이 라인이며, 내부 클럭 신호(ICLK)를 지연시킴으로써 입출력용 클럭 신호(LCLK)를 생성한다. 신호 조정 회로(1)에는 전압(VPERD)이 공급된다.
특별히 한정되지는 않지만, 신호 조정 회로(1)는 상대적으로 거친 조정 피치로 내부 클럭 신호(ICLK)를 지연시키는 코스(coarse) 딜레이 라인 및 상대적으로 섬세한 조정 피치로 내부 클럭 신호(ICLK)를 지연시키는 파인(fine) 딜레이 라인을 포함하는 것이 바람직하다.
입출력용 클럭 신호(LCLK)는 도 1에 나타낸 FIFO 회로(117) 및 입출력 회로(118)와 레플리카 회로(2)에 공급된다.
레플리카 회로(2)는, 신호 조정 회로(1)로부터 출력 단자군(104)까지의 실제 신호 루트(이하, 간단히 '신호 루트' 라 한다)에 따른 지연량과 같은 지연량을 가지는 회로이다.
레플리카 회로(2)는 입출력용 클럭 신호(LCLK)를 신호 루트에 따른 지연량만큼 지연시킨 레플리카 클럭 신호(RCLK)를 출력한다. 이로 인해, 레플리카 클럭 신호(RCLK)의 위상은 데이터 입출력 단자군(104)으로부터 출력되는 신호의 위상과 일치한다.
위상 비교 회로(3)는 인에이블 신호(ENA)의 입력에 따라 기동하며, 락 신호(LOCK)의 입력에 따라 동작을 정지한다.
락 신호(LOCK)는, 내부 클럭 신호(ICLK)의 위상과 레플리카 클럭 신호(RCLK)의 위상이 일치할 때 카운터 회로(5)로부터 출력된다.
위상 비교 회로(3)는, 기동하면 내부 클럭 신호(ICLK)와 레플리카 클럭 신호(RCLK)의 위상차를 검출한다.
상술한 것과 같이, 레플리카 클럭 신호(RCLK)의 위상은 데이터 입출력 단자군(104)으로부터의 출력 신호의 위상과 일치하도록 신호 조정 회로(1)에 의해 조정된다. 그러나 전압이나 온도 등의 신호 조정 회로(1)의 지연량에 영향을 주는 파라미터의 변동이나, 내부 클럭 신호(ICLK) 자체의 주파수 변동 등에 의해 양자의 위상은 시시각각 변화한다.
위상 비교 회로(3)는 이러한 변화를 검출하여, 내부 클럭 신호(ICLK)에 대하여 레플리카 클럭 신호(RCLK)가 진행되고 있는지 혹은 지연되고 있는지를 판정한다. 이 판정은 위상 비교 회로(3)가 동작하고 있는 동안, 내부 클럭 신호(ICLK)의 주기마다 수행된다.
이 판정 결과는 위상 판정 신호(UD)로서 카운터 회로(5)에 공급된다. 예를 들면, 내부 클럭 신호(ICLK)에 대하여 레플리카 클럭 신호(RCLK)가 진행되고 있는 경우에는 위상 판정 신호(UD)가 "H" 가 되며, 내부 클럭 신호(ICLK)에 대하여 레플리카 클럭 신호(RCLK)가 지연되고 있는 경우에는 위상 판정 신호(UD)가 "L"이 된다.
갱신 타이밍 발생 회로(4)는 위상 비교 회로(3)와 마찬가지로 인에이블 신호(ENA)의 입력에 따라 기동하며, 락 신호(LOCK)의 입력에 따라 동작을 정지한다.
갱신 타이밍 발생 회로(4)는, 기동하면 내부 클럭 신호(ICLK)를 분주함으로써 원 샷 펄스인 카운트 타이밍 신호(Count_timing)를 생성한다. 카운트 타이밍 신호(Count_timing)는 카운터 회로(5)로 출력되어, 카운터 회로(5)의 카운트값을 갱신하는 타이밍을 나타내는 동기 신호로서 이용된다. 따라서, 카운트 타이밍 신호(Count_timing)의 활성화 주기는 위상 조정 회로(107a)의 샘플링 주기로서 정의된다.
카운터 회로(5)는 인에이블 신호(ENA)의 입력에 따라 기동하며, 락 신호(LOCK)의 출력에 따라 동작을 정지한다.
카운터 회로(5)는 동작 중 신호 조정 회로(1)의 지연량을 설정한다.
카운터 회로(5)는 카운트 타이밍 신호(Count_timing)에 동기화하여 그 카운트값이 갱신된다. 카운트값의 증감은 위상 비교 회로(3)로부터 공급되는 위상 판정 신호(UD)를 바탕으로 정해진다.
본 실시형태에서는, 위상 판정 신호(UD)가 "H" 인 경우 카운터 회로(5)는 카운트 타이밍 신호(Count_timing)에 동기화하여 그 카운트값을 업 카운트하며, 이로 인해 신호 조정 회로(1)의 지연량을 증대시킨다. 반대로, 위상 판정 신호(UD)가 "L" 인 경우 카운터 회로(5)는 카운트 타이밍 신호(Count_timing)에 동기화하여 그 카운트값을 다운 카운트하며, 이로 인해 신호 조정 회로(1)의 지연량을 감소시킨다.
카운터 회로(5)는, 다운 카운트와 업 카운트를 번갈아 소정 횟수(예를 들면 2회) 반복하면 내부 클럭 신호(ICLK)의 위상과 레플리카 클럭 신호(RCLK)의 위상이 일치한다고 판정하며, 그 때의 카운트값을 유지하면서 활성화된 락 신호(LOCK)를 출력하고, 그 후 동작을 정지한다. 또한, 카운터 회로(5)는 동작 정지 중에도 카운트값을 유지한다.
또한, 카운터 회로(5)에는 리셋 신호(RESET)도 공급된다. 리셋 신호(RESET)가 활성화하면, 카운터 회로(5)는 카운트값을 프리셋값으로 초기화한다.
이어서, 위상 조정 제어 회로(107b)에 대하여 설명한다.
도 3은, 위상 조정 제어 회로(107b)를 나타낸 도면이다. 도 3에 있어서, 위상 조정 제어 회로(107b)는 SR 래치(11), 판정 타이밍 제어 회로(12), 유지 회로(13), 비교 전압 생성부(14) 및 제어부(15)를 포함한다.
SR 래치(11)는 락 신호(LOCK)를 세트 단자(S)에서 접수하며, 리셋 신호(RESET)를 리셋 단자(R)에서 접수한다. 이 때문에, SR 래치(11)는 락 신호(LOCK)가 활성화("H")되면, 출력 단자(Q)로부터의 출력 신호가 활성화("H")되며, 리셋 신호(RESET)가 활성화("H")되면 출력 단자(Q)로부터의 출력 신호가 비활성화("L")된다.
판정 타이밍 제어 회로(12)는 SR 래치(11)의 출력 신호가 활성화된 동안에 활성 상태가 된다. 판정 타이밍 제어 회로(12)는 활성 상태인 동안에 내부 클럭 신호(ICLK)를 소정 횟수 카운트할 때마다 활성화된 비교 타이밍 신호(SCLK)를 출력한다.
유지 회로(13)는 유지부의 일례이다. 유지 회로(13)는 기준 전압을 유지한다. 유지 회로(13)로서는 예를 들면 커패시터가 이용된다.
비교 전압 생성부(14)는 전원 전압(VDDQ) 및 전원 전압(VSSQ)(접지)에 의존하는 비교 전압을 생성한다.
비교 전압 생성부(14)는 저항(14a) 및 저항(14b)을 가진다. 저항(14a)은 제1 저항의 일례이다. 저항(14b)은 제2 저항의 일례이다. 저항(14a)과 저항(14b)은 전원 전압(VDDQ) 및 전원 전압(VSSQ) 사이에 직렬로 접속되어 전원 전압(VDDQ)을 분할한다. 저항(14a)은 직렬로 접속된 저항(14a1) 및 저항(14a2)을 가진다. 저항(14b)은 직렬로 접속된 저항(14b1) 및 저항(14b2)을 가진다. 이들 저항값은 서로 같을 수도 있고 다르게 할 수도 있다.
비교 전압 생성부(14)는 저항(14a1), 저항(14a2)의 접속점(B)의 전압 및 저항(14b1), 저항(14b2)의 접속점(C)의 전압을 비교 전압으로서 각각 생성한다.
제어부(15)는 비교 전압 및 유지 회로(13)에 유지된 기준 전압을 간헐적으로 비교한다. 제어부(15)는 그 비교 결과가 전원 전압의 변동을 나타내는 소정 조건을 만족하는 경우에 위상 조정 회로(107a)에 위상 조정 동작을 실행시키며, 또한 유지 회로(13)에 유지된 기준 전압을 전원 전압(VDDQ)에 따라 변경한다.
제어부(15)는 갱신 제어 회로(15a) 및 갱신 제어 회로(15b), 스위치 회로(15c), 비교 회로(15d) 및 비교 회로 (15e), 및 NAND 회로(15f)를 포함한다.
갱신 제어 회로(15a)는 예를 들면 OR 회로이며, 이니셜 신호(INIT) 또는 NAND 회로(15f)의 활성화된 출력 신호("H")를 접수하면 활성화된 인에이블 신호(ENA)를 출력한다.
갱신 제어 회로(15b)는 예를 들면 OR 회로이며, 이니셜 신호(INIT) 또는 NAND 회로(15f)의 활성화된 출력 신호를 접수하면 활성화된 업데이트 신호(UPDATE)를 출력한다.
스위치 회로(15c)는 저항(14a)과 저항(14b)의 접속점(A) 및 유지 회로(13)에 접속되어, 활성화된 업데이트 신호(UPDATE)를 접수하고 있는 경우에 온 상태가 된다. 스위치 회로(15c)로서는 예를 들면 트랜스퍼 게이트가 이용된다.
비교 회로(15d)는 활성화된 비교 타이밍 신호(SCLK)를 접수하는 동안, 접속점(B)의 전압 및 유지 회로(13)에 유지되고 있는 기준 전압을 비교한다. 또한, 비교 회로(15d)는 활성화된 비교 타이밍 신호를 접수하지 않는 경우, "H" 레벨의 신호를 출력한다.
비교 회로(15e)는 활성화된 비교 타이밍 신호(SCLK)를 접수하는 동안, 접속점(C)의 전압 및 유지 회로(13)에 유지되고 있는 기준 전압을 비교한다. 또한, 비교 회로(15e)는 활성화된 비교 타이밍 신호를 접수하지 않는 경우, "H" 레벨의 신호를 출력한다.
NAND 회로(15f)는 비교 회로(15d) 및 비교 회로(15e) 각각의 출력을 접수하고, 각각의 출력의 NAND 논리 연산 결과를 갱신 제어 회로(15a) 및 갱신 제어 회로(15b)에 출력한다.
이어서, 동작을 설명한다.
도 4는, 위상 조정 회로(107a) 및 위상 조정 제어 회로(107b)의 동작을 설명하기 위한 타이밍 차트이다.
시각(t0)에서는, 반도체 장치(100)와 접속된 도시하지 않은 제어 회로는, 먼저 전원 투입 후의 소위 이니셜 시퀀스 시에 위상 조정 회로(107a)를 활성화하기 위해 리셋 신호를 커맨드 단자군(102)으로 출력하고, 나아가 이니셜 시퀀스인 것을 나타내는 이니셜 신호를 커맨드 단자군(102)에 출력한다.
리셋 신호와 이니셜 신호는 각각 커맨드 단자군(102)을 통해 커맨드 입력회로(108)에 공급된다.
커맨드 입력 회로(108)는 커맨드 단자군(102)으로부터 리셋 신호를 접수하면, 활성화된 리셋 신호(RESET)(도 4의 신호(P1))를 위상 조정 회로(107a)와 위상 조정 제어 회로(107b)에 출력한다. 또한, 커맨드 입력 회로(108)는 커맨드 단자군(102)으로부터 이니셜 신호를 접수하면, 활성화된 이니셜 신호(INIT)(도 4의 신호(P2))를 위상 조정 제어 회로(107b)로 출력한다.
위상 조정 회로(107a)에서는 카운터 회로(5)가 활성화된 리셋 신호(RESET)를 접수하고, 활성화된 리셋 신호(RESET)에 따라 카운트값을 프리셋값으로 초기화한다.
한편, 위상 조정 제어 회로(107b)에서는 SR 래치(11)가 활성화된 리셋 신호(RESET)를 접수하고, 활성화된 리셋 신호(RESET)에 따라 출력 단자(Q)로부터의 출력 신호를 비활성화("L")한다. SR 래치(11)의 출력 단자(Q)로부터의 출력 신호가 비활성화("L")되면 판정 타이밍 제어 회로(12)는 비활성 상태가 되며, 비교 타이밍 신호(SCLK)를 비활성화("L")한다.
그 후 위상 조정 제어 회로(107b)에서는, 갱신 제어 회로(15a)는 활성화된 이니셜 신호(INIT)를 접수하면 활성화된 이니셜 신호(INIT)에 따라 활성화된 인에이블 신호(ENA)(도 4의 신호(P3))를 위상 조정 회로(107a)로 출력하고, 갱신 제어 회로(15b)는 활성화된 이니셜 신호(INIT)를 접수하면 활성화된 이니셜 신호(INIT)에 따라 활성화된 업데이트 신호(UPDATE)(도 4의 신호(P4))를 스위치 회로(15c)로 출력한다.
위상 조정 회로(107a)에서는, 위상 비교 회로(3), 갱신 타이밍 발생 회로(4) 및 카운터 회로(5)는 각각 활성화된 인에이블 신호(ENA)를 접수하면 위상 조정 동작(도 4의 위상(P101))을 개시한다.
한편, 스위치 회로(15c)는 활성화된 업데이트 신호(UPDATE)를 접수하면 온 상태가 된다. 이 때문에 유지 회로(13)에는 스위치 회로(15c)를 통해 접속점(A)의 전압이 공급되고, 유지회로(13)는 접속점(A)의 전압을 기준 전압(D)으로서 유지한다(도 4의 타이밍(T11)).
그 후, 위상 조정 회로(107a)에서의 위상 조정 동작에 의해 내부 클럭 신호(ICLK)의 위상과 레플리카 클럭 신호(RCLK)의 위상이 일치한 상황이 되면(시각(t1)), 카운터 회로(5)는 활성화된 락 신호(LOCK)(도 4의 신호(P5))를 위상 비교 회로(3), 갱신 타이밍 발생 회로(4) 및 SR 래치(11)로 출력하고, 그 후 동작을 정지한다.
위상 비교 회로(3)와 갱신 타이밍 발생 회로(4)는 활성화된 락 신호(LOCK)를 접수하면 동작을 정지한다.
또한, SR 래치(11)는 활성화된 락 신호(LOCK)를 접수하면 출력 단자(Q)로부터의 출력 신호를 활성화한다.
SR 래치(11)의 출력 단자(Q)로부터의 출력 신호가 활성화되면 판정 타이밍 제어 회로(12)는 활성 상태가 되며, 내부 클럭 신호(ICLK)를 소정 횟수 카운트할 때마다 활성화된 비교 타이밍 신호(SCLK)(도 4에서, 시각(t2)에서의 신호(P6), 시각(t3)에서의 신호(P7), 시각(t4)에서의 신호(P8), 시각(t5)에서의 신호(P9), 시각(t6)에서의 신호(P10))를 비교 회로(15d) 및 비교회로(15e)에 출력한다.
비교 회로(15d) 및 비교 회로(15e)는 활성화된 비교 타이밍 신호(SCLK)를 접수하면 활성 상태가 되며, 비교 회로(15d)는 접속점(B)의 전압과 유지 회로(13)에 유지되어 있는 기준 전압(D)을 비교하고, 비교 회로(15e)는 접속점(C)의 전압과 유지 회로(13)에 유지되어 있는 기준 전압(D)을 비교한다.
시각(t2)에서는 접속점(B)의 전압이 기준 전압(D)보다 높고 기준 전압(D)가 접속점(C)의 전압보다 높기 때문에, 비교회로(15d)의 출력 신호가 "H"가 되고 비교회로(15e)의 출력신호도 "H" 가 된다.
이 때문에 NAND 회로(15f)의 출력 신호(E)는 불활성 상태("L")가 되며, 갱신 제어 회로(15a)로부터의 인에이블 신호(ENA)와 갱신 제어 회로(15b)로부터의 업데이트 신호(UPDATE)는 모두 활성화되지 않는다.
따라서, 위상 조정 회로(107a)는 시각(t2)에서 활성화된 비교 타이밍 신호(SCLK)(도 4의 신호(P6))에 따라 위상 조정 동작을 실행하지 않는다. 또한, 유지 회로(13)에 유지된 기준 전압(D)도 시각(t2)에 있어서 활성화된 비교 타이밍 신호(SCLK)(도 4의(P6))에 따라 갱신되지 않는다.
나아가, 접속점(B)의 전압이 기준 전압(D)보다 높고 기준 전압(D)가 접속점(C)의 전압보다 높은 상황은, 전원 전압의 변화가 크지 않으며 위상 조정 회로(107a)가 내부 클럭 신호(ICLK)와 입출력용 클럭 신호(LCLK)와의 위상차를 재조정할 필요성이 적은 상황이다.
이렇듯 접속점(B)의 전압이 기준 전압(D)보다 높고 기준 전압(D)가 접속점(C)의 전압보다 높은 상황, 즉 위상 조정 동작이 재실행될 필요성이 작은 상황에서는 위상 조정 동작이 수행되지 않으며, 따라서 전력 소비를 억제할 수 있게 된다.
또한, 비교 회로(15d) 및 비교 회로(15e)는 활성화된 비교 타이밍 신호(SCLK)를 접수하지 않은 경우 "H" 레벨의 신호를 출력한다. 따라서, 이 경우에도 갱신 제어 회로(15a)로부터의 인에이블 신호(ENA)와 갱신 제어 회로(15b)로부터의 업데이트 신호(UPDATE)는 모두 활성화되지 않는다.
그 후의 시각(t3)에서는 전원 전압(VDDQ)/전원 전압(VSSQ)의 변동에 따라 접속점(B)의 전압과 접속점(C)의 전압이 모두 기준 전압(D)보다 낮아진다. 이 때문에, 비교 회로(15d)의 출력 신호가 "L" 이 되고 비교 회로(15e)의 출력 신호가 "H" 가 된다.
따라서 NAND 회로(15f)의 출력 신호(E)는 활성 상태("H")가 되며(도 4의 신호(P11)), 갱신 제어 회로(15a)로부터의 인에이블 신호(ENA)와 갱신 제어 회로(15b)로부터의 업데이트 신호(UPDATE)는 모두 활성화된다(도 4의 신호(P12) 및 신호(P13)).
따라서, 위상 조정 회로(107a)는 활성화된 인에이블 신호(ENA)(도 4의 신호(P12))에 따라 위상 조정 동작을 실행한다(도 4의 위상(P102)).
또한, 유지 회로(13)에 유지된 기준 전압(D)도 활성화된 업데이트 신호(UPDATE)(도 4의 신호(P13))에 따라 도 4의 타이밍(T12)에서의 접속점(A)의 전압값으로 변경된다.
그 후의 시각(t4)에서는, 접속점(B)의 전압이 기준 전압(D)보다 높고 기준 전압(D)가 접속점(C)의 전압보다 높기 때문에, 비교 회로(15d)의 출력 신호가 "H"가 되고 비교 회로(15e)의 출력 신호도 "H"가 된다. 이 때문에 시각(t2)일 때와 마찬가지로 위상 조정 동작은 실행되지 않으며, 유지 회로(13)에 유지된 기준 전압(D)도 갱신되지 않는다.
그 후의 시각(t5)에서는, 전원 전압(VDDQ)/전원 전압(VSSQ)의 변동에 의해 접속점(B)의 전압과 접속점(C)의 전압 모두가 기준 전압(D)보다 높아져 있다. 이 때문에, 비교 회로(15d)의 출력 신호가 "H"가 되고 비교 회로(15e)의 출력 신호가 "L"이 된다.
따라서 NAND 회로(15f)의 출력 신호(E)는 활성 상태("H")가 되며(도 4의 신호(P14)), 갱신 제어 회로(15a)로부터의 인에이블 신호(ENA)와 갱신 제어 회로(15b)로부터의 업데이트 신호(UPDATE)는 모두 활성화된다(도 4의 신호(P15) 및 신호(P16)).
따라서, 위상 조정 회로(107a)는 활성화된 인에이블 신호(ENA)(도 4의 신호(P15))에 따라 위상 조정 동작을 실행한다(도 4의 위상(P103)).
또한 유지 회로(13)에 유지된 기준 전압(D)도, 활성화된 업데이트 신호(UPDATE)(도 4의 신호(P16))에 따라 도 4의 타이밍(T13)에서의 접속점(A)의 전압값으로 변경된다.
그 후의 시각(t6)에서는, 접속점(B)의 전압이 기준 전압(D)보다 높고 기준 전압(D)가 접속점(C)의 전압보다 높기 때문에, 비교 회로(15d)의 출력 신호가 "H"가 되고 비교 회로(15e)의 출력 신호도 "H"가 된다. 이 때문에 시각(t2)일 때와 마찬가지로 위상 조정 동작은 실행되지 않으며, 유지 회로(13)에 유지된 기준 전압(D)도 변경되지 않는다.
이어서, 본 실시형태의 효과를 설명한다.
위상 조정 제어 회로(107b) 안의 제어부(15)는 비교 전압 생성부(14)로부터의 비교 전압과 유지 회로(13)에 유지된 기준 전압을 간헐적으로 비교하여, 그 비교 결과가 전원 전압(VDDQ)의 변동을 나타내는 소정 조건을 만족하는 경우에 위상 조정 회로(107a)에 위상 조정 동작을 실행시키고, 또한 유지 회로(13)에 유지된 기준 전압을 전원 전압(VDDQ)에 따라 변경한다.
이 때문에 전원 전압이 변동되고 있는 상황에서도 직전에 이용한 기준 전압과 해당 전압의 비교 결과가 소정 조건을 만족하지 않는, 즉 비교차가 작은 경우에는 위상 조정 동작을 실시하지 않고 소비 전류를 삭감할 수 있게 된다.
또한, 위상 조정 동작을 실행하는 경우, 그 실행 시의 전압을 기준 전압으로서 변경한다. 위상 조정 동작이 필요해지는 것은 전원 전압이 이전에 갱신되었을 때로부터 크게 변화했기 때문으로, 전원 전압의 절대값과는 반드시 관련되지 않는다. 즉, 한번 크게 변화한 후에 안정되었을 경우, 큰 변화 시에 갱신된 후에는 반드시 위상 조정을 수행할 필요는 없다. 이렇듯 필요성이 낮은 위상 조정 동작의 실행을 억제할 수 있게 된다.
본 실시형태에서는, 제어부(15)는 비교 결과가 소정 조건을 만족하는 경우에 활성화된 인에이블 신호(ENA)를 위상 조정 회로(107a)로 출력한다. 위상 조정 회로(107a)는 활성화된 인에이블 신호(ENA)를 접수한 경우에 위상 조정 동작을 실시한다.
이 때문에, 활성화된 인에이블 신호(ENA)를 이용하여 위상 조정 동작의 실행을 제어할 수 있게 된다.
실시형태를 참조하여 본원 발명을 설명하였으나, 본원 발명은 상기 실시형태에 한정되지 않는다. 본원 발명의 구성이나 상세에는, 본원 발명의 범위 안에서 당업자가 이해할 수 있는 다양한 변경을 실시할 수 있다. 이 출원은 2013년 1월 16일에 출원된 일본 출원 특허 2013-5411을 기초로 하는 우선권을 주장하며, 그 개시의 전부를 여기에 포함한다.
100 반도체 장치
101 클럭 단자군
102 커맨드 단자군
103 어드레스 단자군
104 데이터 입출력 단자군
105 전원 단자군
106 클럭 입력 회로
107 입출력용 클럭 생성부
107a 위상 조정 회로
107b 위상 조정 제어 회로
108 커맨드 입력 회로
109 커맨드 디코드 회로
110 리프레쉬 제어 회로
111 어드레스 입력 회로
112 어드레스 래치 회로
113 모드 레지스터
114 메모리 셀 어레이
115 로우 디코더
116 컬럼 디코더
117 FIFO 회로
118 입출력 회로
119 내부 전원 발생 회로
BL 비트선
WL 워드선
MC 메모리 셀
1 신호 조정 회로
2 레플리카 회로
3 위상 비교 회로
4 갱신 타이밍 발생 회로
5 카운터 회로
11 SR 래치
12 판정 타이밍 제어 회로
13 유지 회로
14 비교 전압 생성부
14a, 14a1, 14a2, 14b, 14b1, 14b2 저항
15 제어부
15a, 15b 갱신 제어 회로
15c 스위치 회로
15d, 15e 비교 회로
15f NAND 회로

Claims (8)

  1. 입력 신호를 바탕으로 출력 신호를 생성하고, 또한 상기 입력 신호와 상기 출력 신호의 위상차를 소정값으로 설정하는 조정 동작을 실행할 수 있는 위상 조정부,
    기준 전압을 유지하는 유지부,
    전원 전압에 의존하는 비교 전압을 생성하는 비교 전압 생성부, 및
    상기 비교 전압과 상기 유지부에 유지된 기준 전압을 간헐적으로 비교하여, 해당 비교 결과가 상기 전원 전압의 변동을 나타내는 소정 조건을 만족하는 경우, 상기 위상 조정부에 상기 조정 동작을 실행시키며, 또한 상기 유지부에 유지된 기준 전압을 상기 전원 전압에 따라 변경하는 제어부를 포함하는 출력 신호 생성 장치.
  2. 제1항에 있어서,
    상기 제어부는, 상기 비교 결과가 상기 소정 조건을 만족하는 경우 조정용 신호를 상기 위상 조정부로 출력하고,
    상기 위상 조정부는, 상기 조정용 신호를 접수한 경우 상기 조정 동작을 실행하는 출력 신호 생성 장치.
  3. 제1항 또는 제2항에 있어서,
    직렬로 접속되어 상기 전원 전압을 분할하는 제1 및 제2 저항을 포함하고,
    상기 제어부는, 상기 비교 결과가 상기 소정 조건을 만족하는 경우 상기 위상 조정부에 상기 조정 동작을 실행시키고, 또한 상기 유지부에 유지된 기준 전압값을 그 시점에서의 상기 제1 및 제2 저항의 접속점의 전압값으로 변경하는 출력 신호 생성 장치.
  4. 제3항에 있어서,
    상기 비교 전압 생성부는, 상기 제1 및 제2 저항을 포함하며,
    상기 제1 저항은, 직렬로 접속된 제3 및 제4 저항을 가지며,
    상기 제2 저항은, 직렬로 접속된 제5 및 제6 저항을 가지며,
    상기 비교 전압 생성부는, 상기 제3 및 제4 저항의 접속점인 제1 접속점의 전압, 및 상기 제5 및 제6 저항의 접속점인 제2 접속점의 전압을 상기 비교 전압으로서 각각 생성하는 출력 신호 생성 장치.
  5. 제4항에 있어서,
    상기 소정 조건은, 상기 유지부에 유지된 기준 전압이 상기 제1 접속점의 전압 및 상기 제2 접속점의 전압 각각보다 높고, 또는 상기 제1 접속점의 전압 및 상기 제2 접속점의 전압 각각보다 낮다는 조건인 출력 신호 생성 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제어부는, 상기 입력 신호를 바탕으로 특정된 주기로 상기 비교 전압과 상기 유지부에 유지되어 있는 기준 전압을 비교하는 출력 신호 생성 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 출력 신호 생성 장치,
    메모리 셀, 및
    상기 출력 신호 생성 장치에서 생성된 출력 신호에 따라 상기 메모리 셀에 데이터를 기록하고, 또는 상기 메모리 셀로부터의 데이터의 독출을 실시하는 입출력부를 포함하는 반도체 장치.
  8. 입력 신호에 근거하여 출력 신호를 생성하고 상기 입력 신호와 상기 출력 신호의 위상차를 소정값으로 설정하는 조정 동작을 실행할 수 있는 위상 조정부를 포함하는 출력 신호 생성 장치가 수행하는 출력 신호 생성 방법으로서,
    유지부에 기준 전압을 유지하고,
    전원 전압에 의존하는 비교 전압을 생성하며,
    상기 비교 전압과 상기 유지부에 유지된 기준 전압을 간헐적으로 비교하여, 해당 비교 결과가 상기 전원 전압의 변동을 나타내는 소정 조건을 만족하는 경우, 상기 위상 조정부에 상기 조정 동작을 실행시키며, 또한 상기 유지부에 유지된 기준 전압을 상기 전원 전압에 따라 변경하는 출력 신호 생성 방법.
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