JPH11176158A - ラッチ回路、データ出力回路及びこれを有する半導体装置 - Google Patents
ラッチ回路、データ出力回路及びこれを有する半導体装置Info
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- JPH11176158A JPH11176158A JP9340082A JP34008297A JPH11176158A JP H11176158 A JPH11176158 A JP H11176158A JP 9340082 A JP9340082 A JP 9340082A JP 34008297 A JP34008297 A JP 34008297A JP H11176158 A JPH11176158 A JP H11176158A
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Abstract
(57)【要約】
【課題】 回路遅延を小さくして高速動作が行えるラッ
チ回路、データ出力回路及びデータ出力回路を有する半
導体装置を提供することを目的とする。 【解決手段】 Ｎビットのパラレルデータが入力する入
力端子に並列に接続された複数のＮビット構成のデータ
ラッチ回路と、該データラッチ回路を順番にデータ入力
状態とし、前記パラレルデータを所定の順番で前記複数
のデータラッチ回路に入力させるデータ入力制御回路
と、前記データラッチ回路にラッチされたデータを、ラ
ッチされた順番でかつＭビット（Ｎ≧Ｍ）の出力端子に
異なるタイミングで出力させるデータ出力制御回路とを
有する。
チ回路、データ出力回路及びデータ出力回路を有する半
導体装置を提供することを目的とする。 【解決手段】 Ｎビットのパラレルデータが入力する入
力端子に並列に接続された複数のＮビット構成のデータ
ラッチ回路と、該データラッチ回路を順番にデータ入力
状態とし、前記パラレルデータを所定の順番で前記複数
のデータラッチ回路に入力させるデータ入力制御回路
と、前記データラッチ回路にラッチされたデータを、ラ
ッチされた順番でかつＭビット（Ｎ≧Ｍ）の出力端子に
異なるタイミングで出力させるデータ出力制御回路とを
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、受け取ったデータ
を所定のタイミングで出力するラッチ機能を有するデー
タ出力回路に関し、更にこのようなデータ出力回路を有
するメモリデバイス等の半導体装置に関する。
を所定のタイミングで出力するラッチ機能を有するデー
タ出力回路に関し、更にこのようなデータ出力回路を有
するメモリデバイス等の半導体装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
い、メモリデバイス等の半導体装置においても高速化が
要求されており、パイプライン技術を取り入れた半導体
装置の開発が盛んに行われている。パイプライン技術と
は、デバイス内でシリアルに行われる一連の処理（メモ
リでは、アドレスの取り込み、アドレスのデコード、セ
ルからのデータの読み出し、出力回路へのデータの転
送、データの出力）を分割して、第１の命令に対する第
１の処理を実行後に、第１の命令に対する第２の処理を
開始すると共に、第２の命令に対する第１の処理を開始
することで、実行的に命令処理速度を向上させる技術で
ある。
い、メモリデバイス等の半導体装置においても高速化が
要求されており、パイプライン技術を取り入れた半導体
装置の開発が盛んに行われている。パイプライン技術と
は、デバイス内でシリアルに行われる一連の処理（メモ
リでは、アドレスの取り込み、アドレスのデコード、セ
ルからのデータの読み出し、出力回路へのデータの転
送、データの出力）を分割して、第１の命令に対する第
１の処理を実行後に、第１の命令に対する第２の処理を
開始すると共に、第２の命令に対する第１の処理を開始
することで、実行的に命令処理速度を向上させる技術で
ある。
【０００３】通常、パイプライン技術は、シリアルに実
行されるべき複数の処理をそれぞれの処理時間が同じに
なるように分割し、分割された処理を実行する処理回路
の出力側にラッチ回路を設けることで実現することがで
きるが、半導体装置ではそれぞれの処理時間が同じとな
る位置にラッチ回路を設けることが困難である場合が多
い。
行されるべき複数の処理をそれぞれの処理時間が同じに
なるように分割し、分割された処理を実行する処理回路
の出力側にラッチ回路を設けることで実現することがで
きるが、半導体装置ではそれぞれの処理時間が同じとな
る位置にラッチ回路を設けることが困難である場合が多
い。
【０００４】そこで、メモリデバイス等の半導体装置に
おいては、論理回路の伝搬を利用してパイプを構成し、
出力回路の近辺にデータラッチ回路を備えることで、デ
ータ出力のレイテンシ、すなわち、リードコマンドの入
力から何クロック目でデータを出力するかを制御するウ
ェーブパイプラインと呼ばれるパイプライン方式を採用
することが多い。ＭＰＵの高速化に対応してウェーブパ
イプライン動作を高速で動作させるためには、ラッチ機
能とパラレル・シリアル変換機能を有するデータ出力回
路の遅延が問題となる。
おいては、論理回路の伝搬を利用してパイプを構成し、
出力回路の近辺にデータラッチ回路を備えることで、デ
ータ出力のレイテンシ、すなわち、リードコマンドの入
力から何クロック目でデータを出力するかを制御するウ
ェーブパイプラインと呼ばれるパイプライン方式を採用
することが多い。ＭＰＵの高速化に対応してウェーブパ
イプライン動作を高速で動作させるためには、ラッチ機
能とパラレル・シリアル変換機能を有するデータ出力回
路の遅延が問題となる。
【０００５】
【従来の技術】図８は、シンクロナスＤＲＡＭ装置（以
下、ＳＤＲＡＭ装置）のデータ出力回路の従来構成を示
す回路図である。図示するデータ出力回路は、ラッチ回
路を構成するポインタ形式のＦｉＦｏメモリ１０、パラ
レル・シリアル変換回路（以下、ＰＳ変換回路という）
２０及び出力部３０を有する。ＦｉＦｏメモリ１０はメ
モリコア部（図示を省略してある）からのデータバスに
接続されたデータ入力端子ＭＤＢ０、ＭＤＢ１、ＭＤＢ
２及びＭＤＢ３に接続され、パラレル形式の入力データ
をラッチして、ラッチした順番にＰＳ変換回路２０に出
力する。ＰＳ変換回路２０は、４ビットのパラレルデー
タを２つのシリアルデータ列に変換して（４：２のパラ
レル・シリアル変換）、出力部３０に出力する。出力部
３０は、２つのシリアルデータ列を１つのシリアルデー
タ列に変換する（２：１のパラレル・シリアル変換）。
下、ＳＤＲＡＭ装置）のデータ出力回路の従来構成を示
す回路図である。図示するデータ出力回路は、ラッチ回
路を構成するポインタ形式のＦｉＦｏメモリ１０、パラ
レル・シリアル変換回路（以下、ＰＳ変換回路という）
２０及び出力部３０を有する。ＦｉＦｏメモリ１０はメ
モリコア部（図示を省略してある）からのデータバスに
接続されたデータ入力端子ＭＤＢ０、ＭＤＢ１、ＭＤＢ
２及びＭＤＢ３に接続され、パラレル形式の入力データ
をラッチして、ラッチした順番にＰＳ変換回路２０に出
力する。ＰＳ変換回路２０は、４ビットのパラレルデー
タを２つのシリアルデータ列に変換して（４：２のパラ
レル・シリアル変換）、出力部３０に出力する。出力部
３０は、２つのシリアルデータ列を１つのシリアルデー
タ列に変換する（２：１のパラレル・シリアル変換）。
【０００６】ＦｉＦｏメモリ１０は、４つのデータラッ
チ回路ＤＬＡＴ０〜ＤＬＡＴ４と、入力ポインタ１１と
出力ポインタ１２とを有する。各データラッチ回路は、
入力ポインタ１１で制御される４つのＭＯＳトランジス
タで構成される入力トランスファゲート、ラッチ素子La
tch0〜Latch3、及び出力ポインタ１２で制御される４つ
のＭＯＳトランジスタで構成される出力トランスファゲ
ートを有する。
チ回路ＤＬＡＴ０〜ＤＬＡＴ４と、入力ポインタ１１と
出力ポインタ１２とを有する。各データラッチ回路は、
入力ポインタ１１で制御される４つのＭＯＳトランジス
タで構成される入力トランスファゲート、ラッチ素子La
tch0〜Latch3、及び出力ポインタ１２で制御される４つ
のＭＯＳトランジスタで構成される出力トランスファゲ
ートを有する。
【０００７】ＰＳ変換回路２０は、ラッチ素子Latch00
〜Latch30 、Latch22 、Latch32 、トランジスタで構成
されるトランスファゲート及びこれらを制御するパラレ
ル・シリアルポインタ（以下、ＰＳポインタという）２
１を具備する。出力部３０は、ラッチ素子Latch0、Latc
h1、出力クロック発生器３１、出力バッファ３２、出力
トランジスタ３３及びデータ出力端子ＤＱを有する。
〜Latch30 、Latch22 、Latch32 、トランジスタで構成
されるトランスファゲート及びこれらを制御するパラレ
ル・シリアルポインタ（以下、ＰＳポインタという）２
１を具備する。出力部３０は、ラッチ素子Latch0、Latc
h1、出力クロック発生器３１、出力バッファ３２、出力
トランジスタ３３及びデータ出力端子ＤＱを有する。
【０００８】図９は、図８に示すデータ出力回路の動作
を示すタイミング図である。まず、リードコマンドを外
部から受け、メモリコア部から読み出されたデータ”
０”〜”１９”は、Ｄパルス信号に同期してデータバス
を転送し、データ入力端子ＭＤＢ０〜ＭＤＢ３を介して
ＦｉＦｏメモリ１０に与えられる。入力されたデータ
は、入力ポインタ１１からの制御信号ｐｉ０〜ｐｉ３に
応答して、データラッチ回路ＤＬＡＴ０〜ＤＬＡＴ３の
Latch0〜Latch3にラッチされる。なお、図９では、デー
タラッチ回路ＤＬＡＴ０のLatch0をＤＬＡＴ０＿Ｌ０と
示してある。例えば制御信号ｐｉ０に応答して、データ
ラッチ回路ＤＬＡＴ０のラッチ素子ＤＬＡＴ０＿Ｌ０
（Latch0）〜ＤＬＡＴ３＿Ｌ３（Latch3）はそれぞれ、
入力データ”０”〜”３”をラッチする。そして、出力
ポインタ１２の制御信号ｐｏ１〜ｐｏ３に応答して、ラ
ッチされたデータはＦｏｕｔ０〜Ｆｏｕｔ３に出力され
る。
を示すタイミング図である。まず、リードコマンドを外
部から受け、メモリコア部から読み出されたデータ”
０”〜”１９”は、Ｄパルス信号に同期してデータバス
を転送し、データ入力端子ＭＤＢ０〜ＭＤＢ３を介して
ＦｉＦｏメモリ１０に与えられる。入力されたデータ
は、入力ポインタ１１からの制御信号ｐｉ０〜ｐｉ３に
応答して、データラッチ回路ＤＬＡＴ０〜ＤＬＡＴ３の
Latch0〜Latch3にラッチされる。なお、図９では、デー
タラッチ回路ＤＬＡＴ０のLatch0をＤＬＡＴ０＿Ｌ０と
示してある。例えば制御信号ｐｉ０に応答して、データ
ラッチ回路ＤＬＡＴ０のラッチ素子ＤＬＡＴ０＿Ｌ０
（Latch0）〜ＤＬＡＴ３＿Ｌ３（Latch3）はそれぞれ、
入力データ”０”〜”３”をラッチする。そして、出力
ポインタ１２の制御信号ｐｏ１〜ｐｏ３に応答して、ラ
ッチされたデータはＦｏｕｔ０〜Ｆｏｕｔ３に出力され
る。
【０００９】ＰＳ変換回路２０のＰＳポインタ２１が出
力する制御信号ｐｓ０に応答して、データＦｏｕｔ０〜
Ｆｏｕｔ３はそれぞれラッチ素子Latch00 〜Latch30 に
入力される。そして、制御信号ｐｓ１によってラッチ素
子Latch00 のデータがＰＳｏｕｔ０に出力される。制御
信号ｐｓ２によってラッチ素子Latch10 のデータがＰＳ
ｏｕｔ１に出力され、ラッチ素子Latch20 とLatch30 の
データがそれぞれラッチ素子Latch22 とLatch32 に転送
される。制御信号ｐｓ３によって、ラッチ素子Latch22
のデータがＰＳｏｕｔ０に出力される。制御信号ｐｓ０
によってラッチ素子Latch ３２のデータがＰＳｏｕｔ１
に出力される。そして、ラッチ素子Latch00 〜Latch30
に次のデータが入力される。
力する制御信号ｐｓ０に応答して、データＦｏｕｔ０〜
Ｆｏｕｔ３はそれぞれラッチ素子Latch00 〜Latch30 に
入力される。そして、制御信号ｐｓ１によってラッチ素
子Latch00 のデータがＰＳｏｕｔ０に出力される。制御
信号ｐｓ２によってラッチ素子Latch10 のデータがＰＳ
ｏｕｔ１に出力され、ラッチ素子Latch20 とLatch30 の
データがそれぞれラッチ素子Latch22 とLatch32 に転送
される。制御信号ｐｓ３によって、ラッチ素子Latch22
のデータがＰＳｏｕｔ０に出力される。制御信号ｐｓ０
によってラッチ素子Latch ３２のデータがＰＳｏｕｔ１
に出力される。そして、ラッチ素子Latch00 〜Latch30
に次のデータが入力される。
【００１０】この結果、出力ＰＳｏｕｔ０はデータ”
０”、”２”、”４”・・・のデータ列となり、出力Ｐ
Ｓｏｕｔ１はデータ”１”、”３”、”５”・・・のデ
ータ列となる。すなわち、Ｆｏｕｔ０〜Ｆｏｕｔ３のパ
ラレルデータは、ＰＳｏｕｔ０、ＰＳｏｕｔ１のように
２つのシリアルデータ列に変換される。すなわち、４：
２のパラレル・シリアル変換が行われる。そして、出力
部３０の出力タイミングを制御する２つのトランスファ
ゲートで、出力クロック発生器３１が出力する相補関係
にある出力タイミング・クロックｏｃｌｋ０とｏｃｌｋ
１によって、２：１のパラレル・シリアル変換が行われ
る。このようにして得られたシリアルデータは、出力バ
ッファ３２及び出力トランジスタ３３を介して、データ
出力端子ＤＱに出力される。なお、出力クロック発生器
３１は、外部から供給される出力イネーブル信号ＯＥと
クロック信号ＣＬＫとから、出力タイミング・クロック
ｏｃｌｋ０とｏｃｌｋ１を生成する。
０”、”２”、”４”・・・のデータ列となり、出力Ｐ
Ｓｏｕｔ１はデータ”１”、”３”、”５”・・・のデ
ータ列となる。すなわち、Ｆｏｕｔ０〜Ｆｏｕｔ３のパ
ラレルデータは、ＰＳｏｕｔ０、ＰＳｏｕｔ１のように
２つのシリアルデータ列に変換される。すなわち、４：
２のパラレル・シリアル変換が行われる。そして、出力
部３０の出力タイミングを制御する２つのトランスファ
ゲートで、出力クロック発生器３１が出力する相補関係
にある出力タイミング・クロックｏｃｌｋ０とｏｃｌｋ
１によって、２：１のパラレル・シリアル変換が行われ
る。このようにして得られたシリアルデータは、出力バ
ッファ３２及び出力トランジスタ３３を介して、データ
出力端子ＤＱに出力される。なお、出力クロック発生器
３１は、外部から供給される出力イネーブル信号ＯＥと
クロック信号ＣＬＫとから、出力タイミング・クロック
ｏｃｌｋ０とｏｃｌｋ１を生成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ出力回路は、ＦｉＦｏメモリ１０とＰＳ変換
回路２０とが個別に形成されているので回路遅延が大き
く、高速動作が行えないという問題点がある。従って、
本発明は従来技術の問題点を解決し、回路遅延を小さく
して高速動作が行えるラッチ回路、データ出力回路及び
データ出力回路を有する半導体装置を提供することを目
的とする。
来のデータ出力回路は、ＦｉＦｏメモリ１０とＰＳ変換
回路２０とが個別に形成されているので回路遅延が大き
く、高速動作が行えないという問題点がある。従って、
本発明は従来技術の問題点を解決し、回路遅延を小さく
して高速動作が行えるラッチ回路、データ出力回路及び
データ出力回路を有する半導体装置を提供することを目
的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、Ｎビットのパラレルデータが入力する入力端子に並
列に接続された複数のＮビット構成のデータラッチ回路
と、該データラッチ回路を順番にデータ入力状態とし、
前記パラレルデータを所定の順番で前記複数のデータラ
ッチ回路に入力させるデータ入力制御回路と、前記デー
タラッチ回路にラッチされたデータを、ラッチされた順
番でかつＭビット（Ｎ≧Ｍ）の出力端子に異なるタイミ
ングで出力させるデータ出力制御回路とを有することを
特徴とするラッチ回路である。データの出力タイミング
を上記の通り制御することで、Ｎ：Ｍのパラレル・シリ
アル変換を、小さな回路遅延をで高速動作に行える。
は、Ｎビットのパラレルデータが入力する入力端子に並
列に接続された複数のＮビット構成のデータラッチ回路
と、該データラッチ回路を順番にデータ入力状態とし、
前記パラレルデータを所定の順番で前記複数のデータラ
ッチ回路に入力させるデータ入力制御回路と、前記デー
タラッチ回路にラッチされたデータを、ラッチされた順
番でかつＭビット（Ｎ≧Ｍ）の出力端子に異なるタイミ
ングで出力させるデータ出力制御回路とを有することを
特徴とするラッチ回路である。データの出力タイミング
を上記の通り制御することで、Ｎ：Ｍのパラレル・シリ
アル変換を、小さな回路遅延をで高速動作に行える。
【００１３】請求項２に記載の発明は、請求項１におい
て、前記データ出力制御回路は、Ｎ個の整数倍で、かつ
相互に位相の異なるデータ出力タイミング信号を生成し
て、対応するデータラッチ回路に供給し、各データラッ
チ回路は対応するデータ出力タイミング信号に応答して
ラッチしたデータを出力することを特徴とする。データ
の出力タイミングを規定する一例である。
て、前記データ出力制御回路は、Ｎ個の整数倍で、かつ
相互に位相の異なるデータ出力タイミング信号を生成し
て、対応するデータラッチ回路に供給し、各データラッ
チ回路は対応するデータ出力タイミング信号に応答して
ラッチしたデータを出力することを特徴とする。データ
の出力タイミングを規定する一例である。
【００１４】請求項３に記載の発明は、ラッチ回路と出
力部とを有し、前記ラッチ回路は、Ｎビットのパラレル
データが入力する入力端子に並列に接続された複数のＮ
ビット構成のデータラッチ回路と、該データラッチ回路
を順番にデータ入力状態とし、前記パラレルデータを所
定の順番で前記複数のデータラッチ回路に入力させるデ
ータ入力制御回路と、ラッチされたデータを前記データ
ラッチ回路にラッチされた順番でかつＭビット（Ｎ≧
Ｍ）の出力端子に異なるタイミングで出力させるデータ
出力制御回路とを有し、前記出力部はＭビットの出力端
子に出力されるＭビットパラレルのデータをシリアルデ
ータに変換することを特徴とするデータ出力回路であ
る。データの出力タイミングを上記の通り制御すること
で、データの出力タイミングを上記の通り制御すること
で、Ｎ：Ｍのパラレル・シリアル変換を、小さな回路遅
延をで高速動作に行える。
力部とを有し、前記ラッチ回路は、Ｎビットのパラレル
データが入力する入力端子に並列に接続された複数のＮ
ビット構成のデータラッチ回路と、該データラッチ回路
を順番にデータ入力状態とし、前記パラレルデータを所
定の順番で前記複数のデータラッチ回路に入力させるデ
ータ入力制御回路と、ラッチされたデータを前記データ
ラッチ回路にラッチされた順番でかつＭビット（Ｎ≧
Ｍ）の出力端子に異なるタイミングで出力させるデータ
出力制御回路とを有し、前記出力部はＭビットの出力端
子に出力されるＭビットパラレルのデータをシリアルデ
ータに変換することを特徴とするデータ出力回路であ
る。データの出力タイミングを上記の通り制御すること
で、データの出力タイミングを上記の通り制御すること
で、Ｎ：Ｍのパラレル・シリアル変換を、小さな回路遅
延をで高速動作に行える。
【００１５】請求項４に記載の発明は、請求項３に記載
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
相補関係にある２つのクロック信号で、Ｍビットの出力
端子に出力されたデータを選択してシリアルデータに変
換することを特徴とする。データの出力タイミングを規
定する一例である。
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
相補関係にある２つのクロック信号で、Ｍビットの出力
端子に出力されたデータを選択してシリアルデータに変
換することを特徴とする。データの出力タイミングを規
定する一例である。
【００１６】請求項５に記載の発明は、請求項３に記載
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
異なる位相の複数のクロック信号で、Ｍビットの出力端
子に出力されたデータを選択してシリアルデータに変換
することを特徴とする。データの出力タイミングを規定
する一例である。
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
異なる位相の複数のクロック信号で、Ｍビットの出力端
子に出力されたデータを選択してシリアルデータに変換
することを特徴とする。データの出力タイミングを規定
する一例である。
【００１７】請求項６に記載の発明は、請求項４又は請
求項５に記載の前記クロック信号が、前記転送クロック
の２倍の速度であることを特徴とする。データの出力タ
イミングを規定する一例である。請求項７に記載の発明
は、メモリコア部と、これからパラレルに読み出された
Ｎビットのリードデータを入力する入力端子と、該リー
ドデータをシリアルに変換してシリアルデータを出力す
るデータ出力回路とを有し、該データ出力回路はラッチ
回路と出力部とを有し、前記ラッチ回路は、Ｎビットの
リードデータが入力する前記入力端子に並列に接続され
た複数のＮビット構成のデータラッチ回路と、該データ
ラッチ回路を順番にデータ入力状態とし、前記リードデ
ータを所定の順番で前記複数のデータラッチ回路に入力
させるデータ入力制御回路と、ラッチされたリードデー
タを前記データラッチ回路にラッチされた順番でかつＭ
ビット（Ｎ≧Ｍ）の出力端子に異なるタイミングで出力
させるデータ出力制御回路とを有し、前記出力部はＭビ
ットの出力端子に出力されるＭビットパラレルのデータ
をシリアルデータに変換することを特徴とする半導体装
置である。データの出力タイミングを上記の通り制御す
ることで、Ｎ：Ｍのパラレル・シリアル変換を、小さな
回路遅延をで高速動作に行える。
求項５に記載の前記クロック信号が、前記転送クロック
の２倍の速度であることを特徴とする。データの出力タ
イミングを規定する一例である。請求項７に記載の発明
は、メモリコア部と、これからパラレルに読み出された
Ｎビットのリードデータを入力する入力端子と、該リー
ドデータをシリアルに変換してシリアルデータを出力す
るデータ出力回路とを有し、該データ出力回路はラッチ
回路と出力部とを有し、前記ラッチ回路は、Ｎビットの
リードデータが入力する前記入力端子に並列に接続され
た複数のＮビット構成のデータラッチ回路と、該データ
ラッチ回路を順番にデータ入力状態とし、前記リードデ
ータを所定の順番で前記複数のデータラッチ回路に入力
させるデータ入力制御回路と、ラッチされたリードデー
タを前記データラッチ回路にラッチされた順番でかつＭ
ビット（Ｎ≧Ｍ）の出力端子に異なるタイミングで出力
させるデータ出力制御回路とを有し、前記出力部はＭビ
ットの出力端子に出力されるＭビットパラレルのデータ
をシリアルデータに変換することを特徴とする半導体装
置である。データの出力タイミングを上記の通り制御す
ることで、Ｎ：Ｍのパラレル・シリアル変換を、小さな
回路遅延をで高速動作に行える。
【００１８】請求項８に記載の発明は、請求項７に記載
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
相補関係にある２つのクロック信号を外部から供給され
るクロック信号から生成し、該２つのクロック信号に応
じてＭビットの出力端子に出力されたデータを選択して
シリアルデータに変換することを特徴とする。データの
出力タイミングを規定する一例であり、外部からのクロ
ック信号に同期してデータを出力できる。
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
相補関係にある２つのクロック信号を外部から供給され
るクロック信号から生成し、該２つのクロック信号に応
じてＭビットの出力端子に出力されたデータを選択して
シリアルデータに変換することを特徴とする。データの
出力タイミングを規定する一例であり、外部からのクロ
ック信号に同期してデータを出力できる。
【００１９】請求項９に記載の発明は、請求項７に記載
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
異なる位相の複数のクロック信号を外部から供給される
クロック信号から生成し、該複数のクロック信号に応じ
てＭビットの出力端子に出力されたデータを選択してシ
リアルデータに変換することを特徴とする。
の前記出力部が、パラレルデータをデータラッチ回路に
供給する際の転送クロック信号よりも高い周波数でかつ
異なる位相の複数のクロック信号を外部から供給される
クロック信号から生成し、該複数のクロック信号に応じ
てＭビットの出力端子に出力されたデータを選択してシ
リアルデータに変換することを特徴とする。
【００２０】請求項１０に記載の発明は、請求項８又は
９に記載の前記転送クロック信号が、半導体装置内部で
生成したものであることを特徴とする。転送クロック信
号の生成の一例を規定するものである。
９に記載の前記転送クロック信号が、半導体装置内部で
生成したものであることを特徴とする。転送クロック信
号の生成の一例を規定するものである。
【００２１】
【発明の実施の形態】図１は、本発明の第１の実施例に
よるラッチ回路を有するデータ出力回路を示す回路図で
ある。図１中、前述した構成要素と同一のものには同一
の参照番号を付けてある。図示するデータ出力回路は、
パラレル・シリアル変換機能を有するラッチ回路である
ＦｉＦｏメモリ４０と、出力部５０とを有する。ＦｉＦ
ｏメモリ４０は、４：２のパラレル・シリアル変換機能
を有する。これを実現するために、ＦｉＦｏメモリ４０
は、前述した入力ポインタ１１及びデータラッチ回路Ｄ
ＬＡＴ０〜ＤＬＡＴ３に加え、２つの出力ポインタ１３
及び１４を有する。２つの出力ポインタ１３、１４は、
データラッチ回路ＤＬＡＴ０〜ＤＬＡＴ３にラッチされ
たデータを、ラッチされた順番でかつ２つの出力端子ｑ
ｍｐｘ０、ｑｍｐｘ１に異なるタイミングで出力させる
ように制御信号を発生する。
よるラッチ回路を有するデータ出力回路を示す回路図で
ある。図１中、前述した構成要素と同一のものには同一
の参照番号を付けてある。図示するデータ出力回路は、
パラレル・シリアル変換機能を有するラッチ回路である
ＦｉＦｏメモリ４０と、出力部５０とを有する。ＦｉＦ
ｏメモリ４０は、４：２のパラレル・シリアル変換機能
を有する。これを実現するために、ＦｉＦｏメモリ４０
は、前述した入力ポインタ１１及びデータラッチ回路Ｄ
ＬＡＴ０〜ＤＬＡＴ３に加え、２つの出力ポインタ１３
及び１４を有する。２つの出力ポインタ１３、１４は、
データラッチ回路ＤＬＡＴ０〜ＤＬＡＴ３にラッチされ
たデータを、ラッチされた順番でかつ２つの出力端子ｑ
ｍｐｘ０、ｑｍｐｘ１に異なるタイミングで出力させる
ように制御信号を発生する。
【００２２】なお、請求項に記載のデータ入力制御回路
が入力ポインタ１１に相当し、データ出力制御回路が出
力ポインタ１３と１４に相当する。具体的には、出力ポ
インタ１３は、出力タイミング・クロックｏｃｌｋ０か
ら、制御信号ｐｏ００、ｐｏ０２、ｐｏ１０、ｐｏ１
２、ｐｏ２０、ｐｏ２２、ｐｏ３０、ｐｏ３２を生成す
る。また、出力ポインタ１４は出力タイミング・クロッ
クｏｃｌｋ１から、制御信号ｐｏ０１、ｐｏ０３、ｐｏ
１１、ｐｏ１３、ｐｏ２１、ｐｏ２３、ｐｏ３１、ｐｏ
３３を出力する。制御信号ｐｏ００とｐｏ０２はそれぞ
れ、データラッチ回路ＤＬＡＴ０のlatch0とLatch2の出
力側トランスファゲートを制御し、制御信号ｐｏ０１と
ｐｏ０３はそれぞれ、データラッチ回路ＤＬＡＴ０のLa
tch １とlatch3の出力側トランスファゲートを制御す
る。他の制御信号も同様に、出力側トランスファゲート
を制御する。
が入力ポインタ１１に相当し、データ出力制御回路が出
力ポインタ１３と１４に相当する。具体的には、出力ポ
インタ１３は、出力タイミング・クロックｏｃｌｋ０か
ら、制御信号ｐｏ００、ｐｏ０２、ｐｏ１０、ｐｏ１
２、ｐｏ２０、ｐｏ２２、ｐｏ３０、ｐｏ３２を生成す
る。また、出力ポインタ１４は出力タイミング・クロッ
クｏｃｌｋ１から、制御信号ｐｏ０１、ｐｏ０３、ｐｏ
１１、ｐｏ１３、ｐｏ２１、ｐｏ２３、ｐｏ３１、ｐｏ
３３を出力する。制御信号ｐｏ００とｐｏ０２はそれぞ
れ、データラッチ回路ＤＬＡＴ０のlatch0とLatch2の出
力側トランスファゲートを制御し、制御信号ｐｏ０１と
ｐｏ０３はそれぞれ、データラッチ回路ＤＬＡＴ０のLa
tch １とlatch3の出力側トランスファゲートを制御す
る。他の制御信号も同様に、出力側トランスファゲート
を制御する。
【００２３】各データラッチ回路ＤＬＡＴ０〜ＤＬＡＴ
３のLatch0とLatch 2 の出力はそれぞれの出力側トラン
スファゲートを介して接続されｑｍｉｘ０を構成し、La
tch1とLatch3の出力はそれぞれの出力側トランスファゲ
ートを介して接続されｑｍｉｘ１を構成する。出力部５
０は、２つのトランスファゲート、出力クロック発生器
３１、出力バッファ３２、出力トランジスタ３３及びデ
ータ出力端子ＤＱを有する。出力部５０は、従来の出力
部３０にある２つのラッチ素子Latch0、Latch1を具備し
ない。出力部５０は、２：１のパラレル・シリアル変換
を行う。
３のLatch0とLatch 2 の出力はそれぞれの出力側トラン
スファゲートを介して接続されｑｍｉｘ０を構成し、La
tch1とLatch3の出力はそれぞれの出力側トランスファゲ
ートを介して接続されｑｍｉｘ１を構成する。出力部５
０は、２つのトランスファゲート、出力クロック発生器
３１、出力バッファ３２、出力トランジスタ３３及びデ
ータ出力端子ＤＱを有する。出力部５０は、従来の出力
部３０にある２つのラッチ素子Latch0、Latch1を具備し
ない。出力部５０は、２：１のパラレル・シリアル変換
を行う。
【００２４】図２は、図１に示す各ラッチ素子Latch0〜
Latch3の一構成例を示す図である。図示するように、各
ラッチ素子Latch0〜Latch3は２つのインバータからな
る。次に、図１に示すデータ出力回路の動作を、図３に
示すタイミング図を参照して説明する。まず、リードコ
マンドを外部から受け、図１での図示を省略するメモリ
コア部から読み出されたデータ”０”〜”１９”は、Ｄ
パルス信号に同期してデータバスを転送し、データ入力
端子ＭＤＢ０〜ＭＤＢ３を介してＦｉＦｏメモリ４０に
与えられる。入力されたデータは、入力ポインタ１１か
らの制御信号ｐｉ０〜ｐｉ３に応答して、データラッチ
回路ＤＬＡＴ０〜ＤＬＡＴ３のLatch0〜Latch3にラッチ
される。なお、図３では図９と同様に、データラッチ回
路ＤＬＡＴ０のLatch0をＤＬＡＴ０＿Ｌ０と示してあ
る。例えば制御信号ｐｉ０に応答して、データラッチ回
路ＤＬＡＴ０のラッチ素子ＤＬＡＴ０＿Ｌ０（Latch0）
〜ＤＬＡＴ３＿Ｌ３（Latch3）はそれぞれ、入力デー
タ”０”〜”３”をラッチする。ここまでの動作は、前
述した従来技術の動作と同じである。
Latch3の一構成例を示す図である。図示するように、各
ラッチ素子Latch0〜Latch3は２つのインバータからな
る。次に、図１に示すデータ出力回路の動作を、図３に
示すタイミング図を参照して説明する。まず、リードコ
マンドを外部から受け、図１での図示を省略するメモリ
コア部から読み出されたデータ”０”〜”１９”は、Ｄ
パルス信号に同期してデータバスを転送し、データ入力
端子ＭＤＢ０〜ＭＤＢ３を介してＦｉＦｏメモリ４０に
与えられる。入力されたデータは、入力ポインタ１１か
らの制御信号ｐｉ０〜ｐｉ３に応答して、データラッチ
回路ＤＬＡＴ０〜ＤＬＡＴ３のLatch0〜Latch3にラッチ
される。なお、図３では図９と同様に、データラッチ回
路ＤＬＡＴ０のLatch0をＤＬＡＴ０＿Ｌ０と示してあ
る。例えば制御信号ｐｉ０に応答して、データラッチ回
路ＤＬＡＴ０のラッチ素子ＤＬＡＴ０＿Ｌ０（Latch0）
〜ＤＬＡＴ３＿Ｌ３（Latch3）はそれぞれ、入力デー
タ”０”〜”３”をラッチする。ここまでの動作は、前
述した従来技術の動作と同じである。
【００２５】出力ポインタ１３は、図３に示すように、
異なるタイミングで順番に制御信号ｐｏ００、ｐｏ０
２、ｐｏ１０、ｐｏ１２、ｐｏ２０、ｐｏ２２、ｐｏ３
０、ｐｏ３２を出力する。これにより、出力ｑｍｉｘ０
には、”０”、”２”、”４”、・・・のデータ列が得
られる。出力ポインタ１４は、図３に示すように、異な
るタイミングで順番に制御信号ｐｏ０１、ｐｏ０３、ｐ
ｏ１１、ｐｏ１３、ｐｏ２１、ｐｏ２３、ｐｏ３１、ｐ
ｏ３３を出力する。これにより、出力ｑｍｉｘ１には”
１”、”３”、”５”・・・のデータ列が得られる。い
ま、パラレル入力データの数をＮとすると、図１の構成
ではＮ＝４であり、また、ＦｉＦｏメモリ４０の出力数
はＭ＝２なので、Ｎ＞Ｍである。
異なるタイミングで順番に制御信号ｐｏ００、ｐｏ０
２、ｐｏ１０、ｐｏ１２、ｐｏ２０、ｐｏ２２、ｐｏ３
０、ｐｏ３２を出力する。これにより、出力ｑｍｉｘ０
には、”０”、”２”、”４”、・・・のデータ列が得
られる。出力ポインタ１４は、図３に示すように、異な
るタイミングで順番に制御信号ｐｏ０１、ｐｏ０３、ｐ
ｏ１１、ｐｏ１３、ｐｏ２１、ｐｏ２３、ｐｏ３１、ｐ
ｏ３３を出力する。これにより、出力ｑｍｉｘ１には”
１”、”３”、”５”・・・のデータ列が得られる。い
ま、パラレル入力データの数をＮとすると、図１の構成
ではＮ＝４であり、また、ＦｉＦｏメモリ４０の出力数
はＭ＝２なので、Ｎ＞Ｍである。
【００２６】データ列ｑｍｉｘ０は、出力クロック発生
器３１が出力する出力タイミング・クロックｏｃｌｋ０
で出力バッファ３２に与えられ、データ列ｑｍｉｘ１
は、出力タイミング・クロックｏｃｌｋ１で出力バッフ
ァ３２に与えられる。これらの出力タイミング・クロッ
クｏｃｌｋ０、ｏｃｌｋ１は相補関係にあり、Ｄパルス
信号の周期の１／２の周期をもつ。出力バッファ３２に
与えられたシリアルデータ”０”、”１”、”２”・・
・は、出力トランジスタ３２を介してデータ出力端子Ｄ
Ｑに出力される。
器３１が出力する出力タイミング・クロックｏｃｌｋ０
で出力バッファ３２に与えられ、データ列ｑｍｉｘ１
は、出力タイミング・クロックｏｃｌｋ１で出力バッフ
ァ３２に与えられる。これらの出力タイミング・クロッ
クｏｃｌｋ０、ｏｃｌｋ１は相補関係にあり、Ｄパルス
信号の周期の１／２の周期をもつ。出力バッファ３２に
与えられたシリアルデータ”０”、”１”、”２”・・
・は、出力トランジスタ３２を介してデータ出力端子Ｄ
Ｑに出力される。
【００２７】図３と図９とを対比させると分かるよう
に、図３でデータ出力端子ＤＱにデータ”０”が現われ
るタイミングは、図９でのタイミングよりも早い。すな
わち、これは、ラッチ回路であるＦｉＦｏメモリ４０の
出力タイミングを制御することでＦｉＦｏメモリ４０に
パラレル・シリアル変換機能を持たせ、従来のＰＳ変換
回路２０を省略したためである。すなわち、データＭＤ
Ｂ０〜ＭＤＢ３からデータ出力端子ＤＱまでにデータが
通る素子数は、図１に示す構成の方が図８に示す構成よ
りも少ない。
に、図３でデータ出力端子ＤＱにデータ”０”が現われ
るタイミングは、図９でのタイミングよりも早い。すな
わち、これは、ラッチ回路であるＦｉＦｏメモリ４０の
出力タイミングを制御することでＦｉＦｏメモリ４０に
パラレル・シリアル変換機能を持たせ、従来のＰＳ変換
回路２０を省略したためである。すなわち、データＭＤ
Ｂ０〜ＭＤＢ３からデータ出力端子ＤＱまでにデータが
通る素子数は、図１に示す構成の方が図８に示す構成よ
りも少ない。
【００２８】図４は、本発明の第２の実施例によるデー
タ出力回路を示す回路図である。図４中、前述した構成
要素には同一の参照番号を付けてある。図４に示すデー
タ出力回路は、ＦｉＦｏメモリ６０と出力部７０とを有
する。この構成は、出力部７０で４：１のパラレル・シ
リアル変換を行うことを特徴とする。従って、ＦｉＦｏ
部６０は第１の実施例のような４：２のパラレル・シリ
アル変換を行わないが、出力部７０で行うパラレル・シ
リアル変換が可能なように、ラッチしたデータの出力タ
イミングを決めている。この出力タイミングを決めるの
が、図４に示す４つの出力ポインタ１５、１６、１７及
び１８である。ＦｉＦｏメモリ６０の出力ｑｍｉｘ０、
ｑｍｉｘ１、ｑｍｉｘ２及びｑｍｉｘ３は、出力部７０
に出力される。
タ出力回路を示す回路図である。図４中、前述した構成
要素には同一の参照番号を付けてある。図４に示すデー
タ出力回路は、ＦｉＦｏメモリ６０と出力部７０とを有
する。この構成は、出力部７０で４：１のパラレル・シ
リアル変換を行うことを特徴とする。従って、ＦｉＦｏ
部６０は第１の実施例のような４：２のパラレル・シリ
アル変換を行わないが、出力部７０で行うパラレル・シ
リアル変換が可能なように、ラッチしたデータの出力タ
イミングを決めている。この出力タイミングを決めるの
が、図４に示す４つの出力ポインタ１５、１６、１７及
び１８である。ＦｉＦｏメモリ６０の出力ｑｍｉｘ０、
ｑｍｉｘ１、ｑｍｉｘ２及びｑｍｉｘ３は、出力部７０
に出力される。
【００２９】出力部７０の４つのトランスファゲート
は、ＦｉＦｏメモリ６０からの出力ｑｍｉｘ０、ｑｍｉ
ｘ１、ｑｍｉｘ２及びｑｍｉｘ３を受け取る。４つのト
ランスファゲートは、出力クロック発生器３４が出力す
る出力タイミング・クロックｏｃｌｋ０、ｏｃｌｋ１、
ｏｃｌｋ２及びｏｃｌｋ３で制御される。この制御によ
り、４：１のパラレル・シリアル変換が実現できる。ト
ランスファゲートを通ったシリアルデータは、出力バッ
ファ３５及び出力トランジスタ３３を介して、データ出
力端子ＤＱに出力される。
は、ＦｉＦｏメモリ６０からの出力ｑｍｉｘ０、ｑｍｉ
ｘ１、ｑｍｉｘ２及びｑｍｉｘ３を受け取る。４つのト
ランスファゲートは、出力クロック発生器３４が出力す
る出力タイミング・クロックｏｃｌｋ０、ｏｃｌｋ１、
ｏｃｌｋ２及びｏｃｌｋ３で制御される。この制御によ
り、４：１のパラレル・シリアル変換が実現できる。ト
ランスファゲートを通ったシリアルデータは、出力バッ
ファ３５及び出力トランジスタ３３を介して、データ出
力端子ＤＱに出力される。
【００３０】図４に示すデータ出力回路の動作は、図５
に示すタイミング図の通りである。入力データがデータ
ラッチ回路ＤＬＡＴ０〜ＤＬＡＴ３にラッチされるまで
の動作は、第１の実施例と同様である。出力ポインタ１
５は、図５に示すように制御信号ｐｏ００、ｐｏ１０、
ｐｏ２０及びｐｏ３０を発生する。例えば制御信号ｐｏ
１０の立ち上がりエッジは制御信号ｐｏ００の立ち下が
りエッジに一致する。同様に、出力ポインタ１６は制御
信号ｐｏ０１、ｐｏ１１、ｐｏ２１及びｐｏ３１を発生
する。制御信号ｐｏ０１は、制御信号ｐｏ００よりも多
少遅れて立ち上がる。同様に、出力ポインタ１７は制御
信号ｐｏ０２、ｐｏ１２、ｐｏ２２及びｐｏ３２を発生
する。制御信号ｐｏ０２は、制御信号ｐｏ０１よりも多
少遅れて立ち上がる（正確には、ＣＬＫの周期の１／
２）。同様に、出力ポインタ１８は制御信号ｐｏ０３ｐ
ｏ１３、ｐｏ２３及びｐｏ３３を発生する。制御信号ｐ
ｏ０３は、制御信号ｐｏ０２よりも多少遅れて立ち上が
る。いま、パラレル入力データの数をＮとすると、図１
の構成ではＮ＝４であり、また、ＦｉＦｏメモリ４０の
出力数をＭとすると、Ｎ＝Ｍである。
に示すタイミング図の通りである。入力データがデータ
ラッチ回路ＤＬＡＴ０〜ＤＬＡＴ３にラッチされるまで
の動作は、第１の実施例と同様である。出力ポインタ１
５は、図５に示すように制御信号ｐｏ００、ｐｏ１０、
ｐｏ２０及びｐｏ３０を発生する。例えば制御信号ｐｏ
１０の立ち上がりエッジは制御信号ｐｏ００の立ち下が
りエッジに一致する。同様に、出力ポインタ１６は制御
信号ｐｏ０１、ｐｏ１１、ｐｏ２１及びｐｏ３１を発生
する。制御信号ｐｏ０１は、制御信号ｐｏ００よりも多
少遅れて立ち上がる。同様に、出力ポインタ１７は制御
信号ｐｏ０２、ｐｏ１２、ｐｏ２２及びｐｏ３２を発生
する。制御信号ｐｏ０２は、制御信号ｐｏ０１よりも多
少遅れて立ち上がる（正確には、ＣＬＫの周期の１／
２）。同様に、出力ポインタ１８は制御信号ｐｏ０３ｐ
ｏ１３、ｐｏ２３及びｐｏ３３を発生する。制御信号ｐ
ｏ０３は、制御信号ｐｏ０２よりも多少遅れて立ち上が
る。いま、パラレル入力データの数をＮとすると、図１
の構成ではＮ＝４であり、また、ＦｉＦｏメモリ４０の
出力数をＭとすると、Ｎ＝Ｍである。
【００３１】制御信号ｐｏ００、ｐｏ０１、ｐｏ０２及
びｐｏ０３は、データラッチ回路ＤＬＡＴ０の出力側ト
ランスファゲートを制御する。制御信号ｐｏ１０、ｐｏ
１１、ｐｏ１２及びｐｏ１３は、データラッチ回路ＤＬ
ＡＴ１の出力側トランスファゲートを制御する。制御信
号ｐｏ２０、ｐｏ２１、ｐｏ２２及びｐｏ２３は、デー
タラッチ回路ＤＬＡＴ２の出力側トランスファゲートを
制御する。制御信号ｐｏ３０、ｐｏ３１、ｐｏ３２及び
ｐｏ３３は、データラッチ回路ＤＬＡＴ３の出力側トラ
ンスファゲートを制御する。これにより、ＦｉＦｏメモ
リ６０の４つの出力ｑｍｉｘ０〜ｑｍｉｘ３には、図５
に示すようなデータ列となる。
びｐｏ０３は、データラッチ回路ＤＬＡＴ０の出力側ト
ランスファゲートを制御する。制御信号ｐｏ１０、ｐｏ
１１、ｐｏ１２及びｐｏ１３は、データラッチ回路ＤＬ
ＡＴ１の出力側トランスファゲートを制御する。制御信
号ｐｏ２０、ｐｏ２１、ｐｏ２２及びｐｏ２３は、デー
タラッチ回路ＤＬＡＴ２の出力側トランスファゲートを
制御する。制御信号ｐｏ３０、ｐｏ３１、ｐｏ３２及び
ｐｏ３３は、データラッチ回路ＤＬＡＴ３の出力側トラ
ンスファゲートを制御する。これにより、ＦｉＦｏメモ
リ６０の４つの出力ｑｍｉｘ０〜ｑｍｉｘ３には、図５
に示すようなデータ列となる。
【００３２】出力クロック発生器３４は、外部からの出
力イネーブル信号ＯＥ及びクロック信号ＣＬＫから、図
５に示すような出力タイミング・クロックｏｃｌｋ０〜
ｏｃｌｋ３を発生する。クロックｏｃｌｋ３の立ち下が
りエッジは、クロックｏｃｌｋ０の立ち上がりエッジに
相当する。これらの出力タイミング・クロックにより、
出力ｑｍｉｘ０〜ｑｍｉｘ３は図５に示すように、出力
バッファ３５及び出力トランジスタ３３を介してデータ
出力端子ＤＱに出力される。
力イネーブル信号ＯＥ及びクロック信号ＣＬＫから、図
５に示すような出力タイミング・クロックｏｃｌｋ０〜
ｏｃｌｋ３を発生する。クロックｏｃｌｋ３の立ち下が
りエッジは、クロックｏｃｌｋ０の立ち上がりエッジに
相当する。これらの出力タイミング・クロックにより、
出力ｑｍｉｘ０〜ｑｍｉｘ３は図５に示すように、出力
バッファ３５及び出力トランジスタ３３を介してデータ
出力端子ＤＱに出力される。
【００３３】図５と図９とを対比させると分かるよう
に、図５でデータ出力端子ＤＱにデータ”０”が現われ
るタイミングは、図９でのタイミングよりも早い。すな
わち、これは、ラッチ回路であるＦｉＦｏメモリ６０の
出力タイミングを制御し、出力部７０にパラレル・シリ
アル変換機能を持たせ、従来のＰＳ変換回路２０を省略
したためである。すなわち、データＭＤＢ０〜ＭＤＢ３
からデータ出力端子ＤＱまでにデータが通る素子数は、
図４に示す構成の方が図８に示す構成よりも少ない。
に、図５でデータ出力端子ＤＱにデータ”０”が現われ
るタイミングは、図９でのタイミングよりも早い。すな
わち、これは、ラッチ回路であるＦｉＦｏメモリ６０の
出力タイミングを制御し、出力部７０にパラレル・シリ
アル変換機能を持たせ、従来のＰＳ変換回路２０を省略
したためである。すなわち、データＭＤＢ０〜ＭＤＢ３
からデータ出力端子ＤＱまでにデータが通る素子数は、
図４に示す構成の方が図８に示す構成よりも少ない。
【００３４】次に、本発明のデータ出力回路を具備する
半導体記憶装置の一例であるＳＤＲＡＭデバイスの全体
構成を示すブロック図である。ＳＤＲＡＭデバイスは複
数のバンク１１１（ＢＡＮＫ−０）、１１２（ＢＡＮＫ
−１）を有する。図６では便宜上２つのバンクを示して
いるが、実際はこれ以上のバンク（例えば４つのバン
ク）を具備している。なお、説明の都合上、ＳＤＲＡＭ
デバイスは２つのバンク１１１、１１２を有しているも
のとする。
半導体記憶装置の一例であるＳＤＲＡＭデバイスの全体
構成を示すブロック図である。ＳＤＲＡＭデバイスは複
数のバンク１１１（ＢＡＮＫ−０）、１１２（ＢＡＮＫ
−１）を有する。図６では便宜上２つのバンクを示して
いるが、実際はこれ以上のバンク（例えば４つのバン
ク）を具備している。なお、説明の都合上、ＳＤＲＡＭ
デバイスは２つのバンク１１１、１１２を有しているも
のとする。
【００３５】各バンク１１１、１１２はＤＲＡＭコアを
構成する。 更に、ＳＤＲＡＭデバイスはクロックバッ
ファ１１３、コマンドデコーダ１１４、アドレスバッフ
ァ／レジスタ＆バンクセレクト１１５、入出力データバ
ッファ１１６、制御信号ラッチ回路１１７、１１８、モ
ードレジスタ１１９、コラムアドレスカウンタ１２０、
１２１及びＦｉＦｏメモリ１１２を有する。入出力デー
タバッファ１１６は、データ入力バッファ１１６ａとデ
ータ出力バッファ１１６ｂとを有する。
構成する。 更に、ＳＤＲＡＭデバイスはクロックバッ
ファ１１３、コマンドデコーダ１１４、アドレスバッフ
ァ／レジスタ＆バンクセレクト１１５、入出力データバ
ッファ１１６、制御信号ラッチ回路１１７、１１８、モ
ードレジスタ１１９、コラムアドレスカウンタ１２０、
１２１及びＦｉＦｏメモリ１１２を有する。入出力デー
タバッファ１１６は、データ入力バッファ１１６ａとデ
ータ出力バッファ１１６ｂとを有する。
【００３６】クロックバッファ１１３は内部クロック生
成回路１１３ａと出力タイミング制御回路１１３ｂとを
有し、同期用に外部から供給されるクロック信号ＣＬＫ
と、ＳＤＲＡＭデバイスにクロック信号ＣＬＫを取り込
むべきかどうかのクロックイネーブル信号ＣＫＥを受け
取る。内部クロック生成回路１１３ａは、内部動作に必
要な内部クロック信号を発生し、ブロック１１４、１１
５及びデータ入力バッファ１１６ａに出力する。出力タ
イミング制御回路１１３ｂは、外部からのクロック信号
ＣＬＫに同期して、データ出力が可能となるように制御
されたクロック信号をデータ出力バッファ１１６ｂに出
力する。図１及び図４の出力クロック発生器３１及び３
４が受け取るクロック信号ＣＬＫは、出力タイミング制
御回路１１３ｂが出力するクロック信号である。なお、
出力タイミングクロック制御信号１１３ｂは、例えばＤ
ＬＬ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
で構成できる。
成回路１１３ａと出力タイミング制御回路１１３ｂとを
有し、同期用に外部から供給されるクロック信号ＣＬＫ
と、ＳＤＲＡＭデバイスにクロック信号ＣＬＫを取り込
むべきかどうかのクロックイネーブル信号ＣＫＥを受け
取る。内部クロック生成回路１１３ａは、内部動作に必
要な内部クロック信号を発生し、ブロック１１４、１１
５及びデータ入力バッファ１１６ａに出力する。出力タ
イミング制御回路１１３ｂは、外部からのクロック信号
ＣＬＫに同期して、データ出力が可能となるように制御
されたクロック信号をデータ出力バッファ１１６ｂに出
力する。図１及び図４の出力クロック発生器３１及び３
４が受け取るクロック信号ＣＬＫは、出力タイミング制
御回路１１３ｂが出力するクロック信号である。なお、
出力タイミングクロック制御信号１１３ｂは、例えばＤ
ＬＬ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
で構成できる。
【００３７】コマンドデコーダ１１４はチップセレクト
信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コ
ラムアドレスストローブ信号／ＣＡＳ、及びライトイネ
ーブル信号／ＷＥをデコードし、これらで定義される種
々のコマンドをデコードして、対応する制御信号を生成
する。そして、制御信号は制御信号ラッチ回路１１７、
１１８及びモードレジスタ１１９に与えられる。
信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コ
ラムアドレスストローブ信号／ＣＡＳ、及びライトイネ
ーブル信号／ＷＥをデコードし、これらで定義される種
々のコマンドをデコードして、対応する制御信号を生成
する。そして、制御信号は制御信号ラッチ回路１１７、
１１８及びモードレジスタ１１９に与えられる。
【００３８】アドレスバッファ／デコーダ＆バンクセレ
クト１１５はアドレス信号Ａ０〜Ａ１１を一時記憶した
後デコードし、デコードされた信号をモードレジスタ１
１９、バンク１１１、１１２、コラムアドレスカウンタ
１２０、１２１に出力する。アドレス信号Ａ１１はバン
ク選択用である。入出力データバッファ／レジスタ１１
６はデータの入出力を制御するもので、外部からの入力
データＤＱＭはデータ入力バッファ１１６ａを介してＤ
ＲＡＭコア１１１、１１２に供給される。データ出力バ
ッファ１１６ｂは、図１及び図４に示す出力部５０及び
７０に相当する。また、ＦｉＦｏメモリ１１２は、図１
及び図４に示すＦｉＦｏメモリ４０及び６０に相当す
る。
クト１１５はアドレス信号Ａ０〜Ａ１１を一時記憶した
後デコードし、デコードされた信号をモードレジスタ１
１９、バンク１１１、１１２、コラムアドレスカウンタ
１２０、１２１に出力する。アドレス信号Ａ１１はバン
ク選択用である。入出力データバッファ／レジスタ１１
６はデータの入出力を制御するもので、外部からの入力
データＤＱＭはデータ入力バッファ１１６ａを介してＤ
ＲＡＭコア１１１、１１２に供給される。データ出力バ
ッファ１１６ｂは、図１及び図４に示す出力部５０及び
７０に相当する。また、ＦｉＦｏメモリ１１２は、図１
及び図４に示すＦｉＦｏメモリ４０及び６０に相当す
る。
【００３９】モードレジスタ１１９は、デコードされた
所定のコマンド及びアドレス信号を受け取り、バースト
モード等の所定の動作モードをリセットする。バースト
モードでは、所定数のデータビットが記憶され、選択さ
れたメモリセルに書き込まれる。バーストモードを実現
するために、モードレジスタ１１９はコラムアドレスカ
ウンタ１２０、１２１のカウント動作を制御する。コラ
ムアドレスカウンタ１２０、１２１はデコードされたア
ドレス信号をカウントし、コラムアドレスを生成する。
モードレジスタ１１９によりバーストモードが指定され
た時には、コラムアドレスカウンタ１２０、１２１はコ
ラムアドレスが間欠的に出力されるようにカウント動作
を変更する。
所定のコマンド及びアドレス信号を受け取り、バースト
モード等の所定の動作モードをリセットする。バースト
モードでは、所定数のデータビットが記憶され、選択さ
れたメモリセルに書き込まれる。バーストモードを実現
するために、モードレジスタ１１９はコラムアドレスカ
ウンタ１２０、１２１のカウント動作を制御する。コラ
ムアドレスカウンタ１２０、１２１はデコードされたア
ドレス信号をカウントし、コラムアドレスを生成する。
モードレジスタ１１９によりバーストモードが指定され
た時には、コラムアドレスカウンタ１２０、１２１はコ
ラムアドレスが間欠的に出力されるようにカウント動作
を変更する。
【００４０】ＤＲＡＭコア１１１、１１２は、メモリセ
ルアレイ、ローアドレスデコーダ、コラムアドレスデコ
ーダ、センスアンプ等を具備したものである。図７は、
ＤＲＡＭコア１１１、１１２内部構成のうち、図１及び
図４に示すデータ出力回路に関連した部分の構成を示す
図である。データバス駆動回路６０−０、６０−１、・
・・、６０−３は、メモリコア部（図示を省略する）か
ら出力される４ビットのリードデータＤＴ０、ＤＴ１、
・・・、ＤＴ３の各ビットに対応して設けられている。
ＲＤ０、ＲＤ１、・・・、ＲＤ３は、データバス駆動回
路６０−０〜６０−３が駆動するデータバスである。メ
モリコア部から出力されたリードデータＲＤ０〜ＲＤ３
はそれぞれ、単線のデータバスＲＤ０〜ＲＤ３を介して
前述のデータ入力端子ＭＤＢ０〜ＭＤＢ３に伝送され
る。
ルアレイ、ローアドレスデコーダ、コラムアドレスデコ
ーダ、センスアンプ等を具備したものである。図７は、
ＤＲＡＭコア１１１、１１２内部構成のうち、図１及び
図４に示すデータ出力回路に関連した部分の構成を示す
図である。データバス駆動回路６０−０、６０−１、・
・・、６０−３は、メモリコア部（図示を省略する）か
ら出力される４ビットのリードデータＤＴ０、ＤＴ１、
・・・、ＤＴ３の各ビットに対応して設けられている。
ＲＤ０、ＲＤ１、・・・、ＲＤ３は、データバス駆動回
路６０−０〜６０−３が駆動するデータバスである。メ
モリコア部から出力されたリードデータＲＤ０〜ＲＤ３
はそれぞれ、単線のデータバスＲＤ０〜ＲＤ３を介して
前述のデータ入力端子ＭＤＢ０〜ＭＤＢ３に伝送され
る。
【００４１】データバス駆動回路活性化信号発生回路６
１は、データバス駆動回路活性化信号ＤＲＶによりデー
タバス駆動回路６０−０〜６０−３の活性、非活性を制
御する。データバス駆動回路６０−０〜６０−３は、同
一回路構成であり、データバス駆動回路６０−０におい
て、Ｎ０はメモリコア部から出力されるデータＤＴ０が
印加されるノードである。
１は、データバス駆動回路活性化信号ＤＲＶによりデー
タバス駆動回路６０−０〜６０−３の活性、非活性を制
御する。データバス駆動回路６０−０〜６０−３は、同
一回路構成であり、データバス駆動回路６０−０におい
て、Ｎ０はメモリコア部から出力されるデータＤＴ０が
印加されるノードである。
【００４２】データバス駆動回路６０−０はＮＡＮＤゲ
ート６２、インバータ６３、ＮＯＲゲート６４、ｐＭＯ
Ｓトランジスタ６５及びｎＭＯＳトランジスタ６７から
構成される。ｐＭＯＳトランジスタ６５のソースは電源
電圧ＶＣＣに接続され、ｎＭＯＳトランジスタ６７のソ
ースは接地されている。ＤＲＶ＝Ｌレベルの場合、ＮＡ
ＮＤゲート６２の出力＝Ｈレベル、ｐＭＯＳトランジス
タ６５＝ＯＦＦ、インバータ６３の出力＝Ｈレベル、Ｎ
ＯＲゲート６４の出力＝Ｌレベル、ｎＭＯＳトランジス
タ６７＝ＯＦＦとなり、データバス駆動回路６０−０の
出力端はハイ・インピーダンス状態となる。これに対し
て、ＤＲＶ＝Ｈレベルの場合には、ＮＡＮＤゲート６２
はリードデータＤＴ０に対してインバータとして機能す
るとともに、インバータ６３の出力＝Ｌレベルとなるの
で、ＮＯＲゲート６４はリードデータＤＴ０に対してイ
ンバータとして機能することになる。
ート６２、インバータ６３、ＮＯＲゲート６４、ｐＭＯ
Ｓトランジスタ６５及びｎＭＯＳトランジスタ６７から
構成される。ｐＭＯＳトランジスタ６５のソースは電源
電圧ＶＣＣに接続され、ｎＭＯＳトランジスタ６７のソ
ースは接地されている。ＤＲＶ＝Ｌレベルの場合、ＮＡ
ＮＤゲート６２の出力＝Ｈレベル、ｐＭＯＳトランジス
タ６５＝ＯＦＦ、インバータ６３の出力＝Ｈレベル、Ｎ
ＯＲゲート６４の出力＝Ｌレベル、ｎＭＯＳトランジス
タ６７＝ＯＦＦとなり、データバス駆動回路６０−０の
出力端はハイ・インピーダンス状態となる。これに対し
て、ＤＲＶ＝Ｈレベルの場合には、ＮＡＮＤゲート６２
はリードデータＤＴ０に対してインバータとして機能す
るとともに、インバータ６３の出力＝Ｌレベルとなるの
で、ＮＯＲゲート６４はリードデータＤＴ０に対してイ
ンバータとして機能することになる。
【００４３】ここに、リードデータＤＴ０＝Ｈレベルの
場合には、ＮＡＮＤゲート６２の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ６５＝ＯＮ、ＮＯＲゲート６４の出力
＝Ｌレベル、ｎＭＯＳトランジスタ６７＝ＯＦＦとな
り、データバスＲＤ０はＨレベルとされる。これに対
し、リードデータＤＴ０＝Ｌレベルの場合には、ＮＡＮ
Ｄゲート６２の出力＝Ｈレベル、ｐＭＯＳトランジスタ
６５＝ＯＦＦ、ＮＯＲゲート６４の出力Ｈレベル、ｎＭ
ＯＳトランジスタ６７＝ＯＮとなり、データバスＲＤ０
はＬレベルとなる。
場合には、ＮＡＮＤゲート６２の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ６５＝ＯＮ、ＮＯＲゲート６４の出力
＝Ｌレベル、ｎＭＯＳトランジスタ６７＝ＯＦＦとな
り、データバスＲＤ０はＨレベルとされる。これに対
し、リードデータＤＴ０＝Ｌレベルの場合には、ＮＡＮ
Ｄゲート６２の出力＝Ｈレベル、ｐＭＯＳトランジスタ
６５＝ＯＦＦ、ＮＯＲゲート６４の出力Ｈレベル、ｎＭ
ＯＳトランジスタ６７＝ＯＮとなり、データバスＲＤ０
はＬレベルとなる。
【００４４】データバス状態遷移モニタ信号生成回路６
８は、データバス駆動回路活性化信号ＤＲＶを入力し
て、データバスＲＤ０、ＲＤ１、・・・、ＲＤ３の状態
遷移のタイミングを示すデータバス状態遷移モニタ信
号、すなわち前述のＤパルス信号を生成する。Ｄパスル
信号は、信号線６９を通り、入力ポインタ１１へ出力さ
れる。回路６８は、ＮＡＮＤゲート７０、ＮＯＲゲート
７１、ｐＭＯＳトランジスタ７２、ｎＭＯＳトランジス
タ７３を有する。ＤＲＶ＝Ｌレベルの場合には、ＮＡＮ
Ｄゲート７０の出力＝Ｈレベル、ｐＭＯＳトランジスタ
７２＝ＯＦＦ、ＮＯＲゲート７１の出力＝Ｈレベル、ｎ
ＭＯＳトランジスタ７３＝ＯＮとなり、Ｄパルス信号＝
Ｌレベルとなる。これに対して、ＤＲＶ＝Ｈレベルとさ
れる場合には、ＮＡＮＤゲート７０＝Ｌレベル、ｐＭＯ
Ｓトランジスタ７２＝ＯＮ、ＮＯＲゲート７１の出力＝
Ｌレベル、ｎＭＯＳトランジスタ７３＝ＯＦＦとなり、
Ｄパルス信号＝Ｈレベルとなる。
８は、データバス駆動回路活性化信号ＤＲＶを入力し
て、データバスＲＤ０、ＲＤ１、・・・、ＲＤ３の状態
遷移のタイミングを示すデータバス状態遷移モニタ信
号、すなわち前述のＤパルス信号を生成する。Ｄパスル
信号は、信号線６９を通り、入力ポインタ１１へ出力さ
れる。回路６８は、ＮＡＮＤゲート７０、ＮＯＲゲート
７１、ｐＭＯＳトランジスタ７２、ｎＭＯＳトランジス
タ７３を有する。ＤＲＶ＝Ｌレベルの場合には、ＮＡＮ
Ｄゲート７０の出力＝Ｈレベル、ｐＭＯＳトランジスタ
７２＝ＯＦＦ、ＮＯＲゲート７１の出力＝Ｈレベル、ｎ
ＭＯＳトランジスタ７３＝ＯＮとなり、Ｄパルス信号＝
Ｌレベルとなる。これに対して、ＤＲＶ＝Ｈレベルとさ
れる場合には、ＮＡＮＤゲート７０＝Ｌレベル、ｐＭＯ
Ｓトランジスタ７２＝ＯＮ、ＮＯＲゲート７１の出力＝
Ｌレベル、ｎＭＯＳトランジスタ７３＝ＯＦＦとなり、
Ｄパルス信号＝Ｈレベルとなる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
回路遅延を小さくして高速動作が行えるラッチ回路、デ
ータ出力回路及びデータ出力回路を有する半導体装置を
提供することができる。
回路遅延を小さくして高速動作が行えるラッチ回路、デ
ータ出力回路及びデータ出力回路を有する半導体装置を
提供することができる。
【図１】本発明の第１の実施例によるデータ出力回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１中に示されるラッチ素子の一構成例を示す
回路図である。
回路図である。
【図３】図１に示すデータ出力回路の動作を示すタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施例によるデータ出力回路の
構成を示す回路図である。
構成を示す回路図である。
【図５】図４に示すデータ出力回路の動作を示すタイミ
ング図である。
ング図である。
【図６】本発明のデータ出力回路を具備する半導体記憶
装置の一構成例を示すブロック図である。
装置の一構成例を示すブロック図である。
【図７】図６中に示されるＤＲＡＭコア内部のデータ出
力経路に関連する部分の構成例を示す回路図である。
力経路に関連する部分の構成例を示す回路図である。
【図８】従来のデータ出力回路を示す回路図である。
【図９】図８に示すデータ出力回路の動作を示すタイミ
ング図である。
ング図である。
１１ 入力ポインタ １３、１４ 出力ポインタ １５、１６、１７、１８ 出力ポインタ ３１、３４ 出力クロック発生器 ３２、３５ 出力バッファ ３３ 出力トランジスタ ４０、６０ ＦｉＦｏメモリ（ラッチ回路） ５０、７０ 出力部
Claims (10)
- 【請求項１】 Ｎビットのパラレルデータが入力する入
力端子に並列に接続された複数のＮビット構成のデータ
ラッチ回路と、 該データラッチ回路を順番にデータ入力状態とし、前記
パラレルデータを所定の順番で前記複数のデータラッチ
回路に入力させるデータ入力制御回路と、 前記データラッチ回路にラッチされたデータを、ラッチ
された順番でかつＭビット（Ｎ≧Ｍ）の出力端子に異な
るタイミングで出力させるデータ出力制御回路とを有す
ることを特徴とするラッチ回路。 - 【請求項２】 前記データ出力制御回路は、Ｎ個の整数
倍で、かつ相互に位相の異なるデータ出力タイミング信
号を生成して、対応するデータラッチ回路に供給し、 各データラッチ回路は対応するデータ出力タイミング信
号に応答してラッチしたデータを出力することを特徴と
する請求項１記載のラッチ回路。 - 【請求項３】 ラッチ回路と出力部とを有し、 前記ラッチ回路は、Ｎビットのパラレルデータが入力す
る入力端子に並列に接続された複数のＮビット構成のデ
ータラッチ回路と、該データラッチ回路を順番にデータ
入力状態とし、前記パラレルデータを所定の順番で前記
複数のデータラッチ回路に入力させるデータ入力制御回
路と、ラッチされたデータを前記データラッチ回路にラ
ッチされた順番でかつＭビット（Ｎ≧Ｍ）の出力端子に
異なるタイミングで出力させるデータ出力制御回路とを
有し、 前記出力部はＭビットの出力端子に出力されるＭビット
パラレルのデータをシリアルデータに変換することを特
徴とするデータ出力回路。 - 【請求項４】 前記出力部は、パラレルデータをデータ
ラッチ回路に供給する際の転送クロック信号よりも高い
周波数でかつ相補関係にある２つのクロック信号で、Ｍ
ビットの出力端子に出力されたデータを選択してシリア
ルデータに変換することを特徴とする請求項３記載のデ
ータ出力回路。 - 【請求項５】 前記出力部は、パラレルデータをデータ
ラッチ回路に供給する際の転送クロック信号よりも高い
周波数でかつ異なる位相の複数のクロック信号で、Ｍビ
ットの出力端子に出力されたデータを選択してシリアル
データに変換することを特徴とする請求項３記載のデー
タ出力回路。 - 【請求項６】 前記クロック信号は、前記転送クロック
の２倍の速度であることを特徴とする請求項４又は請求
項５に記載のデータ出力回路。 - 【請求項７】 メモリコア部と、 これからパラレルに読み出されたＮビットのリードデー
タを入力する入力端子と、 該リードデータをシリアルに変換してシリアルデータを
出力するデータ出力回路とを有し、 該データ出力回路はラッチ回路と出力部とを有し、 前記ラッチ回路は、Ｎビットのリードデータが入力する
前記入力端子に並列に接続された複数のＮビット構成の
データラッチ回路と、該データラッチ回路を順番にデー
タ入力状態とし、前記リードデータを所定の順番で前記
複数のデータラッチ回路に入力させるデータ入力制御回
路と、ラッチされたリードデータを前記データラッチ回
路にラッチされた順番でかつＭビット（Ｎ≧Ｍ）の出力
端子に異なるタイミングで出力させるデータ出力制御回
路とを有し、 前記出力部はＭビットの出力端子に出力されるＭビット
パラレルのデータをシリアルデータに変換することを特
徴とする半導体装置。 - 【請求項８】 前記出力部は、パラレルデータをデータ
ラッチ回路に供給する際の転送クロック信号よりも高い
周波数でかつ相補関係にある２つのクロック信号を外部
から供給されるクロック信号から生成し、該２つのクロ
ック信号に応じてＭビットの出力端子に出力されたデー
タを選択してシリアルデータに変換することを特徴とす
る請求項７記載の半導体装置。 - 【請求項９】 前記出力部は、パラレルデータをデータ
ラッチ回路に供給する際の転送クロック信号よりも高い
周波数でかつ異なる位相の複数のクロック信号を外部か
ら供給されるクロック信号から生成し、該複数のクロッ
ク信号に応じてＭビットの出力端子に出力されたデータ
を選択してシリアルデータに変換することを特徴とする
請求項７記載の半導体装置。 - 【請求項１０】 前記転送クロック信号は半導体装置内
部で生成したものであることを特徴とする請求項８又は
９に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9340082A JPH11176158A (ja) | 1997-12-10 | 1997-12-10 | ラッチ回路、データ出力回路及びこれを有する半導体装置 |
| US09/100,038 US5999458A (en) | 1997-12-10 | 1998-06-19 | Latch circuit, data output circuit and semiconductor device having the circuits |
| KR1019980024815A KR100292773B1 (ko) | 1997-12-10 | 1998-06-29 | 래치회로,데이터출력회로및이것을구비한반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9340082A JPH11176158A (ja) | 1997-12-10 | 1997-12-10 | ラッチ回路、データ出力回路及びこれを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176158A true JPH11176158A (ja) | 1999-07-02 |
Family
ID=18333553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9340082A Pending JPH11176158A (ja) | 1997-12-10 | 1997-12-10 | ラッチ回路、データ出力回路及びこれを有する半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5999458A (ja) |
| JP (1) | JPH11176158A (ja) |
| KR (1) | KR100292773B1 (ja) |
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| KR100401512B1 (ko) * | 2001-06-27 | 2003-10-17 | 주식회사 하이닉스반도체 | 디큐 마스크 셋업/홀드 시간 조절 회로 |
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| JP2006127726A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子 |
| JP2007018692A (ja) * | 2005-07-05 | 2007-01-25 | Samsung Electronics Co Ltd | データ入力及びデータ出力制御装置及び方法 |
| JP2007080410A (ja) * | 2005-09-15 | 2007-03-29 | Toppan Printing Co Ltd | 半導体メモリ |
| JP2007080415A (ja) * | 2005-09-15 | 2007-03-29 | Toppan Printing Co Ltd | 半導体メモリ |
| JP2007095253A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
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| US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
| KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
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