KR950010918B1 - 클럭의 위상차 정렬을 위한 비트동기 회로 - Google Patents

Abstract

내용 없음.

Description

클럭의 위상차 정렬을 위한 비트동기 회로

제1도는 본 발명 회로에 대한 전체적인 블럭 구성도.

제2도는 본 발명의 상세 회로도.

제3도는 본 발명 회로의 타임 다이아그램.

* 도면의 주요부분에 대한 부호의 설명

101,201 : 직/병렬 변환부 102,203,207 : 래치부

103,208 : 병/직렬 변환부 104 : 기준클럭 타이밍 발생부

202,206 : 4진 카운터 204 : 인버터

205 : D-플립플롭

본 발명은 동기식 광 전송시스템에서 신호지연에 따른 입력클럭과 시스템의 기준클럭 사이에서 발생하는 클럭의 위상차 정렬을 위한 비트동기 회로에 관한 것이다.

동기식 광 전송시스템에 있어서는 동일클럭을 사용하더라도 신호지연을 따라 입력되는 클럭과 시스템의 기준클럭 사이에 클럭간의 위사차가 존재하고 이것을 기준클럭으로 흡수하여 정렬하기 위한 기능이 요구된다.

종래 기술에 따른 입력클럭과 기준클럭의 위상정렬을 위한 비트동기 회로의 구성 알고리즘을 살펴보면 다음과 같다.

먼저, 입력데이타의 속도에 대하여 4배의 시스템클럭을 4분주하여 입력데이타 속도와 동일한 4개의 클럭 생성하고, 4개의 생성 클럭으로 입력데이타 상태를 검출하며, 검출된 4개의 데이타 상태등을 2입력 배타적 OR게이트들로 재 검출한 후 배타적 OR게이트 출력이 "하이"인 상태를 검출하고 4개의 생성클럭중 "하이" 상태가 아닌 최적의 클럭 검출한다.

상기 설명과 같이 클럭간의 위상정렬을 위한 종래의 비트동기 회로는 전송되는 데이타의 속도가 높을 수록 고속의 시스템 클럭을 분주해야 하므로 비트동기를 실현하기 어렵고, 회로구성이 복잡하며 경제적인 부담이 증가하게 되는 문제점이 있었으며, 또한 전송되는 데이타의 변화가 없을 경우 검출되는 4개의 데이타 상태도 변화하지 않을 수 있어 클럭간의 위상이 정확하게 정렬되지 않는다는 문제점이 있었다.

따라서, 본 발명은 회로수성의 복잡성을 없애면서 입력클럭과 기준클럭의 위상차를 데이타의 상태에 무관하게 정렬하여 기준클럭에 비트동기를 실현하는 클럭의 위상차 정렬을 위한 비트동기회로를 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 안출된 본 발명은 본 발명은 신호지연에 따른 입력클럭과 시스템의 기준클럭 사이에서 발생하는 클럭의 위상차 정렬을 위한 비트동기 회로에 있어서, 입력클럭과 직려류 데이타 입력받아 직렬 데이타인 입력 데이타를 병렬 변환하고 입력클럭으로 래치하는 직/병렬 변환부, 입력클럭과 기준클럭을 받아들여 제어신호를 출력하는 기준클럭 타이밍 발생부, 상기 직/병렬 변환부의 래치된 병렬 데이타와 기준클럭 타이밍 발생부의 제어신호를 입력받아 래치된 병렬 데이타를 제어신호로 래치시켜 기준클럭에 동기시키는 래치부, 상기 래치부로부터 래치된 병렬 데이타와 기준클럭을 입력받아 래치된 병렬 데이타를 기준클럭에 의하여 다시 직렬로 변환하는 병/직렬 변환부를 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면 제1도 및 제3도를 참조하여 본 발명의 실시예를 상세히 설명한다.

먼저, 제1도는 본 발명에 따른 비트동기 회로의 전체적인 구성도로서, 도면에 도시된 바와 같이 크게 직/병렬 변환부(101), 래치부(102), 병/직렬 변환부(103), 기준클럭 타이밍 발생부(104)로 구성되어 있다.

직/병렬 변환부(101)는 입력되는 직렬 데이타를 병렬 변환하는 기능부로서 입력되는 직렬 데이타를 병렬 데이타 형태로 만들어 데이타들을 입력클럭으로 래치하는 기능 부분이다.

래치부(102)는 입력클럭으로 래치된 병렬 데이타들을 기준클럭 제어신호로 래치시켜 기준클럭에 동기시키는 기능을 하는 부분이며, 이 경우 입력되는 직렬 데이타를 병렬 변환한 만큼의 시간적 여유가 입력클럭과 기준클럭 사이에 발생하게 되며 입력클럭의 위상차를 기준클럭에서 흡수하게 된다.

병/직렬 변환부(103)는 래치부(102)에서 기준클럭의 제어신호에 의하여 래치된 데이타들을 기준클럭에 의하여 다시 병렬신호들을 직렬로 변환하는 기능을 하며, 기준클럭 타이밍발생부(104)는 입력클럭과의 위상차를 흡수하기 위하여 래치부(102)의 제어클럭을 생성하는 기능을 한다.

제2도는 본 발명에 따른 비트동기 회로의 상세 회로도로서, 회로의 상세기능을 살펴보면 입력되는 직렬데이타신호를 4개의 병렬신호로 변환하기 위하여 입력되는 클럭에 따라 순차적으로 데이타를 병렬화시키는 직/병렬 변환기(201)와 병렬화된 데이타를 4주기 마다 래치하기 위한 제어클럭을 출력하는 4진 카운터(202)가 사용되었다.

여기서 입력클럭 4진 카운터(202)의 CO1(Carrry Out)신호는 제1래치부(203)의 클럭으로 사용하게 되는데 그 이유로는 CO1의 신호는 항상 4주기 단위로 발생하기 때문에 CO1신호로 래치시 직렬로 입력되는 데이타 신호는 4개의 병렬 신호로 변환이 가능하기 때문이다.

제1래치부(203)의 클럭으로 사용되는 카운터(202)의 CO1 신호는 병렬화된 신호들을 제1래치부(203)에서 래치시 병렬신호들의 타이밍 마진을 증가시키기 위하여 인버터(204)와 D-플립플롭(205)을 이용하여 반주기 지연시킨다.

기준클럭 타이밍 발생부(14)의 기능을 수행하기 위하여 본 발명에서는 4진 카운터만을 사용하는데 그 이유는 제3도의 타이밍 다이아그램에서 다시 자세히 설명할 것이다.

기준클럭의 경우 입력되는 클럭과 같은 타이밍을 갖기 위하여 역시 4진 카운터(206)를 사용하며 이 4진 카운터(206)는 CO2(Carry Out)신호와 Q1(4진 카운터 1번째단 클럭신호) 신호를 발생시킨다. 4진 카운터(206)의 CO2 신호와 Q1 신호가 본 발명에서 중요한 신호가 되는 것은 이 신호들이 기준클럭 타이밍 발생부 기능을 수행하여 클럭간의 위상차를 흡수하는데 사용되기 때문이다.

기준클럭의 4진 카운터(206)에서 생성되는 Q1 신호는 제2래치부(207)의 클럭으로 사용하는데 이 경우 한주기 이내에서 발생하는 입력클럭과 출력클럭의 위상차를 흡수하게 되고 부가적으로 최대 2UI 만큼의 지터를 흡수하게 된다.

병/직렬 변환부(208)는 병렬로 들어오는 데이타 신호들을 직렬로 변환해주는 기능으로서 제2래치부(207)에서 병렬신호로 래치되어 있는 데이터들을 병/직렬 회로(208)에 병렬로 로딩(Loading)시켜야 한다.

이 로딩 신호는 기준클럭의 카운터(206)에서 생성되는 반전된 CO2신호인/CO2를 이용하는데 이러한 경우/CO2신호는 제2래치부(207)의 중앙에서 병렬신호들을 로딩시키게 되고 병렬로 로딩된 데이타는 기준클럭 의하여 직렬 데이타로 변환된다.

제3도는 본 발명 회로의 동작 타임 다이아그램을 나타낸다.

제3도의 타임 다이아그램을 제2도와 동시에 자세히 살펴보면 입력클럭과 기준클럭의 카운터 리셋(Reset) 순간이 같고, 입력클럭(c)과 기준클럭(a)의 위상차가 +/-양방향으로 하여 최대로 발생할 경우 기준클럭(a)에 대하여 입력클럭의 CO1 신호(d)는 동일 위상일 경우에 발생하는 CO2신호의 발생 위치보다 1주기 앞(케이스 1)에 발생하거나 1주기 뒤(케이스 2)에 발생하게 된다.

제1래치부(203) 데이터는 입력카운터(202)의 CO1 신호(d)에 의하여 래치 되므로 최대 위상차가 +방향으로 발생한 케이스 1의 경우 CO1 신호는 제3도의 (g)와 같으므로 제1래치부에 래치되는 데이터의 래치순간은 제3도(h)와 같으며, 위상차가 -방향으로 발생하는 케이스 2인 경우 CO1신호는 제3도 (i)와 같으므로 제1래치부에 래치되는 데이타의 래치순간은 제3도(j)와 같다.

결국 기준클럭에 대하여 입력클럭의 위상차가 +방향으로 발생하거나 -방향으로 위상차가 발생 할 경우 제1래치부에 래치되는 데이타의 변이시간은 제3도(h) 및 (j)에 보이는 래치시간이 최대가 되고, 기준클럭과 입력클럭간에 임의의 위상차가 존재할 경우 제1래치부에 래치되는 데이타의 래치순간은 그림(h)와 (j)에 보인 래치시간차 사이의 임의의 시간에 존재하게 된다.

기준클럭(a)에 의하여 기준클럭 카운터(206)에서 발생하는 Q0, Q1 신호의 타임 다이아그램은 제3도(e) 및 (f)같이 생성되고 제1래치부의 데이타를 제2래치부에 래치시키는 클럭으로 Q1(f)의 rising edge를 이용할 경우 제2래치부의 데이타는 제3도(k)와 같이 래치되고 래치된 데이타는 +/-양 방향으로 발생하는 입력클럭과 기준클럭의 위상차를 흡수하여 기준클럭에 동기시킨다.

상기 설명과 같은 본 발명은 입력클럭과 기준클럭 사이에 발생하는 클럭들간의 위상차를 정렬하기 위하여 입력되는 데이타를 4개의 병렬 신호로 변환하여 데이타의 전송속도를 낮추어줌으로써 고속의 전송데이타를 비트동기 시킬 수 있으며, 병렬 변환한 만큼의 지터진폭을 흡수할 수 있다.

또한, 본 발명을 적용할 경우 하드웨어의 구성이 간단하고 경제적인 면에서 커다란 효과를 볼 수 있다.

Claims (5)

1. 신호지연에 다른 입력클럭과 시스템의 기준클럭 사이에서 발생하는 클럭의 위상차 정렬을 위한 비트동기 회로에 있어서, 입력클럭과 직렬 데이타 입력받아 직렬 데이타인 입력 데이타를 병렬 변환하고 입력클럭으로 래치하는 직/병렬 변환부(101), 입력클럭과 기준클럭을 받아들여 제어신호를 출력하는 기준클럭 타이밍 발생부(104), 상기 직/병렬 변환부(101)의 래치된 병렬 데이타와 기준클럭 타이밍 발생부(104)의 제어신호를 입력받아 래치된 병렬 데이타를 제어신호로 래치시켜 기준클럭에 동기시키는 래치부(102), 상기 래치부(102)로부터 래치된 병렬 데이타와 기준클럭을 입력받아 래치된 병렬 데이타를 기준클럭에 의하여 다시 직렬로 변환하는 병/직렬 변환부(103)를 포함하여 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
2. 제1항에 있어서, 상기 래치부(102)는 입력클럭의 제어신호를 받는 제1래치부(203)와 기준클럭의 제어신호를 받는 제2래치부(207)로 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
3. 제1항 또는 제2항에 있어서, 상기 기준클럭 타이밍 발생부(104)는 입력클럭을 받아 병렬화된 데이타를 소정주기 마다 래치하기 위한 제어클럭을 상기 제1래치부(203)로 출력하는 제1카운터(202)와, 기준클럭을 받아 입력되는 클럭과 같은 타이밍을 갖게 해주는 제어클럭을 상기 제2래치부(207)로 출력하는 제2카운터(206)로 구성되는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
4. 제3항에 있어서, 상기 입력클럭 및 기준클럭 각각의 제1 및 제2카운터(202,206)는 동일 리셋신호를 받는 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.
5. 제3항에 있어서, 상기 제1 및 제2카운터(202,206)는 각각 4진 카운터인 것을 특징으로 하는 클럭의 위상차 정렬을 위한 비트동기 회로.