KR960011109B1 - 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로 - Google Patents

Abstract

내용 없음.

Description

클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로

제1도는 본 발명 회로에 대한 전체적인 블록 구성도.

제2도는 본 발명 회로에 대한 프레임 동기부의 블록 구성도.

제3도는 본 발명 회로의 프레임 동기부의 상세 회로도.

제4도는 본 발명 회로의 프레임 정렬부의 상세 회로도.

제5도는 본 발명 회로의 프레임 동기부에 대한 입력 클럭부의 타이밍도.

제6도는 본 발명 회로의 프레임 동기부에 대한 기준 클럭부의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 프레임 정렬부 12 : 프레임 동기부

본 발명은 데이터의 전송 속도가 고속으로 전송될 경우에 단순히 클럭의 리타이밍을 실시하여 데이터의 전송 지연차를 보상할 수 있는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로에 관한 것이다.

동기식 전송 방식에서 동기식 다중화를 실시하기 위하여 비동기식 및 동기식 디지털 계위의 모든 계위 신호는 일정한 형태의 프레임 구조를 가지고 있으며, 이 프레임 구조를 이용하여 체계적으로 다중화가 이루어진다.

종래의 동기식 다중화를 위해서는 저위 레벨 신호들의 프레임 구조 위상차가 동일해야 한다는 전제 조건이 요구되므로 프레임 구조를 정렬시키기 위한 몇가지 방법들이 제안되었으며, 현재 이용되는 방법으로는 포인터 처리와 탄성 버퍼가 있다.

그러나, 종래 사용되고 있는 이 포인터 처리와 탄성 버퍼의 방법은 회로의 구성이 복잡하기 때문에 프레임 정렬이 요구되는 모든 전송 시스템에 적용하기가 어렵다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 프레임 동기 신호들을 기준 클럭에 동기시키기 위한 회로로서, 보드 구성 및 전송로의 차이로 인하여 발생하는 입력 데이터들의 지연으로 인한 프레임 동기 신호의 위상차를 정렬함으로써 프레임 동기를 실현하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로에 있어서, 외부로부터 저위 레벨 데이터 신호, 입력 클럭, 임의의 프레임 동기 신호, 기준 클럭을 입력받아 임의의 프레임 신호를 기준 프레임 동기 신호로 선택하여 프레임 정렬을 실행하는 제1제어 신호를 발생하고, 데이터를 외부로 출력하는 프레임 동기 수단; 및 외부로부터 데이터 신호, 입력 클럭, 프레임 동기 신호를 입력받고, 상기 프레임 동기 수단에서 발생한 제1제어 신호에 따라 프레임을 정렬하여 데이터를 출력하는 다수의 프레임 정렬 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면 제1도 내지 제6도를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

먼저, 본 발명의 회로는 종래 기술들에 있어서 발생하는 회로의 복잡성을 없애면서 보드 구성이나 전송로의 길이에 의하여 발생하는 데이터의 지연차를 프레임 동기 신호를 기준으로 하여 정렬하는 방법으로서, 최대 2주기의 데이터 지연차가 발생할 경우에 동기식 전송 방식의 다중화를 위한 프레임 동기 신호를 정렬하여 데이터의 지연차를 흡수하고 기준 클럭에 비트 동기시키는 회로이다.

제1도는 본 발명 회로에 대한 전체적인 블록 구성도로서, 입력되는 데이터들은 저위 레벨 신호 데이터로서 지연차가 발생하여 입력된다.

전체적인 구성은 크게 두가지 구성 요소로 구분되는데, 각 입력 클럭에 동기되어 지연차가 존재하는 프레임 동기 신호를 정렬하기 위하여 입력되는 임의의 프레임 동기 신호를 기준 프레임 동기 신호로 선택하여 기준 클럭에 프레임 정렬을 실행하는 제어 신호를 발생하는 프레임 동기부(12)와 프레임 동기부(12)에서 발생한 제어 신호에 의하여 프레임을 정렬하는 프레임 정렬부(11)이다.

제2도는 본 발명 회로의 프레임 동기부에 대한 구성 블록도로서, 21은 직/병렬 변환부, 22는 래치부, 23은 병/직렬 변환부, 24는 프레임 신호 검출 및 제어 신호 발생부, 25는 기준 클럭 제어 신호부를 각각 나타낸다.

직/병렬 변환부(21)는 입력되는 직렬 데이터를 병렬로 변화하는 기능부로서, 입력되는 직렬 데이터를 병렬 데이터 형태로 만들어 데이터들을 입력 클럭으로 래치하는 기능 부분이다.

래치부(22)는 입력 클럭으로 래치된 병렬 데이터들을 기준 클럭으로 래치시켜 기준 클럭에 동기시키는 기능을 하는 부분이며, 이 경우 입력되는 직렬 데이터를 병렬 변환한 만큼의 시간적 여유가 입력 클럭과 기준 클럭사이에 발생하게 되며, 이를 이용하여 입력 클럭들간의 위상차를 흡수하고 프레임 정렬 기능을 수행할 수 있게 된다.

병/직렬 변환부(23)는 래치부(22)에서 입력 클럭과 기준 클럭의 제어 신호에 의하여 래치된 데이터들을 기준 클럭에 의하여 다시 병렬 신호들을 직렬로 변환하는 기능을 한다.

그리고, 프레임 신호 검출 및 제어 신호 발생부(24)에서는 입력 클럭과 입력 클럭에 동기된 프레임 동기 신호를 입력받아서 프레임 동기 신호를 검출하고, 이를 기준점으로 하여 입력 클럭에 의한 제어 신호를 발생하여 병렬 신호를 래치하기 위한 래치부(22)와 프레임 동기를 위한 제어신호를 발생하는 기준 클럭 제어신호부(25)에 보낸다.

기준 클럭 제어 신호부(25)는 프레임 신호 검출 및 제어 신호 발생부(24)에서 제어 신호를 입력받아 최대 2주기 정도의 프레임 동기 신호 지연차를 흡수하여 기준 클럭에 동기시킬 수 있는 기준 클럭의 제어 신호를 발생시키는 기능을 한다.

제3도는 본 발명 회로에 대한 프레임 동기부의 상세 회로도로서, 회로의 상세 기능을 살펴보면, 입력되는 직렬 신호를 6개의 병렬 신호를 변환하기 위하여 입력되는 클럭에 따라 순차적으로 데이터를 병렬화시키는 직/병렬 변환기(31)와 병렬화된 데이터를 6주기마다 래치하기 위한 6진 카운터(37)가 사용되었다.

여기서, 입력 클럭 6진 카운터(37)의 반주기 지연된 카운터 5번 신호는 래치부 1(32)의 클럭과 6진 카운터(37)를 클리어(Clear)하는 클럭으로 사용하게 되는데, 그 이유로는 카운터 5번 신호로 클리어시 카운터 5번 신호는 항상 6주기 단위로 발생하기 때문에 카운터 5번 신호로 래치된 직렬로 입력되는 데이터 신호는 6개의 병렬 신호로 변환이 가능하기 때문이다.

프레임을 검출할시나 전원 온(Power ON)시에는 6진 카운터를 초기화시키는 또다른 기능으로 논리곱(AND)게이트(35)와 논리합(OR) 게이트(36)를 이용한 리셋(Reset) 기능을 두었는데, 입력 클럭의 카운터(37)에서는 프레임 동기 신호와 입력 클럭을 논리곱한 후에 논리곱한 신호와 기준 클럭을 논리합한 것으로 클럭에 동기된 한주기의 프레임 동기 신호가 발생할 경우 6진 카운터를 초기화시키게 된다.

따라서, 초기화된 6진 카운터는 프레임 동기 신호에 동기되어 동작하고, 직/병렬 변환기(31)에서 병렬로 변환되는 데이터는 입력 클럭에 동기된 프레임 동기 신호를 시작으로 하여 병렬로 변환된다. 병렬 변환을 위하여 카운터의 계수를 6진으로 사용한 것은 저위 레벨 신호들의 프레임 동기 신호가 최대 2주기 정도의 지연차를 가지고 있다는 가정과 동기식 전송에서 주로 사용되는 저위 레벨 데이터의 전송 속도(19.44Mb/s, 51.84Mb/s, 77.76Mb/s, 155.52Mb/s)가 6진 계수로 분주가 되기 때문이다.

래치부 1(32)의 클럭으로 사용되는 카운터(37)의 카운터 5번 신호와 Q1신호는 타이밍 미진을 위하여 인버터(38)와 D－플립플롭(39,310)을 이용하여 반주기 지연시키며, 입력 카운터의 Q1신호와 카운터 3번 신호는 기준 클럭의 제어신호를 발생하기 위하여 사용된다.

기준 클럭 카운터(313)의 경우는 기준 클럭이 입력 카운터의 카운터 3번 신호를 클럭으로 하고 Q1신호를 입력으로 하는 D－플립플롭(311)의 출력과 논리곱(AND) 게이트(312)에서 논리곱되어 있어, D－플립플롭 (311)의 출력이 기준 클럭 6진 카운터(313)의 클럭 인에이블(Enable)신호로 동작하게 되어 있다. 만약, 입력 카운터가 정상적으로 동작한다면, D－플립플롭(311)의 상태는 항상 하이(High)상태가 된다.

입력 클럭의 6진 카운터(37)에서 발생된 Q1신호를 반주기 지연시켜 래치부 2(33)의 클럭으로 사용하며, 이 경우 입력 클럭에 동기된 프레임 동기 신호들이 2주기 지연차를 흡수하게 되는데, 이것은 병렬로 변환된 래치부 1(32)의 데이터의 입력 클럭 카운터의 Q1 신호에 3주기 만큼의 시간적인 여유가 존재하고 있기 때문이다.

본 회로부의 병/직렬 변환부(34)는 병렬로 들어오는 데이터 신호들을 직렬로 변화해주는 기능으로서 패치부 2(33)에서 병렬 신호로 래치되어 있는 데이터들을 병/직렬 변환부(34)에 병렬로 로딩(Loading)시켜야 한다.

이 로딩 신호의 발생은 인버터(315)를 거친 반전된 기준 클럭과 기준 클럭의 카운터(313)에서 생성되는 반전된 카운터 3번 신호를 논리합 게이트 (314)에서 논리합하여 만든다.

이러한 경우 논리합(ORING)된 로드(Load) 신호는 반주기 정도이며, 기준 클럭의 한주기 이내에서 병렬신호들의 로딩이 발생하게 되고 로드 신호에 의하여 병렬로 로딩된 데이터는 기준 클럭에 의하여 직렬 데이터로 변환된다.

제4도는 본 발명 회로의 프레임 정렬부의 상세 회로도로서, 프레임 동기부(12)에서 기준 클럭의 카운터 및 클럭 인에이블부분을 제외한 회로와 동일하게 구성된다.

회로의 상세 기능을 살펴보면, 입력되는 직렬 신호를 6개의 병렬 신호로 변환하기 위하여 입력되는 클럭에 따라 순차적으로 데이터를 병렬화시키는 직/병렬 변환기(41)와 병렬화된 데이터를 6주기마다 래치하기 위한 6진 카운터(47)가 있다.

6진 카운터(47)에서는 제3도의 프레임 동기부의 입력 6진 카운터(37)와 동일한 동작 원리로서 동작되며, 게이트(45,46)들을 이용하여 프레임을 검출하여 카운터를 초기화시키며, 입력 클럭 6진 카운터(47)의 반주기 지연된 카운터 5번 신호는 래치부 1(42)의 클럭과 6진 카운터(47)를 클리어하는 클럭으로 사용하게 되고, D－플립플롭(410)의 비반전 출력 Q신호는 래치부 2(43)의 클럭으로 사용된다.

따라서, 초기화된 6진 카운터(47)는 프레임 동기 신호에 동기되어 동작하고, 직/병렬 변환기(41)에서 병렬로 변환되는 데이터는 입력 클럭에 동기된 프레임 동기 신호를 시작으로 하여 병렬로 변환된다 .

래치부 1(42)과 래치부 2(43)의 클럭으로 사용되는 6진 카운터(47)의 카운터 5번 신호와 Q1신호는 타이밍 마진을 위하여 인버터(48)와 D－플립플롭 (49,410)을 이용하여 반주기 지연시킨 것이다.

프레임 정렬부의 병/직렬 변환부(44)는 병렬로 들어오는 데이터 신호들을 기준 클럭에 의하여 직렬로 변환해주는 기능으로서, 프레임 동기부와 마찬가지로 래치부 2(43)에서 병렬 신호로 래치되어 있는 데이터들을 병/직렬 변환기(44)에 병렬로 로딩시켜야 한다.

따라서, 이 로딩 신호는 프레임 동기부의 기준 클럭 제어 신호부에서 발생된 로드 신호이다.

제5도는 본 발명 회로의 프레임 동기부에 대한 입력 클럭부의 타이밍도이다.

본 발명 회로에 있어서 입력 클럭들간의 전송 지연차가 최대 2주기 정도라는 가정에서 출발하였으므로 제5도의 타이밍 다이아그램(가)와 (나)에 나타낸 것과 같이 가장 빨리 전송되는 프레임 동기 신호(b)와 가장 늦게 전송되는 프레임 동기 신호(b)의 차이는 2주기밖에 되지 않는다.

따라서, 제5도의 타이밍 다이아그램의 임의의 프레임 동기 신호중 가장 빨리 전송된 프레임 동기 신호를 출력의 기준 프레임 동기 신호로 선택했을 경우인 (가)와 가장 늦게 전송되는 프레임 동기 신호를 출력의 프레임 기준 동기 신호로 선택했을 경우인 (나)의 프레임 검출부 동작 신호와 입력 클럭6진 카운터(37)에 의한 제어 신호의 타이밍 다이아그램이다.

제5도이 타이밍도(a)는 저위 레벨에서 입력되는 입력 클럭이고, (b)와 (h)는 입력 클럭에 동기되어 최대 2주기의 지연차를 가지고 입력되는 프레임 동기 신호이다. 타이밍 다이아그램에서 (c)와 (i)는 프레임 동기 신호에 의하여 검출된 카운터의 리셋 신호이며, (d)와 (j)는 입력 카운터의 카운트 5번 신호를 반주기 지연시킨 것이며, (e)와 (k)는 (d)와 (j)신호에 의하여 병렬로 변환된 데이터를 래치하는 래치부 1의 타이밍도이다.

여기서, 래치된 데이터를 살펴보면, 래치부 1에 병렬로 래치된 (가)의 데이터(e)와 (나)의 데이터(k)사이에는 2주기의 지연차가 발생하게 되는데 만약, 기준 클럭의 6진 카운터 인에이블(Enable) 신호를 발생하기 위한 프레임 동기 신호로 (가)의 (b)를 택할 경우 프레임 동기부(12)와 프레임 정렬부(11)의 래치부 2(33,43)에서의 래치 클릭은 그림(가)의 Q1신호(f)에 의하여 래치되고 래치부 1의 데이터를 (가)에 보인 래치부 2 데이터(g)와 같이 래치부 2에 래치시킨다.

만약, 기준 클럭의 카운터 인에이블(Enable)신호를 발생하기 위한 프레임 동기 신호로 (나)의 (h)를 선택할 경우 래치부 2(33,43)의 클럭은 (나)의 Q1신호(1)가 되고 래치부 1의 데이터는 (나)의 (m)과 같이 래치부 2에 래치된다. 결국, 래치부 2에서는 입력되는 임의이 어떤 프레임 신호를 기준 프레임 신호로 선택하더라도 입력에서 발생한 2주기의 지연차를 흡수하여 기준으로 선택한 프레임 동기 신호에 데이트를 동기 시킨다.

여기서, 위의 타이밍을 좀더 자세히 살펴보면, 입력되는 데이터의 병렬화를 6진이 아닌 8진으로 할 경우 입력되는 데이터의 지연차를 2주기가 아닌 4주기까지 흡수하여 프레임 동기 신호를 정렬할 수 있다는 것을 알 수 있다.

제6도는 본 발명 회로의 프레임 동기부에 대한 기준 클럭부의 타이밍도이다.

제6도의 (a)는 기준 클럭이고, (b)와 (c)는 임의의 프레임 동기 신호에 의하여 리셋된 입력 카운터에서 발생한 D－플립플롭의 비반전 출력 Q1 신호와 3번 신호이며, 이때 래치부 2의 데이터 상태는 (d)와 같다.

(e)는 기준 클럭 카운터(313)의 클럭 인에이블(Enable) 신호로서, 입력 클럭 카운터의 Q1 신호(b) 상태를 카운터 3번 신호(c)로 검출하여 발생시키는데, 카운터 3번 신호의 라이징 에지(rising edge)시 Q1신호가 하이(High)일 경우 하이(High)상태가 된다.

(f)는 카운터가 인에이블된 후 기준 클럭 카운터에 의하여 발생된 카운터 3번 신호를 반전한 것이고 (g)는 반전된 3번 카운터 신호와 반전된 기준 클럭에서 발생될 로드 신호이다.

(h)는 로드 신호에 의하여 병/직렬 변환부에 래치되는 데이터의 타이밍 다이아그램이며, 이 데이터는 기준 클럭에 의하여 직렬로 변환된다.

본 발명의 프레임 정렬부(11)의 동작 다이아그램은 제5도의 프레임 동기부 입력 클럭 동작 타이밍 다이아그램과 동일하며, 제6도의 기준 클럭부에서 발생한 로드 신호를 직/병렬 변환부(44)의 로딩 신호로 사용한다.

결과적으로 래치부 2에서는 입력 데이터들의 지연차를 흡수하여 기준 클럭 카운터의 인에이블 신호를 발생시키기 위하여 선택된 프레임 신호에 모든 프레임 신호를 동기시킬 수 있다.

상기와 같은 본 발명은 단순히 보드 구성상의 문제로 한 두주기 지연되는 신호들을 하나의 프레임 신호로 정렬하여 기준 클럭에 비트 동기시키는 것으로, 하드웨어의 구성을 간단하게 하여 프레임 정렬 및 클럭의 위상차를 동시에 정렬할 수 있는 효과가 있다.

Claims (5)

1. 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로에 있어서, 외부로부터 저위 레벨 데이터 신호, 입력 클럭, 임의의 프레임 동기 신호, 기준 클럭을 입력받아 임의의 프레임 신호를 기준 프레임 동기 신호로 선택하여 프레임 정렬을 실행하는 제1제어 신호(로드 신호)를 발생하고, 데이터를 외부로 출력하는 프레임 동기 수단(12) ; 및 외부로부터 데이터 신호, 입력 클럭, 프레임 동기 신호를 입력받고, 상기 프레임 동기 수단(12)에서 발생한 제1제어 신호(로드 신호)에 따라 프레임을 정렬하여 데이터를 출력하는 다수의 프레임 정렬 수단(11)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로.
2. 제1항에 있어서, 상기 프레임 동기 수단(12)은, 외부로부터 직렬 데이터, 입력 클럭, 프레임 동기 신호를 입력받아 직렬 데이터를 병렬로 변환하여 입력 클럭으로 래치하는 직/병렬 변환 수단(21) ; 제2제어신호의 제어에 따라 상기 직/병렬 수단(21)으로부터 출력되는 병렬 데이터들을 기준 클럭으로 래치시켜 입력 클럭들간의 위상차를 흡수하여 기준 클럭에 동기시키는 래치 수단(22) ; 상기 래치 수단(22)으로부터 출력되는 래치된 데이터들을 기준 클럭과 제1제어 신호(로드 신호)에 의하여 다시 병렬 신호들을 직렬로 변환하여 데이터를 외부로 출력하는 병/직렬 변환수단(23) ; 외부로부터 입력 클럭과 프레임 동기 신호를 입력받아 프레임 동기 신호를 검출하고 이를 기준점으로 하여 입력 클럭에 의한 상기 제2제어 신호를 발생하여 상기 래치수단(22)으로 출력하는 프레임 신호 검출 및 제어 신호 발생 수단(24) ; 및 상기 프레임 신호 검출 및 제어 신호 발생 수단(24)으로부터 제2제어 신호를 입력받아 프레임 동기 신호 지연차를 흡수하여 기준 클럭에 동기시킬 수 있는 제1제어 신호(로드 신호)를 발생하여 상기 직/병렬 변환 수단(23)와 상기 다수의 프레임 정렬 수단(11)으로 출력하는 기준 클럭 제어 수단(25)을 구비하는 것을 특징으로 하는 클럭 위상차 및 프레임 정렬을 위한 비트 동기회로.
3. 제2항에 있어서, 상기 프레임 신호 검출 및 제어 신호 발생 수단(24)은, 외부로부터 프레임 동기 신호와 입력 클럭을 입력받는 논리곱 연산 수단(35) ; 상기 논리곱 연산 수단(35)의 출력과 외부로부터 리셋신호를 입력받는 논리합 연산수단(36) ; 상기 논리합 연산 수단(36)의 출력이 리셋단에 입력되고, 입력 클럭이 클럭단에 입력되며, 클리어 신호를 입력받아 출력(Q1)과 카운터 5번, 3번 신호를 출력하는 계수 수단(37) ; 반전된 입력 클럭이 클럭단에 입력되고, 상기 계수 수단(37)의 카운터 5번 신호가 D입력단에 입력되어 출력이 상기 계수 수단(37)의 클리어단과 상기 래치 수단(22)의 클럭단에 입력되는 제1D－플립플롭(39) ; 반전된 입력 클럭이 클럭단에 입력되고, 상기 계수 수단(37)의 출력(Q1)이 D입력단에 입력되어 출력이 상기 래치 수단(22)의 클럭단에 입력되는 제2D－플립플롭(310) ; 및 상기 계수 수단(37)이 카운터 3번 신호가 클럭단에 입력되고, 상기 계수 수단(37)의 출력(Q1)이 D입력단에 입력되어 출력이 상기 기준 클럭 제어 수다(25)에 입력되는 제3D－플립플롭(311)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로.
4. 제2항에 있어서, 상기 기준 클럭 제어 수단(25)은, 상기 프레임 신호 검출 및 제어 신호 발생 수단(24)의 제2제어 신호와 외부로부터 기준 클럭을 입력받아 논리곱하는 논리곱 연산 수단(312) ; 상기 논리곱 연산 수단(312)의 출력을 클럭단에 입력받고, 외부의 리셋 신호를 리셋단에 입력받으며, 자신의 일출력을 클리어 신호로 입력받아 출력을 생성하는 계수 수단(313) ; 및 반전된 상기 기준 클럭과 상기 계수 수단(313)의 타출력을 입력받아 논리합하여 제1제어 신호(로드 신호)를 생성하여 상기 병/직렬 변환 수단(34)과 상기 다수의 프레임 정렬 수단(11)으로 출력하는 논리합 연산수단(314)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로.
5. 제1항에 있어서, 상기 다수의 프레임 정렬 수단(11)은, 외부로부터 직렬 데이터와 입력 클럭을 입력 받아 병렬 변환하여 출력하는 직/병렬 변환 수단(41) ; 외부로부터 입력되는 입력 클럭과 프레임 동기 신호를 논리곱하는 논리곱 연산 수단(45) ; 상기 논리곱 연산 수단(45)의 출력과 외부의 리셋 신호를 논리합하는 논리합 연산 수단(46) ; 상기 입력 클럭을 클럭단으로 입력받고, 상기 논리합 연산 수단(46)의 출력을 리셋 신호로 입력받으며, 클리어 신호를 입력받아 카운터 5번 신호와 출력(Q1)을 발생하는 계수 수단(47) ; 상기 계수 수단(47)의 5번 신호를 데이터 입력단으로 입력받고, 상기 반전된 입력 클럭을 클럭단으로 입력받아 출력 신호를 상기 계수 수단(47)의 클리어 신호로 제공하는 제1D－플립플롭(49) ; 상기 계수 수단(47)의 출력 신호를 데이터 입력단으로 입력받고 상기 반전된 입력 클럭을 클럭 입력단으로 입력받는 제2D－플립플롭(410) ; 상기 제1D－플립플롭(49)의 출력을 클럭으로 입력받아 상기 직/병렬 변환 수단(41)의 출력 데이터를 래치하는 제1래치 수단(42) ; 상기 제2D－플립플롭(410)의 출력을 클럭으로 입력받아 상기 제1래치 수단(42)의 출력 데이터를 래치하는 제2래치 수단(43) ; 및 외부의 기준 클럭을 클럭단으로 입력받고, 상기 프레임 동기 수단(11) 외부의 제1제어 신호(로드 신호)에 따라 상기 제2래치 수단(43)의 출력 데이터를 직렬로 변환하여 출력하는 병/직렬 변환 수단(44)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로.