JP2734287B2 - サンプリングクロック情報生成回路 - Google Patents
サンプリングクロック情報生成回路Info
- Publication number
- JP2734287B2 JP2734287B2 JP4112971A JP11297192A JP2734287B2 JP 2734287 B2 JP2734287 B2 JP 2734287B2 JP 4112971 A JP4112971 A JP 4112971A JP 11297192 A JP11297192 A JP 11297192A JP 2734287 B2 JP2734287 B2 JP 2734287B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- clock
- input
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像などのアナログ信
号をディジタル信号に変換する機能を持つ画像ディジタ
ル信号送信装置に使用されるサンプリング情報生成回路
に関する。特にアナログ−ディジタル変換する際のサン
プリングクロックと伝送路に送出する伝送路クロックと
の周波数が異る装置に使用されるサンプリングクロック
情報生成回に関する。
号をディジタル信号に変換する機能を持つ画像ディジタ
ル信号送信装置に使用されるサンプリング情報生成回路
に関する。特にアナログ−ディジタル変換する際のサン
プリングクロックと伝送路に送出する伝送路クロックと
の周波数が異る装置に使用されるサンプリングクロック
情報生成回に関する。
【０００２】
【従来の技術】従来、この種のサンプリングクロック情
報生成回路としては図２に示すものがある。図２は従来
例のブロック図である。本回路は送信装置側に設けられ
サンプリングクロック１１と伝送路クロック１４とを入
力し、伝送路クロック１４に対するサンプリングクロッ
ク１１の周波数偏差を検出され、クロック情報信号とし
て出力する。このクロック情報信号は相手受信装置に送
出され相手受信装置でサンプリングクロックを再生する
際に使用される。
報生成回路としては図２に示すものがある。図２は従来
例のブロック図である。本回路は送信装置側に設けられ
サンプリングクロック１１と伝送路クロック１４とを入
力し、伝送路クロック１４に対するサンプリングクロッ
ク１１の周波数偏差を検出され、クロック情報信号とし
て出力する。このクロック情報信号は相手受信装置に送
出され相手受信装置でサンプリングクロックを再生する
際に使用される。
【０００３】図２において、サンプリングクロック１１
を入力する１／Ｍ分周回路（Ｍは整数）と、１／Ｍ分周
回路（Ｍは整数）と、１／Ｍ分周回路の１出力信号を入
力とするＬビットカウンタ（Ｌは整数）と、伝送路クロ
ック１４を入力とする１／Ｎ分周回路２と、１／Ｎ分周
回路２の出力信号をデータ入力、１／Ｍ分周回路１の出
力信号をクロック入力とするＤフリップフロップ（以下
Ｄ−Ｆ／Ｆ）５と、Ｌビットカウンタ３の出力信号をデ
ータ入力、Ｄ−Ｆ／Ｆ５の出力信号をクロック入力とす
るＤ−Ｆ／Ｆ７と、Ｄ−Ｆ／Ｆ７の出力信号をデータ入
力、Ｄ−Ｆ／Ｆ５の出力信号をクロック入力とするＤ−
Ｆ／Ｆ８と、Ｄ−Ｆ／Ｆ７の出力信号と、Ｄ−Ｆ／Ｆ８
の出力信号とを入力とする減算回路９とを備えている。
を入力する１／Ｍ分周回路（Ｍは整数）と、１／Ｍ分周
回路（Ｍは整数）と、１／Ｍ分周回路の１出力信号を入
力とするＬビットカウンタ（Ｌは整数）と、伝送路クロ
ック１４を入力とする１／Ｎ分周回路２と、１／Ｎ分周
回路２の出力信号をデータ入力、１／Ｍ分周回路１の出
力信号をクロック入力とするＤフリップフロップ（以下
Ｄ−Ｆ／Ｆ）５と、Ｌビットカウンタ３の出力信号をデ
ータ入力、Ｄ−Ｆ／Ｆ５の出力信号をクロック入力とす
るＤ−Ｆ／Ｆ７と、Ｄ−Ｆ／Ｆ７の出力信号をデータ入
力、Ｄ−Ｆ／Ｆ５の出力信号をクロック入力とするＤ−
Ｆ／Ｆ８と、Ｄ−Ｆ／Ｆ７の出力信号と、Ｄ−Ｆ／Ｆ８
の出力信号とを入力とする減算回路９とを備えている。
【０００４】次にその動作について説明する。サンプリ
ングクロック１１を入力とする１／Ｍ分周回路１はサン
プリングクロック１１を１／Ｍに分周して出力する。１
／Ｍ分周回路１の出力信号を入力とするＬビットカウン
タ３は入力信号のクロック数をカウントして出力する。
伝送路クロック１４（サンプリングクロック１４とは周
波数が異なる）を入力とする１／Ｎ分周回路２は、入力
信号を１／Ｎに分周して出力する。通常、１／Ｍ分周回
路１の出力信号はＭＨｚレベル、１／Ｎ分周回路２の出
力信号はＨｚレベルである。
ングクロック１１を入力とする１／Ｍ分周回路１はサン
プリングクロック１１を１／Ｍに分周して出力する。１
／Ｍ分周回路１の出力信号を入力とするＬビットカウン
タ３は入力信号のクロック数をカウントして出力する。
伝送路クロック１４（サンプリングクロック１４とは周
波数が異なる）を入力とする１／Ｎ分周回路２は、入力
信号を１／Ｎに分周して出力する。通常、１／Ｍ分周回
路１の出力信号はＭＨｚレベル、１／Ｎ分周回路２の出
力信号はＨｚレベルである。
【０００５】１／Ｎ分周回路２の出力信号をデータ入
力、１／Ｍ分周回路の出力信号をクロック入力とするＤ
−Ｆ／Ｆ５は、入力データをクロックでリタイミングす
る。Ｌビットカウンタ３の出力信号をデータ入力、Ｄ−
Ｆ／Ｆ５の出力信号をクロック入力するＤ−Ｆ／Ｆ７
は、データ入力を入力クロック毎にラッチする。Ｄ−Ｆ
／Ｆ７の出力信号をデータ入力、Ｄ−Ｆ／Ｆ５の出力信
号をクロック入力とする第３のＤ−Ｆ／Ｆ８はＤ−Ｆ／
Ｆ７同様入力データを入力クロック毎にラッチする。Ｄ
−Ｆ／Ｆ７の出力信号と、Ｄ−Ｆ／Ｆ８の出力信号とを
入力とする減算回路は、Ｄ−Ｆ／Ｆ５の出力信号毎にラ
ッチされたＬビットカウンタ３の出力するクロックカウ
ント結果の差を算出して結果をクロック情報信号２２と
して出力する。
力、１／Ｍ分周回路の出力信号をクロック入力とするＤ
−Ｆ／Ｆ５は、入力データをクロックでリタイミングす
る。Ｌビットカウンタ３の出力信号をデータ入力、Ｄ−
Ｆ／Ｆ５の出力信号をクロック入力するＤ−Ｆ／Ｆ７
は、データ入力を入力クロック毎にラッチする。Ｄ−Ｆ
／Ｆ７の出力信号をデータ入力、Ｄ−Ｆ／Ｆ５の出力信
号をクロック入力とする第３のＤ−Ｆ／Ｆ８はＤ−Ｆ／
Ｆ７同様入力データを入力クロック毎にラッチする。Ｄ
−Ｆ／Ｆ７の出力信号と、Ｄ−Ｆ／Ｆ８の出力信号とを
入力とする減算回路は、Ｄ−Ｆ／Ｆ５の出力信号毎にラ
ッチされたＬビットカウンタ３の出力するクロックカウ
ント結果の差を算出して結果をクロック情報信号２２と
して出力する。
【０００６】
【発明が解決しようとする課題】以上説明したように従
来のサンプリングクロック情報生成回路では、サンプリ
ング周波数の偏差に対して、細かな変動まで情報化する
ためにはカウントするサンプリングクロックの周波数を
上げれば対応できるが、周波数を上げるとカウンタ回路
を高速で動作させる必要があり、消費電力の増加につな
がるという欠点がある。また、細かな変動を情報化する
別な手段として、クロックのカウント結果のラッチ周期
を遅くする方法もあるが、これを実施すると、単位時間
中の周波数情報の伝送回数が減少するため、対向受信装
置で再生する場合に急激なサンプリングクロックの変動
が起こる問題がある。
来のサンプリングクロック情報生成回路では、サンプリ
ング周波数の偏差に対して、細かな変動まで情報化する
ためにはカウントするサンプリングクロックの周波数を
上げれば対応できるが、周波数を上げるとカウンタ回路
を高速で動作させる必要があり、消費電力の増加につな
がるという欠点がある。また、細かな変動を情報化する
別な手段として、クロックのカウント結果のラッチ周期
を遅くする方法もあるが、これを実施すると、単位時間
中の周波数情報の伝送回数が減少するため、対向受信装
置で再生する場合に急激なサンプリングクロックの変動
が起こる問題がある。
【０００７】
【課題を解決するための手段】本発明のサンプリングク
ロック情報生成回路は、外部からのサンプリングクロッ
クを入力する１／Ｍ分周回路（Ｍは整数）と、前記１／
Ｍ分周回路の出力信号を入力する第１のＬビットカウン
タ（Ｌは整数）と、外部からの伝送路クロックを入力す
る１／Ｎ分周回路（Ｎは整数）と、前記１／Ｎ分周回路
の出力信号をデータ入力としまた前記１／Ｍ分周回路の
出力信号をクロック入力とする第１のＤフリップフロッ
プと前記第１のＬビットカウンタの出力信号をデータ入
力としまた前記第１のフリップフロップの出力信号をク
ロック入力とする第２のフリッププロップと、前記第２
のフリップフロップの出力信号をデータ入力としまた前
記第１のフリップフロップの出力信号をクロック入力と
する第３のフリップフロップと、前記第２フリップフロ
ップの出力信号とを前記第３のフリップフロップの出力
信号と入力し外部へクロック情報信号を出力する減算回
路とを備えるサンプリングクロック情報生成回路におい
て、前記１／Ｍ分周回路の出力信号を入力するインバー
タと、前記インバータの出力を入力とする第２のＬビッ
トカウンタと、前記第１のＬビットカウンタの出力信号
と前記第２のＬビットカウンタの出力信号とを入力しこ
の２信号を加算した出力信号を前記第１のＬビットカウ
ンタの出力信号の代りに前記第２のフリップフロップに
データ入力として加える加算回路とを備えている。
ロック情報生成回路は、外部からのサンプリングクロッ
クを入力する１／Ｍ分周回路（Ｍは整数）と、前記１／
Ｍ分周回路の出力信号を入力する第１のＬビットカウン
タ（Ｌは整数）と、外部からの伝送路クロックを入力す
る１／Ｎ分周回路（Ｎは整数）と、前記１／Ｎ分周回路
の出力信号をデータ入力としまた前記１／Ｍ分周回路の
出力信号をクロック入力とする第１のＤフリップフロッ
プと前記第１のＬビットカウンタの出力信号をデータ入
力としまた前記第１のフリップフロップの出力信号をク
ロック入力とする第２のフリッププロップと、前記第２
のフリップフロップの出力信号をデータ入力としまた前
記第１のフリップフロップの出力信号をクロック入力と
する第３のフリップフロップと、前記第２フリップフロ
ップの出力信号とを前記第３のフリップフロップの出力
信号と入力し外部へクロック情報信号を出力する減算回
路とを備えるサンプリングクロック情報生成回路におい
て、前記１／Ｍ分周回路の出力信号を入力するインバー
タと、前記インバータの出力を入力とする第２のＬビッ
トカウンタと、前記第１のＬビットカウンタの出力信号
と前記第２のＬビットカウンタの出力信号とを入力しこ
の２信号を加算した出力信号を前記第１のＬビットカウ
ンタの出力信号の代りに前記第２のフリップフロップに
データ入力として加える加算回路とを備えている。
【０００８】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本発明の一実施例のブロック図であ
る。サンプリングクロック１１を入力とする１／Ｍ分周
回路１と、１／Ｍ分周回路１１の出力信号を入力するＬ
ビットカウンタ３と、１／Ｍ分周回路１の出力信号を入
力するインバータ４と、インバータ４の出力信号を入力
するＬビットカウンタ１０と、伝送路クロック１４を入
力する１／Ｎ分周回路２と、１／Ｎ分周回路２の出力信
号をデータ入力、１／Ｍ分周回路１の出力信号をクロッ
ク入力とするＤフリップフロップ（Ｄ−Ｆ／Ｆ）５とＬ
ビットカウンタ３の出力信号と、第２のＬビットカウン
タ１０の出力とを入力する加算回路６と、加算回路６の
の出力信号をデータ入力、Ｄ−Ｆ／Ｆ５の出力信号をク
ロック入力とするＤ−Ｆ／Ｆ７と、Ｄ−Ｆ／Ｆ７の出力
信号をデータ入力、Ｄ−Ｆ／Ｆ５の出力信号をクロック
入力とするＤ−Ｆ／Ｆ８と、Ｄ−Ｆ／Ｆ７の出力信号と
Ｄ−Ｆ／Ｆ８の出力信号とを入力する減算回路９とを備
えている。
て説明する。図１は本発明の一実施例のブロック図であ
る。サンプリングクロック１１を入力とする１／Ｍ分周
回路１と、１／Ｍ分周回路１１の出力信号を入力するＬ
ビットカウンタ３と、１／Ｍ分周回路１の出力信号を入
力するインバータ４と、インバータ４の出力信号を入力
するＬビットカウンタ１０と、伝送路クロック１４を入
力する１／Ｎ分周回路２と、１／Ｎ分周回路２の出力信
号をデータ入力、１／Ｍ分周回路１の出力信号をクロッ
ク入力とするＤフリップフロップ（Ｄ−Ｆ／Ｆ）５とＬ
ビットカウンタ３の出力信号と、第２のＬビットカウン
タ１０の出力とを入力する加算回路６と、加算回路６の
の出力信号をデータ入力、Ｄ−Ｆ／Ｆ５の出力信号をク
ロック入力とするＤ−Ｆ／Ｆ７と、Ｄ−Ｆ／Ｆ７の出力
信号をデータ入力、Ｄ−Ｆ／Ｆ５の出力信号をクロック
入力とするＤ−Ｆ／Ｆ８と、Ｄ−Ｆ／Ｆ７の出力信号と
Ｄ−Ｆ／Ｆ８の出力信号とを入力する減算回路９とを備
えている。
【０００９】次にその動作について説明する。サプリン
グクロック１１は１／Ｍ分周回路１に入力され、１／Ｍ
に分周される。１／Ｍに分周されたサンプリングクロッ
クはＬビットカウンタ３に入力され、クロックの数をカ
ウントされる。また、１／Ｍ分周されたサンプリングク
ロックはインバータ４に入力され、反転された後Ｌビッ
トカウンタ１０に入力されてクロックの数をカウントさ
れる。Ｌビットカウンタ３とＬビットカウンタ１０は、
入力するクロック周波数が同じだが位相が１８０度異な
るクロックをカウントすることになる。伝送路クロック
１４（サンプリングクロック１１とは周波数が異なる）
は１／Ｎ分周回路２に入力され１／Ｎに分周される。通
常１／Ｍ分周されたサプリングクロックがＭＨｚレベル
であるのに対し１／Ｎ分周された伝送路クロックはＨｚ
レベルである。１／Ｎ分周された伝送路クロックをデー
タ入力、１／Ｍ分周されたサンプリングクロックをクロ
ック入力とするＤ−Ｆ／Ｆ５は、１／Ｎ分周された伝送
路クロックを１／Ｍ分周されたサンプリングクロックで
リタイミングする。
グクロック１１は１／Ｍ分周回路１に入力され、１／Ｍ
に分周される。１／Ｍに分周されたサンプリングクロッ
クはＬビットカウンタ３に入力され、クロックの数をカ
ウントされる。また、１／Ｍ分周されたサンプリングク
ロックはインバータ４に入力され、反転された後Ｌビッ
トカウンタ１０に入力されてクロックの数をカウントさ
れる。Ｌビットカウンタ３とＬビットカウンタ１０は、
入力するクロック周波数が同じだが位相が１８０度異な
るクロックをカウントすることになる。伝送路クロック
１４（サンプリングクロック１１とは周波数が異なる）
は１／Ｎ分周回路２に入力され１／Ｎに分周される。通
常１／Ｍ分周されたサプリングクロックがＭＨｚレベル
であるのに対し１／Ｎ分周された伝送路クロックはＨｚ
レベルである。１／Ｎ分周された伝送路クロックをデー
タ入力、１／Ｍ分周されたサンプリングクロックをクロ
ック入力とするＤ−Ｆ／Ｆ５は、１／Ｎ分周された伝送
路クロックを１／Ｍ分周されたサンプリングクロックで
リタイミングする。
【００１０】Ｌビットカウンタ３は入力された１／Ｍ分
周クロックをカウントし、カウント結果を出力する。一
方、１／Ｍ分周クロックの反転クロックをカウントして
いるＬビットカウンタ１０もカウント結果を出力する。
この２つのカウント結果を入力する加算回路６は、両入
力を加算した結果を出力する。Ｌビットカウンタ３，１
０は各々同一周波数であるが、位相の１８０度異なるク
ロックをカウントしていることから、各々のカウント結
果を加算した結果は、１／Ｍ分周クロックの２倍の周波
数をカウントした結果と同様な結果となる。
周クロックをカウントし、カウント結果を出力する。一
方、１／Ｍ分周クロックの反転クロックをカウントして
いるＬビットカウンタ１０もカウント結果を出力する。
この２つのカウント結果を入力する加算回路６は、両入
力を加算した結果を出力する。Ｌビットカウンタ３，１
０は各々同一周波数であるが、位相の１８０度異なるク
ロックをカウントしていることから、各々のカウント結
果を加算した結果は、１／Ｍ分周クロックの２倍の周波
数をカウントした結果と同様な結果となる。
【００１１】加算回路６の加算結果をデータ入力、Ｄ−
Ｆ／Ｆ５の出力信号をクロック入力とするＤ−Ｆ／Ｆ７
は、データ入力をラッチする。Ｄ−Ｆ／Ｆ７の出力信号
をデータ入力、Ｄ−Ｆ／Ｆ５の出力信号を、クロック入
力とするＤ−Ｆ／Ｆ８はデータ入力をラッチする。Ｄ−
Ｆ／Ｆ７の出力信号と、Ｄ−Ｆ／Ｆ８の出力信号とを入
力する減算回路９ではＤ−Ｆ／Ｆ５の出力信号の周期毎
にラッチされた加算回路６の結果を引算する。
Ｆ／Ｆ５の出力信号をクロック入力とするＤ−Ｆ／Ｆ７
は、データ入力をラッチする。Ｄ−Ｆ／Ｆ７の出力信号
をデータ入力、Ｄ−Ｆ／Ｆ５の出力信号を、クロック入
力とするＤ−Ｆ／Ｆ８はデータ入力をラッチする。Ｄ−
Ｆ／Ｆ７の出力信号と、Ｄ−Ｆ／Ｆ８の出力信号とを入
力する減算回路９ではＤ−Ｆ／Ｆ５の出力信号の周期毎
にラッチされた加算回路６の結果を引算する。
【００１２】引算された結果即ちクロック情報信号２２
はＤ−Ｆ／Ｆ５の出力信号の周期毎にラッチされたサン
プリングクロック１１のカウント結果の差として出力さ
れ、これが、サンプリングクロック情報として使用され
る。このクロック情報信号２２を対向する受信装置に伝
送することにより、受信装置で再生を行い、同一のサン
プリングクロックが得られることになる。
はＤ−Ｆ／Ｆ５の出力信号の周期毎にラッチされたサン
プリングクロック１１のカウント結果の差として出力さ
れ、これが、サンプリングクロック情報として使用され
る。このクロック情報信号２２を対向する受信装置に伝
送することにより、受信装置で再生を行い、同一のサン
プリングクロックが得られることになる。
【００１３】
【発明の効果】以上説明したように本発明は、同一周波
数のクロックを位相を１８０度ずらして２つのカウンタ
でカウントし、その結果の和を利用してサンプリングク
ロック情報としたため、カウントしたクロックの２倍の
周波数のクロックをカウントした場合と同じ情報が得ら
れる。このため低消費電力でありながらサンプリングク
ロックの細かな変動を対向受信装置に伝送できるという
効果がある。
数のクロックを位相を１８０度ずらして２つのカウンタ
でカウントし、その結果の和を利用してサンプリングク
ロック情報としたため、カウントしたクロックの２倍の
周波数のクロックをカウントした場合と同じ情報が得ら
れる。このため低消費電力でありながらサンプリングク
ロックの細かな変動を対向受信装置に伝送できるという
効果がある。
【図１】本発明の一実施例をブロック図である。
【図２】従来例のブロック図である。
１ １／Ｍ分周回路 ２ １／Ｎ分周回路 ３，１０ Ｌビットカウンタ ４ インバータ ５，７，８ Ｄ−Ｆ／Ｆ ６ 加算回路 ９ 減算回路 １１ サンプリングクロック １４ 伝送路クロック ２２ クロック情報信号
Claims (1)
- 【請求項１】 外部からのサンプリングクロックを入力
する１／Ｍ分周回路（Ｍは整数）と、前記１／Ｍ分周回
路の出力信号を入力する第１のＬビットカウンタ（Ｌは
整数）と、外部からの伝送路クロックを入力する１／Ｎ
分周回路（Ｎは整数）と、前記１／Ｎ分周回路の出力信
号をデータ入力としまた前記１／Ｍ分周回路の出力信号
をクロック入力とする第１のＤフリップフロップと前記
第１のＬビットカウンタの出力信号をデータ入力としま
た前記第１のフリップフロップの出力信号をクロック入
力とする第２のフリッププロップと、前記第２のフリッ
プフロップの出力信号をデータ入力としまた前記第１の
フリップフロップの出力信号をクロック入力とする第３
のフリップフロップと、前記第２フリップフロップの出
力信号とを前記第３のフリップフロップの出力信号と入
力し外部へクロック情報信号を出力する減算回路とを備
えるサンプリングクロック情報生成回路において、 前記１／Ｍ分周回路の出力信号を入力するインバータ
と、前記インバータの出力を入力とする第２のＬビット
カウンタと、前記第１のＬビットカウンタの出力信号と
前記第２のＬビットカウンタの出力信号とを入力しこの
２信号を加算した出力信号を前記第１のＬビットカウン
タの出力信号の代りに前記第２のフリップフロップにデ
ータ入力として加える加算回路とを備えることを特徴と
するサンプリングクロック情報生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112971A JP2734287B2 (ja) | 1992-05-06 | 1992-05-06 | サンプリングクロック情報生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112971A JP2734287B2 (ja) | 1992-05-06 | 1992-05-06 | サンプリングクロック情報生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05316090A JPH05316090A (ja) | 1993-11-26 |
| JP2734287B2 true JP2734287B2 (ja) | 1998-03-30 |
Family
ID=14600147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112971A Expired - Lifetime JP2734287B2 (ja) | 1992-05-06 | 1992-05-06 | サンプリングクロック情報生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734287B2 (ja) |
-
1992
- 1992-05-06 JP JP4112971A patent/JP2734287B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05316090A (ja) | 1993-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2783470B2 (ja) | ディジタルクロック変換回路 | |
| JPH0775343B2 (ja) | 同期検出回路及び方法 | |
| CA1267731A (en) | Serial digital signal processing circuitry | |
| JP2744690B2 (ja) | フレーム同期回路 | |
| JP2734287B2 (ja) | サンプリングクロック情報生成回路 | |
| JP3649874B2 (ja) | 分周回路 | |
| JP2970241B2 (ja) | サンプリングクロック情報生成回路 | |
| KR0139982B1 (ko) | 디지탈 동기 루프 | |
| JPH0590970A (ja) | Ｃｍｉエンコーダ回路 | |
| JP3044817B2 (ja) | 符号変換装置 | |
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JPH10135838A (ja) | Ｃｍｉ／ｎｒｚ変換回路 | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| KR950004542Y1 (ko) | 서브코드 인터페이스 회로 | |
| KR960000541B1 (ko) | 폰(pon) 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로 | |
| KR930005653B1 (ko) | 클럭 가변회로 | |
| KR960011109B1 (ko) | 클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로 | |
| JP3138598B2 (ja) | 遅延測定方式 | |
| JPS636932A (ja) | スタツフ制御回路 | |
| JPH05191292A (ja) | アラームデータ変換回路 | |
| JPH03289232A (ja) | 非同期読み出し回路 | |
| JPH04298133A (ja) | フレーム同期回路 | |
| JPH04227164A (ja) | 垂直同期信号分離回路 | |
| JPH09284107A (ja) | パルス幅変調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |