KR0139982B1 - 디지탈 동기 루프 - Google Patents

디지탈 동기 루프

Info

Publication number
KR0139982B1
KR0139982B1 KR1019950036269A KR19950036269A KR0139982B1 KR 0139982 B1 KR0139982 B1 KR 0139982B1 KR 1019950036269 A KR1019950036269 A KR 1019950036269A KR 19950036269 A KR19950036269 A KR 19950036269A KR 0139982 B1 KR0139982 B1 KR 0139982B1
Authority
KR
South Korea
Prior art keywords
signal
digital
bit
input
output
Prior art date
Application number
KR1019950036269A
Other languages
English (en)
Other versions
KR970024612A (ko
Inventor
탕사명
이상용
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950036269A priority Critical patent/KR0139982B1/ko
Priority to US08/638,745 priority patent/US5744928A/en
Priority to DE69636379T priority patent/DE69636379T2/de
Priority to EP96303096A priority patent/EP0769851B1/en
Priority to JP26686196A priority patent/JP3757322B2/ja
Publication of KR970024612A publication Critical patent/KR970024612A/ko
Application granted granted Critical
Publication of KR0139982B1 publication Critical patent/KR0139982B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/18—Controlling the angular speed together with angular position or phase
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Feedback Control In General (AREA)
  • Control Of Electric Motors In General (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 디지털 동기 루프에 관한 것으로, 영구 자석형 브러시리스 다위상 직류 모터 구동 회로에 있어서 위상 동기 루프와 주파수 동기 루프를 대신하여, 디지털 카운터와 레지스터 그리고 산술 논리 회로를 사용함으로써 입력되는 디지털 신호를 기준 신호에 동기시킬 수 있고, 설계 초기 단계에서부터 전압 제어 발진기를 사용하지 않도록 설계되었으며, 디지털 데이터 통신, 디지털 영상 처리 및 멀티-미디어 통신 분야 등으로 응용 범위가 확장될 수 있도록 한 디지털 동기 루프에 관한 것이다.

Description

디지털 동기 루프
제1도는 본 발명의 실시예에 따른 디지털 동기 루프의 블록 회로도이고,
제2도는 제1도에 도시된 디지털 동기 루프에서 제1카운터 오버플로 제어 신호 발생기의 상세 회로도이고,
제3도는 제1도에 도시된 디지털 동기 루프에서 제2카운터 오버플로 제어 신호 발생기의 상세 회로도이고,
제4도는 제1도에 도시된 디지털 동기 루프에서 제1카운터 클럭 제어기의 상세 회로도이고,
제5도는 제1도에 도시된 디지털 동기 루푸에서 제2카운터 클럭 제어기의 상세 회로도이고,
제6도는 제1도에 도시된 디지털 동기 루프에서 제1, 제2카운터 데이터 저농 제어기의 상세 회로도와 그 진리표이고,
제7도는 제1도에 도시된 디지털 동기 루프에서 디지털 /아날로그 변환기의 상세 회로도이고,
제8도는 제1도에 도시된 디지털 동기 루프의 전체적인 동작을 개념적으로 도시한 블록도이고,
제9도는 제1도에 도시된 디지털 동기 루프의 제어 방법을 나타낸 제어 흐름도이고,
제10도는 본 발명의 실시예에 따른 디지털 동기 루프를 이용한 하드디스크 스핀들 모터 구동 회로의 전체 블록도이다.
본 발명은 디지털 동기 루프에 관한 것으로서, 다시 말하면 입력되는 실제 디지털 신호와 기준 디지털 신호를 동기시키기 위해서 피드백 루프를 사용하는 시스템으로 정의될 수 있는 디지털 동기 루프에 관한 것이다.
좀 더 상세히 말하자면, 영구 자석형 브러시리스 다위상 직류 모터 구동 회로에 있어서 위상 동기 루프(Phase Locked Loop)와 주파수 동기 루프(Frequency Locked Loop)를 대신하여, 디지털 카운터와 레지스터 그리고 산술 논리 회로를 사용함으로써 입력되는 디지털 신호를 기준 디지털 신호에 동기시킬 수 있고, 설계 초기 단계에서부터 전압 제어 발진기(Voltge Controlled Oscillator)를 사용하지 않도록 설계되었으며, 디지털 데이터 통신, 디지털 영상 처리 및 멀티-미디어 통신 분야로 응용 범위가 확장될 수 있는 디지털 동기 루프에 관한 것이다.
위상 동기 루프(PLL)와 주파수 동기 루프(FLL)는 위상과 주파수를 제어하기 위해 많은 전자 분야에서 사용된다. 그러나, 상기한 위상 동기 루프(PLL)나 주파수 동기 루프(FLL) 시스템의 가장 큰 문제점은 시스템이 제한된 주파수 범위내에서만 동작할 수 있다는 것이다. 또, 시스템에 중대한 기계적 또는 전자적 외란(disturbance)이 회로에 가해졌을 때에는 특정 주파수 범위에서의 로크(lock)상태를 놓치게 될지도 모르는 문제점이 있다.
상기 위상 동기 루프 시스템이 이와 같은 문제점을 가지고 있기 때문에, 주파수 동기 루프 시스템과 위상 동기 루프 시스템을 하나의 시스템으로 구성하여 두 개의 루프와 두 개의 검출기가 만들어졌다.
즉, 상기한 문제점을 해결하기 위해서, 공통적으로 두 개의 루프를 가지고 있고 루프 필터(loop filter)와 전압 제어 발진기(VCO)가 연결되어 있는 루프 브랜치(loop branch)에 공통으로 결합되어 있는 주파수 검출기와 위상 검출기로 구성된 텔레비젼 수신기에 관한 기술이 미합중국 특허번호 제 5,272,534호(등록일자: 서기 1992년 5월 5일)의 “자동 튜닝 제어 장치를 갖는 텔레비젼 수신기(Television receiver with automatic tuning control)”에서 제시된 바 있다.
또, 상호 접속되어 있는 위상 동기 루프와 주파수 동기 루프를 형성하는 전압 제어 발진기에 관한 기술이 미합중국 특허번호 제 4,929,918호(등록일자: 서기 1989년 6월 7일)의 “시스템 레벨에서 자유 발진 주파수를 세팅하고 유동적으로 조절할 수 있는 전압 제어 발진기(Setting and dynamically adjusting VCO free-running frequency at system level ”에서 제시된 바 있다.
상기한 기술에서 주파수 동기 루프는 하나의 디지털 /아날로그 변환기를 가지고 있고, 위상 동기 루프도 다른 하나의 디지털 /아날로그 변환기와 함께 전압 제어 발진기를 가지고 있다.
또 다른 예로서, 첫 번째 피드백 경로를 구성하는 주파수 동기 루프와 두 번째 피드백 경로를 구성하는 위상 동기 루프에 사용되는 전압 제어 발진기에 관한 기술이 미합중국 특허번호 제 4,890,071 호(등록일자: 서기 1989년 12월 26)의 “위상 동기 루프와 주파수 동기 루프를 복합한 방식을 사용한 신호 발생기(Siganl generator utilizing a combined phase locked and frequency locked loop)”에서 제시된 바 있다.
앞에서 언급한 모든 예들에서, 전압 제어 발진기가 회로 설계에 필연적으로 포함된다는 것을 알 수 있다. 그런데, 전압 제어 발진기가 원래 아날로그 장치라는 것은 이미 알려진 사실이다. 그리고, 이러한 전압 제어 발진기 사용할 때의 문제는 위상 동기 루프의 모의 실험(simulation)에서 존재한다. 내부에 피드백 루프를 갖는 위상 동기 루프는 특히 아날로그 신호가 디지털 신호로 변환될 때 문제점이 발생하게 된다. 예를 들어, 모터의 속도 제어에 있어서 위상 동기 루프의 록-인 타임(Lock-in time), 검증 특성(Verification characteristics) 및 트랜지스터-레벨 모의 실험에는 항상 곤란하고 까다로운 점이 있고, 위상 동기 루프를 최적화시키는 것은 좀 더 어려운 작업이 될 것이다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 영구 자석형 브러시리스 다위상 직류 모터 구동 회로에 있어서 위상 동기 루프와 주파수 동기 루프를 대신하여, 디지털 카운터와 레지스터 그리고 산술 논리 회로를 사용함으로써 입력되는 디지털 신호를 기준 디지털 신호에 동기시킬 수 있고, 설계 초기 단계에서부터 전압 제어 발진기를 사용하지 않도록 설계되었으며, 디지털 데이터 통신, 디지털 영상 처리 및 멀티-미디어 통신 분야로 응용 범위가 확장될 수 있는 디지털 동기 루프를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은, 클럭 신호와 제로-크로스 신호를 입력받아, 입력된 제로-크로스 신호의 논리적 ‘로우’구간 동안과 ‘하이’구간 동안에 각각 번갈아가며 카운팅할 수 있도록 카운터 클럭 신호를 발생시키는 제1, 제2카운터 클럭 제어 수단과; 클리어 신호, 리세트 신호 및 상기 제1, 제2카운터 클럭 제어 수단으로부터 출력되는 카운터 클럭 신호를 입력받아, 입력되는 카운터 클럭 신호에 따라서 상기 제로-크로스 신호의 하강연과 상승연에서부터 각각 번갈아가며 제로-크로스 신호의 각 구간 주기를 카운팅하는 제1, 제2카운터와; 제로-크로스 신호를 입력받아, 제로-크로스 신호의 논리적 로우-구간 동안 또는 하이-구간 동안에 데이터 버스를 통해 상기 제1카운터 또는 제2카운터의 카운팅 데이터가 전송될 수 있도록 제어하는 제1, 제2데이타 전송 제어 신호를 발생시키는 데이터 전송 제어 수단과; 상기 제1카운터의 출력 신호와 상기 데이터 전송 제어 수단으로부터 출력된 제1데이타 전송 제어 신호를 입력받아, 입력된 제1데이타 전송 제어 신호에 따라서 상기 제로-크로스 신호의 논리적 ‘로우’인 구간 동안 상기 제1카운터의 출력 신호를 다음단으로 전송하는 제1데이타 전송 수단과; 상기 제2카운터의 출력 신호와 상기 데이터 전송 제어 수단으로부터 출력된 제2데이타 전송 제어 신호를 입력받아, 입력된 제2데이타 전송 제어 신호에 따라서 상기 제로-크로스 신호의 논리적 ‘하이인 구간 동안 상기 제2카운터의 출력 신호를 다음단으로 전송하는 제2데이타 전송 수단과; 상기 제1, 제2데이타 전송 수단의 출력을 입력받아, 입력되는 각 비트별 두 신호를 논리합한 후에 그 결과를 다시 반전시켜 1의 보수로 변환시키는 1의 보수변환 수단과; 리드/라이트 신호, 리세트 신호,직렬 클럭 신호 및 외부의 마이크로 프로세서 또는 입출력 직렬 포트를 통해서 프로그램되는 외부 디지털 직렬 신호를 입력받아, 입력된 디지털 직렬 신호를 저장하고 기준 디지털 신호로서 다음단에 전달하는 기능을 갖는 N-비트 레지스터와; 상기 1의 보수 변환 수단의 출력 신호 및 상기 N-비트 레지스터에 저장된 신호를 입력받고, 캐리 비트로서 논리 ‘1’을 최하위 비트(Least Significant Bit)로 입력받아, 상기 1의 보수 변환 수단의 출력 신호(1의 보수 형태)의 최하위 비트에 상기 캐리 비트인 논리 ‘1’을 더함으로써 2의 보수 형태로 만든 후에, 상기 N-비트 레지스터를 통해 입력되는 기준 디지털 신호와 더함으로써, 상기 기준 디지털 신호(피감수)와 상기 제1 또는 제2데이타 전송 수단을 통해 입력되는 디지털 데이터(감수)를 감산하는 N-비트 가산 수단과; 상기 N-비트 가산 수단을 통해 출력되는 감산된 데이터와 최상위 캐리비트(Most Significant Carry Bit)를 입력받아, 입력된 최상위 캐리 비트에 따라서 상기 감산된 데이터를 그대로 출력하거나 1의 보수로 변환시켜 출력함으로써 상기 감산된 데이터를 2진 형태의 데이터로 변환시키는 2진 데이터 변환 수단과; 상기 2진 데이터 변환 수단의 출력 신호와 상기 최상위 캐리 비트를 입력받아, 입력된 2진 데이터 변환 수단의 디지털 출력 신호를 아날로그 신호로 변환시켜 출력하는 N-비트 디지털 /아날로그 변환 수단과; 상기 N-비트 디지털 /아날로그 변환 수단의 출력 신호를 입력받아, 전체 회로의 이득을 보정하는 보정 수단으로 이루어져 있다.
상기의 목적을 달성하기 위한 본 발명의 다른 구성은, 디지털 기준 신호를 입력받는 단계와; 비교 대상으로서 유동적인 실제 디지털 신호를 입력받는 단계와; 상기 입력받은 디지털 기준 신호에서 상기 유동적인 실제 디지털 신호를 감산하는 단계와; 감산 결과로 나온 오차 신호가 양수(Positive)인지 판단하는 단계와; 상기 판단 결과 오차 신호가 양수일 때, 오차 신호를 N-비트 디지털 /아날로그 변환 수단에서 아날로그 신호로 변환시키는 단계와; 상기 판단 결과 오차 신호가 양수가 아닐 때, 2의 보수로 변환시켜 N-비트 디지털 /아날로그 변환 수단으로 보내는 단계와; 상기 N-비트 디지털 /아날로그 변환 수단의 출력 신호를 필터링하여 충전 펌프로 보내는 단계로 이루어져 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제1도는 본 발명의 실시예에 따른 디지털 동기 루프의 블록 회로도이고, 제6도는 제1도에 도시된 디지털 동기 루프에서 제1, 제2카운터 데이터 전송 제어기의 상세 회로도이고, 제10도는 본 발명의 실시예에 따른 디지털 동기 루프를 이용한 하드디스크 스핀들 모터 구동 회로의 전체 블록도이다.
제1도에 도시되어 있듯이, 본 발명의 실시예에 따른 디지털 동기 루프의 구성은, 클럭 신호(clock)와 제로-크로스 신호(zero-cross)를 입력받아, 입력된 제로-크로스 신호의 논리적 ‘로우’구간 동안과 ‘하이’구간 동안에 각각 번갈아가며 카운팅할 수 있도록 카운터 클럭 신호를 발생시키는 제1, 제2카운터 클럭 제어기(10, 11)와; 클리어 신호(clear), 리세트 신호(reset) 및 상기 제1, 제2카운터 클럭 제어기(10, 11)로부터 출력된 카운터 클럭 신호를 입력받아, 입력되는 카운터 클럭 신호에 따라서 상기 제로-크로스 신호의 하강연과 상승연에서부터 각각 번갈아가며 제로-크로스 신호의 각 구간 주기를 카운팅하는 제1, 제2카운터(20, 21)와; 상기 제로-크로스 신호(zero-cross)를 입력받아, 제로-크로스 신호의 논리적 ‘로우’구간 동안 또는 ‘하이’구간 동안에 데이터 버스를 통해 상기 제1카운터(20) 또는 제2카운터(21)의 카운팅 데이터가 전송될 수 있도록 제어하는 제1, 제2데이타 전송 제어 신호(DATA-A, DATA-B)를 발생시키는 데이터 전송 제어기(30)와; 상기 제1카운터(20)의 출력 신호(a0∼an-1)와 상기 데이터 전송 제어기(30)로부터 출력된 제1데이타 전송 제어 신호(DATA-A)를 입력받아, 입력된 제1데이타 전송 제어 신호에 따라서 상기 제로-크로스 신호의 논리적 ‘로우’인 구간 동안 상기 제1카운터(20)의 출력 신호를 다음단으로 전송하는 제1데이타 전송부(40)와; 상기 제2카운터(21)의 출력 신호(b0∼bn-1)와 상기 데이터 전송 제어기(30)로부터 출력된 제2데이타 전송 제어 신호(DATA-B)를 입력받아, 입력된 제2데이타 전송 제어 신호에 따라서 상기 제로-크로스 신호의 논리적 ‘하이’인 구간 동안 상기 제2카운터(21)의 출력신호를 다음단으로 전송하는 제2데이타 전송부(41)와; 상기 제1, 제2데이타 전송부(40, 41)의 출력을 입력받아, 입력되는 각 비트별 두신호를 논리합한 후에 그 결과를 다시 반전시켜 1의 보수로 변환시키는 1의 보수 변환부(50)와; 리드/라이트 신호(R/W), 리세트 신호(Reset), 직력 클럭 신호(Serial clock) 및 외부의 마이크로 프로세서 또는 입출력 직렬 포트를 통해서 프로그램되는 외부 디지털 직렬 신호(Serial Input)를 입력받아, 입력된 디지털 직렬 신호를 저장하고 기준 디지털 신호로서 다음단에 전달하는 기능을 갖는 N-비트 레지스터(60)와; 상기 1의 보수 변환부(50)의출력 신호 및 상기 N-비트 레지스터(60)의 출력 신호(Q0∼Qn-1)를 입력받고, 캐리 비트(Ci)로서 논리 ‘1’을 최하위 비트(LSB)로 입력받아, 상기 1의 보수 변환부(50)의 출력 신호(1의 보수 형태)의 최하위 비트에 상기 캐리 비트인 논리 ‘1’을 더함으로써 2의 보수 형태로 만든 후에, 상기 N-비트 레지스터(60)를 통해 입력되는 기준 디지털 신호와 더함으로써, 상기 기준 디지털 신호(Xn-1∼X0)와 상기 제1 또는 제2데이타 전송부(40, 41)를 통해 입력되는 디지털 신호(Yn-1∼Y0)를 감산하는 N-비트 병렬 전가산기(70)와; 상기 N-비트 병렬 전가산기(70)를 통해 출력되는 감산된 데이터(Sn-1∼S0)와 최상위 캐리 비트(C0)를 입력받아, 입력된 최하위 캐리 비트(C0)에 따라서 상기 감산된 데이터를 그대로 출력하거나 1의 보수로 변환시켜 출력함으로써 상기 감산된 데이터를 2진 형태의 데이터로 변환시키는 2진 데이터 변환부(80)와; 상기 2진 데이터 변환부(80)의 출력 신호와 상기 최상위 캐리 비트(C0)를 입력받아, 입력된 2진 데이터 변환부(80)의 디지털 출력 신호를 아날로그 신호로 변환시켜 출력하는 N-비트 디지털 /아날로그 변환기(90)와; 상기 N-비트 디지털 /아날로그 변환기(90)의 출력 신호를 입력받아, 전체 회로의 이득을 보정하여 충전 펌프(charge pump)로 보내는 필터(100)로 이루어져 있다.
제6도에 도시되어 있듯이, 상기한 데이터 전송 제어기(30)의 구성은, 인버터(31), 두 개의 NOR 게이트(32, 33)로 이루어져 있는데, 상기 NOR 게이트(32)는, 상기 제로-크로스 신호(zero-cross)와 상기 NOR 게이트(33)의 출력을 입력받아, 부정 논리합을 수행하여 제1데이타 전송 제어 신호(DATA-A)를 발생시키고, 상기 NOR 게이트(33)는, 상기 인버터(31)를 통해서 반전된 제로-크로스 신호와 상기 NOR 게이트(32)의 출력을 입력받아, 부정 논리합을 수행하여 제2데이타 전송 제어 신호(DATA-B)를 발생시키도록 구성되어 있다.
제1도에 도시되어 있듯이, 상기한 제1데이타 전송부(40)의 구성은, 상기한 데이터 전송 제어기(30)로부터 출력되는 제1데이타 전송 제어 신호(DATA-A)를 각각 하나의 입력으로 받고, 상기 제1카운터(20)로부터 출력되는 N-비트의 출력 신호(a0∼an-1)를 각각 다른 하나의 입력으로 받아, 입력된 제1데이타 전송 제어 신호(DATA-A)에 따라서 제1카운터(20)의 출력 신호의 전송 여부를 결정하는 N개의 AND 게이트로 이루어져 있다.
상기한 제2데이타 전송부(41)의 구성은, 상기한 데이터 전송 제어기(30)로부터 출력되는 제2데이타 전송 제어 신호(DATA-B)를 각각 하나의 입력으로 받고, 상기 제2카운터(21)로부터 출력되는 N-비트의 출력 신호(b0∼bn-1)를 각각 다른 하나의 입력으로 받아, 입력된 제2데이타 전송 제어 신호(DATA-B)에 따라서 제2카운터(21)의 출력 신호의 전송 여부를 결정하는 N개의 AND 게이트로 이루어져 있다.
상기한 1의 보수 변환부(50)의 구성은, 상기 제1데이타 전송부(40)의 출력 신호를 각각 하나의 입력으로 받고, 상기 제2데이타 전송부(41)의 출력신호를 각각 다른 하나의 입력으로 받아, 입력된 두 신호를 각각 비트 논리합하고 그 결과를 반전시켜 1의 보수로 변환시키는 N개의 NOR 게이트로 이루어져 있다.
상기한 2진 데이터 변환부(80)의 구성은, 상기 N-비트 병렬 전가산기(70) 출력 신호의 최상위 캐리 비트 신호(C0)를 각각 하나의 입력으로 받고, 감산되어진 데이터인 N개의 합 비트 출력(S0∼Sn-1)을 각각 다른 하나의 입력으로 받아, 입력된 최상위 캐리 비트(C0)에 따라서 버퍼 기능을 수행하거나 상기 합 비트 출력 신호를 반전시켜 2진 데이터로 변환시키는 N개의 EX-NOR 게이트로 이루어져 있다.
제10도에 도시되어 있듯이, 본 발명의 실시예에 따른 디지털 동기 루프를 이용한 하드디스크 스핀들 모터 구동 회로의 구성은, 전압 제어 발진기를 사용하지 않고, 디지털 카운터와 레지스터그리고 산술 논리 회로를 사용하여 입력되는 실제 디지털 신호를 기준 디지털 신호에 동기시킬 수 있도록 설계된 디지털 동기 루프(110)와; 센서없는 브러시리스 영구 자석형 직류 모터 구동에 있어서, 데드 포인트, 헤드 스틱션 및 초기 기동 토크 부족으로 인한 문제를 해결하기 위해서 큰 기동 토크를 발생시켜 모터를 기동시키도록 설계된 텔레그래프 스타트 회로(120)와; 모터의 구동 출력단에 있는 스위칭 소자의 턴-오프 시간을 제어함으로써 스위칭 전류의 변화비를 줄이고, 스파이크등으로 인해 유발되는 파워 라인으로의 재순환 전류를 막으며, 스너버 회로의 사용을 감소시키는 모델 추종형 소프트 스위칭 회로(130)와; 제로-크로스 포인트의 검출 후에 디지털 각을 지연시켜 최적의 스위칭 포인트(센터 포인트)를 검출하는 모델 추종형 디지털 각 지연 회로(140)와; 위상 정류 후에 잘못 인식된 제로-크로스로 인해 유발되는 잡음 신호를 마스킹하는 모델 추종형 디지털 마스킹 회로(150)와; 6-비트 시프트 레지스터로 구성되어 있어, 모터의 구동 출력단에 공급할 여섯가지 상태의 정류 순차 신호를 발생시키는 모델 추종형 정류 신호 발생 회로(160)와; 각 모터 코일에서 발생되는 역기전력을 비교하여 역기전력의 제로-크로스 신호를 검출하고, 역기전력의 전압을 논리 레벨로 변화시키는 비교기(170)와; 상기 모델 추종형 정류 신호 발생 회로(160)로부터 출력되는 정류 신호를 입력으로 받아, 입력된 신호의 위상을 선택하여 상기 모델 추종형 디지털 마스킹 회로로 출력하는 위상 선택기(180)와; 상기 모델 추종형 정류 신호 발생 회로(160)로부터 출력되는 정류 신호를 입력으로 받아, 입력된 정류 신호에 의한 내부 스위칭 소자의 온, 오프에 의해서 모터를 구동시키는 모터 구동 회로(190)로 이루어져 있다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 디지털 동기 루프의 동작은 다음과 같다.
먼저, 제4도와 제5도에 도시된 제1, 제2카운터 클럭 제어기(10, 11)는 제1도에 도시된 제1, 제2카운터(20, 21)가 번갈아가며 동작할 수 있도록 카운터 클럭을 제공하는 기능을 갖는다. 상기한 두 개의 카운터 클럭 제어기는 기본적으로 동일한 것이다.
상기한 카운터 클럭 제어기의 동작을 살펴보면, 먼저 제로-크로스 신호(zero-cross)의 상승연일 때, 상기 제2카운터 클럭 제어기(11)로부터 출력되는 클럭 신호를 통해 제2카운터는 카운팅을 시작하고 제1카운터는 카운팅 동작을 멈춘다.
그러나, 제로-크로스 신호의 하강연이 되면, 상기 제1카운터 클럭 제어기(10)가 클럭 신호를 상기 제1카운터(20)에 공급해줌으로써, 상기 제2카운터(21)는 카운팅 동작을 멈추고 상기 제1카운터(20)는 카운팅을 시작한다. 또한, 상기 제1, 제2카운터(20, 21)는 또다른 새로운 시점에서 제로-크로스 신호가 발생되기 전에 리세트되어야 한다.
상기한 리세트 동작은 모터가 기동되는 동안 제로-크로스 신호의 에지(edge)가 바뀌기 전에, 마스킹 타임(잡음 또는 스파이크 신호를 마스킹하기 위한 시간)의 끝에서나, 또는 모터가 운전되는 동안 제로-크로스 신호의 에지(edge)가 바뀌기 전에, 그리고 소프트 스위칭 타임(정류를 위한 스위칭 포인트 전의 특정 시작점에서부터 스위칭 포인트후의 확장점까지 연속적인 소프트 스위칭 작업이 진행되는 시간)의 끝에서 발생하게 된다.
다음으로, 제2도와 제3도는 본 발명의 실시예에 따른 디지털 동기 루프에서 제1, 제2카운터 오버플로 제어 신호 발생기를 보여주고 있다.
여기서, 만약에 제1 또는 제2카운터에 오버플로(포화)가 발생하면, 특히 모터 기동시에 오버플로가 발생하면 상기 제1 또는 제2오버플로 제어 신호 발생기로부터 출력되는 오버플로 제어 신호는 즉시 제1 또는 제2카운터의 카운팅 작업을 중지시키고, 가장 최근의 카운팅 데이터를 저장한다.
그러나, 상기 제1카운터가 카운팅하는 동안 제2카운터에서 오버플로가 발생한다면, 결정될 필요가 있는 두가지 문제가 있게 된다. 한가지는 제로-크로스 신호가 나타나지 않는 것이고, 다른 하나는 나타난다 해도 긴 시간의 제로-크로스 신호가 아니어야 한다는 것이다. 첫 번째 경우는 제1카운터가 즉시 카운팅을 시작할 수 있으며, 두 번째 경우 제1카운터는 제로-크로스 신호의 에지(edge)가 ‘하이’에서 ‘로우’로 바뀔 때까지 기다린 다음에 카운팅을 시작할 것이다.
다음으로, 제1도는 본 발명의 실시예에 따른 디지털 동기 루프의 블록도로서, 디지털 동기 루프 시스템의 전체 구성을 보여주고 있다. 이러한 구성 가운데에는 두 개의 N-비트 카운터(제1카운터, 제2카운터)가 존재한다. 그리고, 각각의 카운터에서 카운팅한 데이터는 데이터 전송 제어기(30)로부터 출력되는 제1, 제2데이타 전송 제어 신호(DATA-A, DATA-B)에 의해서 전송 여부가 결정된다.
상기한 데이터 전송 제어기(30)의 상세 회로와 그 진리표가 제6도에 도시되어 있다. 상기 데이터 전송 제어기의 동작을 진리표를 통해서 살펴보면, 입력받은 제로-크로스 신호(zero-cross)가 “1”일 때 상기 제로-크로스 신호와 인버터(31)에 의해 반전된 신호가 각각 두 NOR 게이트(32, 33)의 하나의 입력으로 들어감으로써, NOR 게이트(33)의 출력(Q)은 “1”이 되고 그 반전 출력(Q)은 “0”이 된다.
여기서 상기 NOR 게이트(33)의 출력(Q)은 제2데이타 전송 제어 신호(DATA-B)가 되고, 그 반전 출력(Q)은 제1데이타 전송 제어 신호(DATA-A)가 된다. 반대로, 입력받은 제로-크로스 신호(zero-cross)가 “0”일 때 제2데이타 전송 제어신호(DATA-B)는 “0”, 제1데이타 전송 제어 신호(DATA-A)는 “1”이 된다.
그러므로, 제로-크로스 신호의 논리 레벨에 따라서 단지 하나의 카운터의 카운팅 결과만이 다음단으로 전송될 수 있게 된다. 예를 들어, 제로-크로스 신호가 논리적 ‘하이’일 때, 상기 제2데이타 전송 제어 신호(DATA-B)에 의해서 제1도에 도시된 제2데이타 전송부(41)가 인에이블되어 제2카운터(21)의 카운팅 결과가 1의 보수 변환부(50)로 전송되게 되고, 상기 1의 보수 변환부(50)의 출력 신호는 N-비트 병렬 전가산기(70)의 감수 입력(Y0∼Yn-1)으로 들어가게 된다.
반대로, 제로-크로스 신호가 “0”일 때, 상기 제1데이타 전송 제어 신호(DATA-A)에 의해서 제1데이타 전송부(40)가 인에이블되어 제1카운터(20)의 카운팅 결과가 전송된다.
다음으로, 제1도에 도시된 N-비트 레지스터(60)에 대해서 설명하기로 한다.
상기한 N-비트 레지스터(60)는, 외부 마이크로 컴퓨터를 통해서 입력되는 데이터를 저장하거나, 외부 직렬 포트를 통해서 프로그래밍할 수 있도록 설게된 직렬 포트 레지스터이다.
모터의 속도 제어에 있어서, 요구되는 모터 속도가 입출력 직렬 포트를 통해서 직렬 포트 레지스터(60)로 입력된다. 그리고,상기 직렬 포트 레지스터(60)의 출력 신호는 직접 N-비트 병렬 전가산기(70)의 피감수 입력(X0∼Xn-1)으로 연결된다.
다음으로, 제7도는 제1도에 도시된 디지털 동기 루프에서 디지털 /아날로그 변환기의 상세 회로도로서, R/2R 래더 네트웍(ladder network) 구조로 설계되어 있다(여기서 R은 저항을 지칭한다). 사용자는 상기한 R/2R 래더 네트웍형 디지탈/아날로그 변환기를 성능과 비용을 고려하여 적절하게 선택하면 된다.
이제, 카운터와 N-비트 병렬 전가산기를 사용하여 모터 속도를 제어하는 방법에 대해서 좀 더 상세히 설명하기로 한다.
앞에서 설명한 것처럼 모터 속도 제어에 있어서, 요구되는 모터의 기준 속도는 외부의 직렬 포토를 통해서 디지털 형식으로 프로그램되거나, 또는 외부 마이크로 컴퓨터를 통해서 입력되어 N-비트 레지스터(60)에 저장된다. 다음에, 상기한 제1 또는 제2카운터(20, 21)에 의해서 카운트되는 모터의 유동적인 실제 속도는, 도면에 나타나 있지는 않지만 일시적으로 병렬 카운터 레지스터에 저장되거나, 또는 데이터 버스 제어기를 통해서 직접 N-비트 병렬 전가산기(70)로 전해진다.
이러한 모터의 기준 속도와 실제 속도간의 차이가 상기 N-비트 병렬 전가산기에 의해서 계산된다.
상기한 N-비트 병렬 전가산기로 모터의 기준 속도와 실제 속도간의 차이를 계산하는데 있어서, 2의 보수 시스템을 사용함으로써 음수를 표현하여 감산을 수행할 수 있다. 감산을 하는데 있어서, 감산되어야 할 모터의 실제 속도가 카운트된 데이터는 감수(subtrahend)로서 2의 보수로 바뀌어 이미 입력된 모터의 기준 속도를 나타내는 데이터(피감수;minuend)에 더해지게 된다.
여기서, 상기 모터의 실제 속도가 카운트된 데이터를 2의 보수로 바꾸기 위해서, 일단 제1도에 도시된 1의 보수 변환부(50)를 통해서 1의 보수로 변환시킨 후, 상기 N-비트 병렬 전가산기(70)의 특정 캐리 비트(Ci)를 논리 “1”로 세팅시킴으로써 2의 보수에 의한 감산이 가능해진다. 결과적으로, 상기한 N-비트 병렬 전가산기의 출력은 모터의 기준 속도와 실제 속도간의 차이를 나타낸다.
그리고, 상기 N-비트 병렬 전가산기의 최상위 캐리 비트(C0)는 감산 결과가 음수인지 양수인지를 나타내게 된다. 만약에 최상위 캐리 비트(C0)가 “1”이라면, 감산 결과는 양수(positive)이다. 이 경우에 있어서 감산 결과는 2진 데이터 형식(binary form)이다. 그러나, 만약 최상위 캐리 비트(C0)가 “0”이면 감산 결과는 음수(negative)이며 동시에 2의 보수 형태(2's complement form)의 데이터이다.
따라서, 이 경우에는 2의 보수 형태의 데이터를 2진 데이터 형식으로 다시 변환시켜야 한다. 2의 보수 형태의 데이터를 2진 데이터 형식으로 다시 변환시키기 위해서 제1도에 도시된 2진 데이터 변환부(80)를 사용하게 되는데, 상기한 2진 데이터 변환부(80)는 N개의 EX-NOR 게이트로 구성되어 있다. 즉, 상기 N-비트 병렬 전가산기의 각각의 합 비트 출력(S0∼Sn-1)과 최상위 캐리 비트(C0)를 비교함으로써, 감산 결과가 양수일 때(C0=1)는 버퍼 기능을 하여 그대로 감산 결과를 출력하고, 감산 결과가 음수일 때(C0=0)는 1의 보수로 변환시켜 2진 형태의 데이터를 출력한다.
결국, 상기한 N개의 EX-NOR 게이트로 이루어진 2진 데이터 변환부(80)의 기능은 감산 결과를 N-비트 디지털 /아날로그 변환기(90)로 보내기 전에 2진 형태의 데이터로 변환시켜 주는 것이다.
그런데, 앞에서 설명한 것처럼 상기한 2진 데이터 변환부(80)는 감산 결과가 음수일 때 단지 1의 보수로의 변환만이 가능하다. 이러한 1의 보수를 2의 보수로 변환시키기 위해서는 출력된 1의 보수에 1을 더해야 한다. 그러나, 이러한 작업을 위해서 또 하나의 가산기를 사용한다면 너무 비용적으로 부담이 되어 그렇게 할 수가 없게 된다. 즉, 성능과 비용을 상호 고려해야 하기 때문이다.
이것은 곧 감산 결과가 음수일 때, 원-카운트(one-count)의 정확도를 상실하는 것을 의미하는 것이다. 또 이것은 모터의 실제 회전 속도가 기준 속도보다 늦다는 것을 의미하기도 한다.
상기한 변환 작업을 통하여, 상기 N-비트 디지털 /아날로그 변환기(90)에 보낼 오차 신호(모터의 기준 속도와 실제 속도와의 차이)를 얻게 된다. 앞에서 언급하였듯이 감산 결과 오차 신호가 양수이면, 이 신호는 2진 형태의 데이터이므로 상기 N-비트 디지털 /아날로그 변환기(90)는 N-비트가 모두 사용되어 작동하게 되고, 감산 결과 오차 신호가 음수이면, 원-카운트(one-count)의 정확도가 손실되기 때문에 상기 N-비트 디지털/아날로그 변환기(90)는 상위(N-1)비트만이 사용되게 된다.
이러한 원-비트(one-bit) 정확도의 손실은 디지털 /아날로그 변환기 비트의 수에 의해서 절충될 수 있다. 다시 말해서 디지털/아날로그 변환기의 총 비트 수가 충분히 많다면, 이러한 원-비트의 손실은 매우 작아 무시될 수 있게 된다.
이제, 최상위 캐리 비트(C0)가 감산 결과를 나타내는 부호 비트이면서 동시에 감산 결과가 양수(C0=1)인지 음수(C0=0)인지를 나타내기 때문에, 감산 결과가 양수이면 그것은 모터의 실제 속도가 기준 속도보다 빠른 것을 의미한다. 그러므로 모터는 감속될 필요가 있게 된다. 또, 감산 결과가 음수이면 그것은 모터의 실제 속도가 기준 속도보다 느린 것을 의미하므로 모터는 가속될 필요가 있게 된다. 만약에 감산 결과 오차 신호가 0이면 모터 속도가 가장 바람직한 상태이며 이러한 경우 어떠한 동작도 요구하지 않는다.
제8도는 본 발명의 실시예에 따른 디지털 동기 루프의 전체적인 동작을 개념적으로 도시한 블록도이다.
제8도에 도시된 블록(200)은 N-비트 병렬 전가산기에 의한 모터의 기준 속도(X)와 실제 속도(Y)와의 감산 동작을 나타낸다. 블록(210)은 루프 필터 전달 함수(F(s))이며, 블록(230)은 단위 피드백 이득(1)이다.
상기한 루프 필터는 디지털 동기 루프 시스템을 제어하기 위해 사용되는 회로로서, F(s)는 상기한 필터의 전달 함수를 라플라스 변환(Laplace Transformation)하여 나타낸 것이다.
여기서, 제8도에 도시된 디지털 동기 루프의 페루프 전달 함수를 수식으로 표현하면 다음과 같다.
H(s) = do(s) / di(s) = KF(s) / {s + KF(s)} (1)
{H(s) : 페루프 전달 함수, s : 라플라스 변수,
di(s) : 기준 입력 신호, do(s) : 출력신호,
K ; 변환 이득, F(s) : 루프 필터 전달 함수 }
다음에, 루프 오차 함수를 수식으로 표현하면 다음과 같다.
{di(s) - do(s)} / di(s) = de(s) / di(s) = s / { s + KF(s)} (2)
{de(s) : 루프 오차 신호 }
또, 제8도에 도시된 디지털 동기 루프의 개루프 전달 함수를 수식으로 표현하면 다음과 같다.
G(s) = KF(s) / s ……………………… (3)
{G(s) : 개루프 전달 함수 }
다음으로, 본 발명의 실시예에 따른 디지털 동기 루프 시스템의 제어 방법에 대하여 설명하기고 한다.
제9도는 제1도에 도시된 디지털 동기 루프의 제어 방법을 나타낸 제어 흐름도이다.
먼저, 디지털 기준 신호(X)를 입력받는다(S10). 다음에 입력된 디지털 기준 신호(X)와 비교할 유동적으로 변화하는 디지털 신호 (X)에서 상기 유동적인 디지털 신호(Y)를 감산한다(S30). 감산 결과로 나온 오차 신호(error)가 양수(Positive)인지 판단한다(S40). 상기판단 결과 오차 신호(error)가 양수일 때, 오차 신호를 N-비트 디지털 /아날로그 변환기를 통해 아날로그 신호를 변환시킨다(S50). 상기 판단 결과 오차 신호(error)가 양수가 아닐 때, 2의 보수로 변환시켜 N-비트 디지털 /아날로그 변환기로 보낸다(S60). 상기 N-비트 디지털 /아날로그 변환기의 출력 신호를 필터링하여 충전 펌프로 보낸다(S7).
마지막으로, 제10도는 본 발명의 실시예에 따른 하드디스크 스핀들 모터 구동회로에서의 디지털 동기 루프의 전체 블록도로서, 본 발명의 실시예에 따른 디지털 동기 루프 시스템에 텔레그래프 스타트 회로, 모델 추종형 소프트 스위칭 회로, 디지털 각 지연 회로 및 디지털 마스킹 회로를 연결시킨 시스템이다.
결론적으로, 본 발명에서 제안하는 디지털 동기 루프 시스템은 기준 디지털 신호와 출력되는 디지털 신호와의 특정한 디지털 관계를 유지하기 위해서 피드백을 사용하는 시스템으로 정의될 수 있다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 디지털 동기 루프의 효과는 영구 자석형 브러시리스 다위상 직류 모터 구동 회로에 있어서 위상 동기 루프와 주파수 동기 루프를 대신하여, 디지털 카운터와 레지스터 그리고 산술 논리 회로를 사용함으로써 입력되는 디지털 신호를 기준 디지털 신호에 동기시킬 수 있고, 설계 초기 단계에서부터 전압 제어 발진기를 사용하지 않도록 설계되었으며, 디지털 데이터 통신, 디지털 영상 처리 및 멀티-미디어 통신 분야등으로 응용 범위가 확장될 수 있도록 한 것이다.

Claims (12)

  1. 클럭 신호와 제로-크로스 신호를 입력받아, 입력된 제로-크로스 신호의 논리적 ‘로우’구간 동안과 ‘하이’구간 동안에 각각 번갈아가며 카운팅할 수 있도록 카운터 클럭 신호를 발생시키는 제1, 제2카운터 클럭 제어 수단과; 클리어 신호, 리세트 신호 및 상기 제1, 제2카운터 클럭 제어 수단으로부터 출력되는 카운터 클럭 신호를 입력받아, 입력되는 카운터 클럭 신호에 따라서 상기 제로-크로스 신호의 하강연과 상승연에서부터 각각 번갈아가며 제로-크로스 신호의 각 구간 주기를 카운팅하는 제1, 제2카운터와; 제로-크로스 신호를 입력받아, 제로-크로스 신호의 논리적 로우-구간 동안 또는 하이-구간 동안에 데이터 버스를 통해 상기 제1카운터 또는 제2카운터의 카운팅 데이터가 전송될 수 있도록 제어하는 제1, 제2데이타 전송 제어 신호를 발생시키는 데이터 전송 제어 수단과; 상기 제1카운터의 출력 신호와 상기 데이터 전송 제어 수단으로부터 출력된 제1데이타 전송 제어 신호를 입력받아, 입력된 제1데이타 전송 제어 신호에 따라서 상기 제로-크로스 신호의 논리적 ‘로우’인 구간 동안 상기 제1카운터의 출력 신호를 다음단으로 전송하는 제1데이타 전송 수단과; 상기 제2카운터의 출력 신호와 상기 데이터 전송 제어 수단으로부터 출력된 제2데이타 전송 제어 신호를 입력받아, 입력된 제2데이타 전송 제어 신호에 따라서 상기 제로-크로스 신호의 논리적 ‘하이’ 인 구간 동안 상기 제2카운터의 출력 신호를 다음단으로전송하는 제2데이타 전송 수단과; 상기 제1, 제2데이타 전송 수단의 출력을 입력받아, 입력되는 각 비트별 두 신호를 논리합한 후에 그 결과를 다시 반전시켜 1의 보수로 변환시키는 1의 보수 변환 수단과; 리드/라이트 신호, 리세트 신호, 직렬 클럭 신호 및 외부의 마이크로 프로세서 또는 입출력 직렬 포트를 통해서 프로그램되는 외부 디지털 직렬 신호를 입력받아, 입력된 디지털 직렬 신호를 저장하고 기준 디지털 신호로서 다음단에 전달하는 기능을 갖는 N-비트 레지스터와; 상기 1의 보수 변환 수단의 출력 신호 및 상기 N-비트 레지스터에 저장된 신호를 입력받고, 캐리 비트로서 논리 ‘1’을 최하위 비트(Least Significant Bit)로 입력받아, 상기 1의 보수 변환 수단의 출력 신호(1의 보수 형태)의 최하위 비트에 상기 캐리 비트인 논리‘1’을 더함으로써 2의 보수 형태로 만든 후에, 상기 N-비트 레지스터를 통해 입력되는 기준 디지털 신호와 더함으로써, 상기 기준 디지털 신호(피감수)와 상기 제1 또는 제2데이타 전송 수단을 통해 입력되는 디지털 데이터(감수)를 감산하는 N-비트 가산 수단과; 상기 N-비트 가산 수단을 통해 출력되는 감산된 데이터와 최상위 캐리 비트(Most Significant Carry Bit)를 입력받아, 입력된 최상위 캐리 비트에 따라서 상기 감산된 데이터를 그대로 출력하거나 1의 보수로 변환시켜 출력함으로써 상기 감산된 데이터를 2진 형태의 데이터로 변환시키는 2진 데이터 변환 수단과; 상기 2진 데이터 변환 수단의 출력 신호와 상기 최상위 캐리 비트를 입력받아, 입력된 2진 데이터 변환 수단의 디지털 출력 신호를 아날로그 신호로 변환시켜 출력하는 N-비트 디지털 /아날로그 변환 수단과; 상기 N-비트 디지털 /아날로그 변환 수단의 출력 신호를 입력받아, 전체 회로의 이득을 보정하는 보정 수단을 포함하여 이루어져 있는 것을 특징으로 하는 디지털 동기 루프.
  2. 제1항에 있어서, 상기한 데이터 전송 제어 수단은, 인버터, 제1부정 논리합 수단 및 제2부정 논리합 수단으로 이루어져 있으며, 상기 제1부정 논리합 수단은, 제로-크로스 신호와 상기 제2부정 논리합 수단의 출력을 입력받아, 부정 논리합을 수행하여 제1데이타 전송 제어 신호를 발생시키고, 상기 제2부정 논리합 수단은, 상기 인버터를 통해서 반전된 제로-크로스 신호와 상기 제1부정 논리합 수단의 출력을 입력받아, 부정 논리합을 수행하여 제2데이타 전송 제어 신호를 발생시키도록 구성되어 있는 것을 특징으로 하는 디지털 동기 루프.
  3. 제1항에 있어서, 상기한 제1데이타 전송 수단은, 상기한 데이터 전송 제어 수단으로부터 출력되는 제1데이타 전송 제어 신호를 각각 하나의 입력으로 받고, 상기 제1카운터로부터 출력되는 N-비트의 출력 신호를 각각 다른 하나의 입력으로 받아, 입력된 제1데이타 전송 제어 신호에 따라서 제1카운터의 출력 신호의 전송 여부를 결정하는 N개의 논리곱 수단으로 이루어져 있는 것을 특징으로 하는 디지털 동기 루프.
  4. 제1항에 있어서, 상기한 제2데이타 전송 수단은, 상기한 데이터 전송 제어 수단으로부터 출력되는 제2데이타 전송 제어 신호를 각각 하나의 입력으로 받고, 상기 제2카운터로부터 출력되는 N-비트의 출력 신호를 각각 다른 하나의 입력으로 받아, 입력된 제2데이타 전송 제어 신호에 따라서 제2카운터의 출력 신호의 전송 여부를 결정하는 N개의 논리곱 수단으로 이루어져 있는 것을 특징으로 하는 디지털 동기 루프.
  5. 제1항에 있어서, 상기한 1의 보수 변환 수단은, 상기 제1데이타 전송 수단의 출력 신호를 각각 하나의 입력으로 받고, 상기 제2데이타 전송 수단의 출력 신호를 각각 다른 하나의 입력으로 받아, 입력된 두 신호를 각각 비트 논리합하고 그 결과를 반전시켜 1의 보수로 변환시키는 N개의 부정 논리합 수단으로 이루어져 있는 것을 특징으로 하는 디지털 동기 루프.
  6. 제1항에 있어서, 상기한 2진 데이터 변환 수단은, 상기 N-비트 가산 수단의 최상위 캐리 비트 신호를 각각 하나의 입력으로 받고, N개의 합 비트 출력을 각각 다른 하나의 입력으로 받아, 입력된 최상위 캐리 비트에 따라서 버퍼 기능을 수행하거나 합비트 신호 출력을 반전시킴으로써 2진 데이터로 변환시키는 N개의 배타-부정 논리합 수단으로 이루어져 있는 것을 특징으로 하는 디지털 동기 루프.
  7. 제1항에 있어서, 상기한 N-비트 가산 수단은 N-비트 병렬 전가산기로 이루어져 있는 것을 특징으로 하는 디지털 동기 루프.
  8. 제1항에 있어서, 상기한 디지털 동기 루프는 다음과 같은 폐루프 전달 함수를 갖는 것을 특징으로 한다.
    H(s) = do(s) / di(s) = KF(s) / {s + KF(s)} (1)
    {H(s) : 페루프 전달 함수, s : 라플라스 변수,
    K : 디지털 /아날로그 변환에 따른 변환 이득,
    di(s) : 기준 입력 신호, do(s) : 출력신호, F(s) : 루프 필터 전달} 함수
  9. 제1항에 있어서, 상기한 디지털 동기 루프는 다음과 같은 루프 오차 함수를 갖는 것을 특징으로 한다.
    { di(s) - do(s)} / di(s) = de(s) / di(s) = s / {s + KF(s)}
    {de(s) : 루프 오차 신호}
  10. 제1항에 있어서, 상기한 디지털 동기 루프는 다음과 같은 개루프 전달 함수를 갖는 것을 특징으로 한다.
    G(s) = KF(s) / s (3)
    {G(s) : 개루프 전달 함수}
  11. 디지털 기준 신호를 입력받는 단계와; 비교 대상으로서 유동적인 디지털 신호를 입력받는 단계와; 상기 입력받은 디지털 기준 신호에서 상기 유동적인 디지털 신호를 감산하는 단계와; 감산 결과로 나온 오차 신호가 양수(Positive)인지 판단하는 단계와; 상기 판단 결과 오차 신호가 양수일 때, 오차 신호를 N-비트 디지털 /아날로그 변환기에서 아날로그 신호로 변환시키는 단계와; 상기 판단 결과 오차 신호가 양수가 아닐 때, 2의 보수로 변환시켜 N-비트 디지털 /아날로그 변환기로 보내는 단계와; 상기 N-비트 디지털 /아날로그 변환기의 출력 신호를 필터링하여 충전 펌프로 보내는 단계로 이루어져 있는 것을 특징으로 하는 디지털 동기 루프의 제어 방법.
  12. 전압 제어 발진기 대신에, 디지털 카운터와 레지스터 그리고 산술 논리 회로를 사용함으로써 입력되는 디지털 신호를 기준 디지털 신호에 동기시킬 수 있도록 설계된 디지털 동기 루프와; 센서없는 브러시리스 영구 자석형 직류 모터 구동에 있어서, 데드 포인트, 헤드 스틱션 및 초기 기동 토크 부족으로 인한 문제를 해결하기 위해서 큰 기동 토크를 발생시켜 모터를 가동시키도록 설계된 텔레그래프 스타트 회로와; 모터의 구동 출력단에 있는 스위칭 소자의 턴-오프 시간을 제어함으로써 스위칭 전류의 변화비를 줄이고, 스파이크등으로 인해 유발되는 파워 라인으로의 재순환 전류를 막으며, 스너버 회로의 사용을 감소시키는 모델 추종형 소프트 스위칭 회로와; 제로-크로스 포인트의 검출 후에 디지털 각을 지연시켜 최적의 스위칭 포인트(센터 포인트)를 검출하는 모델 추종형 디지털 각 지연 회로와; 위상 정류 후에 잘못 인식된 제로-크로스로 인해 유발되는 잡음 신호를 마스킹하는 모델 추종형 디지털 마스킹 회로와; 6-비트 시프트 레지스터로 구성되어 있어, 모터의 구동 출력단에 공급할 여섯가지 상태의 정류 순차 신호를 발생시키는 모델추종형 정류 신호 발생회로와; 각 모터 코일에서 발생되는 역기전력을 비교하기 위한 비교 수단과; 상기 모델 추종형 정류 신호 발생 회로로부터 출력되는 정류 신호를 입력으로 받아, 입력된 신호의 위상을 선택하여 상기 모델 추종형 디지털 마스킹 회로로 출력하는 위상 선택 수단과; 상기 모델 추종형 정류 신호 발생 회로로부터 출력되는 정류 신호를 입력으로 받아, 입력된 정류 신호에 의한 내부 스위칭 소자의 온, 오프에 의해서 모터를 구동시키는 모터 구동 회로를 포함하여 이루어져 있는 것을 특징으로 하는 디지털 동기 루프를 이용한 하드디스크 스핀들 모터 구동회로.
KR1019950036269A 1995-10-19 1995-10-19 디지탈 동기 루프 KR0139982B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950036269A KR0139982B1 (ko) 1995-10-19 1995-10-19 디지탈 동기 루프
US08/638,745 US5744928A (en) 1995-10-19 1996-04-29 Digital locked loop
DE69636379T DE69636379T2 (de) 1995-10-19 1996-05-01 digitalgekoppelter Regelkreis
EP96303096A EP0769851B1 (en) 1995-10-19 1996-05-01 Digital locked loop
JP26686196A JP3757322B2 (ja) 1995-10-19 1996-10-08 デジタル同期ループ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950036269A KR0139982B1 (ko) 1995-10-19 1995-10-19 디지탈 동기 루프

Publications (2)

Publication Number Publication Date
KR970024612A KR970024612A (ko) 1997-05-30
KR0139982B1 true KR0139982B1 (ko) 1998-07-15

Family

ID=36848409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950036269A KR0139982B1 (ko) 1995-10-19 1995-10-19 디지탈 동기 루프

Country Status (5)

Country Link
US (1) US5744928A (ko)
EP (1) EP0769851B1 (ko)
JP (1) JP3757322B2 (ko)
KR (1) KR0139982B1 (ko)
DE (1) DE69636379T2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2339349B (en) * 1997-01-29 2000-10-18 Seagate Technology A method and apparatus for controlling a motor in a disc drive by modulating the commutation angle
US6028411A (en) * 1997-01-29 2000-02-22 Seagate Technology, Inc. Circuit and method for modulating the commutation frequency of a disc drive motor
US7012396B1 (en) 2004-09-30 2006-03-14 Agere Systems Inc. Increased digital spindle motor control resolution through dither
US7034478B2 (en) * 2004-09-30 2006-04-25 Agere Systems Inc. Digital spindle control architecture
EP2525486B1 (de) * 2011-05-16 2018-10-17 Siemens Aktiengesellschaft Verfahren zum Betrieb einer Antriebssteuerungseinrichtung und nach dem Verfahren arbeitende Antriebssteuerungseinrichtung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT379477B (de) * 1979-09-20 1986-01-10 Quick Rotan Elektromotoren Drehzahlregeleinrichtung fuer eine naehmaschinenantriebsvorrichtung mit nadelpositioniereinrichtung
US4506312A (en) * 1982-03-09 1985-03-19 Ford Aerospace & Communications Corporation Apparatus for controlling the speed of a rotating body
US4707650A (en) * 1986-10-03 1987-11-17 General Electric Company Control system for switched reluctance motor
US4845608A (en) * 1987-12-21 1989-07-04 General Electric Company Digital speed controller using a single-chip microcontroller
JPH02165055A (ja) * 1988-12-19 1990-06-26 Sanyo Electric Co Ltd 速度検出装置
US5034668A (en) * 1989-12-04 1991-07-23 Synektron Corporation Control circuit for an electric motor
US5423054A (en) * 1989-12-29 1995-06-06 Pitney Bowes Inc. Processor and read/write head incorporated in disk for communicating data to host directly from processor read/write head to read/write head of host disk drive
DE4135209A1 (de) * 1991-10-25 1993-04-29 Broadcast Television Syst Schaltungsanordnung zur regelung der drehgeschwindigkeit eines motors
US5379223A (en) * 1992-06-19 1995-01-03 Alliedsignal Inc. Inertial measurement and navigation system using digital signal processing techniques
US5477103A (en) * 1993-06-04 1995-12-19 Cirrus Logic, Inc. Sequence, timing and synchronization technique for servo system controller of a computer disk mass storage device

Also Published As

Publication number Publication date
US5744928A (en) 1998-04-28
JP3757322B2 (ja) 2006-03-22
EP0769851A3 (en) 1999-07-14
KR970024612A (ko) 1997-05-30
EP0769851A2 (en) 1997-04-23
JPH09153792A (ja) 1997-06-10
DE69636379D1 (de) 2006-09-07
DE69636379T2 (de) 2007-08-09
EP0769851B1 (en) 2006-07-26

Similar Documents

Publication Publication Date Title
US5459855A (en) Frequency ratio detector for determining fixed frequency ratios in a computer system
US6064707A (en) Apparatus and method for data synchronizing and tracking
US4031476A (en) Non-integer frequency divider having controllable error
KR0139982B1 (ko) 디지탈 동기 루프
JPH07101847B2 (ja) デジタルフェイズロックドループ装置
JP3764560B2 (ja) デジタル遅延回路及びデジタルｐｌｌ回路
JPH066212A (ja) 位相比較回路およびこれを用いた位相同期発振回路
WO1993006659A1 (en) Phase locked loop having constant gain for recovering clock from non-uniformly spaced data
US5995156A (en) Phase locked loop for MPEG system
JP3148445B2 (ja) マルチプレクサ回路
US5703480A (en) Method and arrangement for determining the phase difference between clock signals in a communication equipment
JP3218720B2 (ja) 入力信号のエッジ時刻測定回路及びディジタルｐｌｌ装置
JP3257065B2 (ja) ディジタルｐｌｌ装置
JPH022213A (ja) 位相同期ループ
JPH10135838A (ja) Ｃｍｉ／ｎｒｚ変換回路
JP3132657B2 (ja) クロック切替回路
KR100367754B1 (ko) 디지털 위상동기루프의 위상 검출기
JP2958220B2 (ja) 位相信号変換方法及び位相信号変換器
JP3137246B2 (ja) 位相同期回路
JP2734287B2 (ja) サンプリングクロック情報生成回路
JP2924365B2 (ja) ディジタル速度検出回路
WO2021118637A1 (en) Circuit and methods for transferring a phase value between circuits clocked by non-synchronous clock signals
JP2891814B2 (ja) ディジタルｐｌｌ回路
JPH0831850B2 (ja) フレ−ム同期クロツク作成回路
CN114070303A (zh) 全数字锁相环中的数字环路滤波器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110302

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee