JPH09153792A - デジタル同期ループ - Google Patents
デジタル同期ループInfo
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- JPH09153792A JPH09153792A JP8266861A JP26686196A JPH09153792A JP H09153792 A JPH09153792 A JP H09153792A JP 8266861 A JP8266861 A JP 8266861A JP 26686196 A JP26686196 A JP 26686196A JP H09153792 A JPH09153792 A JP H09153792A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬおよびＦＬＬに代わって、入力される
デジタル信号を基準デジタル信号に同期させることがで
き、しかも電圧制御発振器を使用しないで構成でき、応
用範囲も広いデジタル同期ループを提供すること。 【解決手段】 基準速度が供給されるＮ−ビット・レジ
スタ60、実際速度をカウントする第１、第２カウンタ2
0，21、実際速度と基準速度の差異を演算する１の補数
変換部50およびＮ−ビット並列全加算器70、ならびに、
第１、第２カウンタクロック制御器10，11、データ伝送
制御器30、第１、第２データ伝送部40，41、２進データ
変換部80、Ｎ−ビット・デジタル／アナログ変換器90、
フィルタ100を使用して構成する。
デジタル信号を基準デジタル信号に同期させることがで
き、しかも電圧制御発振器を使用しないで構成でき、応
用範囲も広いデジタル同期ループを提供すること。 【解決手段】 基準速度が供給されるＮ−ビット・レジ
スタ60、実際速度をカウントする第１、第２カウンタ2
0，21、実際速度と基準速度の差異を演算する１の補数
変換部50およびＮ−ビット並列全加算器70、ならびに、
第１、第２カウンタクロック制御器10，11、データ伝送
制御器30、第１、第２データ伝送部40，41、２進データ
変換部80、Ｎ−ビット・デジタル／アナログ変換器90、
フィルタ100を使用して構成する。
Description
【０００１】
【発明が属する技術分野】本発明は、入力される実際の
デジタル信号と基準デジタル信号を同期させるためにフ
ィードバックループを使用するシステムとして定義でき
るようなデジタル同期ループに関し、より詳しくは、永
久磁石形ブラシレス多位相直流モータ駆動回路における
位相同期ループ(PLL:Phase Locked Loop) と周波数同期
ループ(FLL:Frequency Locked Loop) の代わりに、デジ
タルカウンタとレジスタ、そして算術論理回路を使用し
て、入力されるデジタル信号を基準デジタル信号に同期
させることができ、しかも電圧制御発振器を使用しない
で構成でき、デジタルデータ通信、デジタル映像処理お
よびマルチ・メディア通信分野に応用範囲の拡張ができ
るデジタル同期ループに関する。
デジタル信号と基準デジタル信号を同期させるためにフ
ィードバックループを使用するシステムとして定義でき
るようなデジタル同期ループに関し、より詳しくは、永
久磁石形ブラシレス多位相直流モータ駆動回路における
位相同期ループ(PLL:Phase Locked Loop) と周波数同期
ループ(FLL:Frequency Locked Loop) の代わりに、デジ
タルカウンタとレジスタ、そして算術論理回路を使用し
て、入力されるデジタル信号を基準デジタル信号に同期
させることができ、しかも電圧制御発振器を使用しない
で構成でき、デジタルデータ通信、デジタル映像処理お
よびマルチ・メディア通信分野に応用範囲の拡張ができ
るデジタル同期ループに関する。
【０００２】
【従来の技術】位相同期ループ(PLL) と周波数同期ルー
プ(FLL) は位相と周波数を制御するために多様な電子分
野で使用される。
プ(FLL) は位相と周波数を制御するために多様な電子分
野で使用される。
【０００３】しかしながら、前記位相同期ループ(PLL)
または周波数同期ループ(FLL) システムはシステムが制
限された周波数範囲内でのみしか動作しないという一番
大きな問題点がある。また、システムに重大な機械的ま
たは電子的な外乱(disturbance) が与えられた場合には
特定周波数範囲でのロック状態を逸脱する恐れがあると
いう問題点もある。
または周波数同期ループ(FLL) システムはシステムが制
限された周波数範囲内でのみしか動作しないという一番
大きな問題点がある。また、システムに重大な機械的ま
たは電子的な外乱(disturbance) が与えられた場合には
特定周波数範囲でのロック状態を逸脱する恐れがあると
いう問題点もある。
【０００４】このような位相同期ループシステムの問題
点を解決するため、周波数同期ループシステムと位相同
期ループシステムを一つのシステムにて構成して二つの
ループと二つの検出器が作られた。
点を解決するため、周波数同期ループシステムと位相同
期ループシステムを一つのシステムにて構成して二つの
ループと二つの検出器が作られた。
【０００５】このような方法の従来技術として、共通的
に二つのループを有し、ループフィルターと電圧制御発
振器(VCO) が連結されているループ・ブランチ(loop br
anch) に共通に結合されている周波数検出器と位相検出
器とで構成されたテレビジョン受像機に関する技術が米
国特許番号第5,272,534 号（登録日付：1992年５月５
日) の“自動チューニング制御装置を有するテレビジョ
ン受像機(Television receiver with automatic tuning
control）”に開示されている。
に二つのループを有し、ループフィルターと電圧制御発
振器(VCO) が連結されているループ・ブランチ(loop br
anch) に共通に結合されている周波数検出器と位相検出
器とで構成されたテレビジョン受像機に関する技術が米
国特許番号第5,272,534 号（登録日付：1992年５月５
日) の“自動チューニング制御装置を有するテレビジョ
ン受像機(Television receiver with automatic tuning
control）”に開示されている。
【０００６】また、相互接続されている位相同期ループ
と周波数同期ループを形成する電圧制御発振器に関する
技術が米国特許番号第4,929,918 号( 登録日付：1989年
６月７日) の“システムレベルで自由発振周波数をセッ
ティングして流動的に調節できる電圧制御発振器(Setti
ng and dynamically adjusting VCO free-running freq
uency at system level)”に開示されている。
と周波数同期ループを形成する電圧制御発振器に関する
技術が米国特許番号第4,929,918 号( 登録日付：1989年
６月７日) の“システムレベルで自由発振周波数をセッ
ティングして流動的に調節できる電圧制御発振器(Setti
ng and dynamically adjusting VCO free-running freq
uency at system level)”に開示されている。
【０００７】このような技術で、周波数同期ループは一
つのデジタル／アナログ変換器を有しており、位相同期
ループは他の一つのデジタル／アナログ変換器と共に電
圧制御発振器を有している。
つのデジタル／アナログ変換器を有しており、位相同期
ループは他の一つのデジタル／アナログ変換器と共に電
圧制御発振器を有している。
【０００８】また、他の例として、第１番目のフィード
バック経路を構成する周波数同期ループと第２番目のフ
ィードバック経路を構成する位相同期ループに使用され
る電圧制御発振器に関する技術が米国特許番号第4,890,
071 号( 登録日付：1989年12月26日) の“位相同期ルー
プと周波数同期ループを複合した方式を使用した信号発
生器(Signal generator utilizing a combined phase l
ocked and frequencylocked loop)”に開示されてい
る。
バック経路を構成する周波数同期ループと第２番目のフ
ィードバック経路を構成する位相同期ループに使用され
る電圧制御発振器に関する技術が米国特許番号第4,890,
071 号( 登録日付：1989年12月26日) の“位相同期ルー
プと周波数同期ループを複合した方式を使用した信号発
生器(Signal generator utilizing a combined phase l
ocked and frequencylocked loop)”に開示されてい
る。
【０００９】
【発明が解決しようとする課題】上記従来技術では、上
記のように必ず電圧制御発振器を含んでいる。しかしな
がら、電圧制御発振器がもともとアナログ装置であるこ
とは既に知られた周知のことである。そして、かかる電
圧制御発振器の使用時の問題は位相同期ループの模擬実
験(simulation)で存在するが、内部にフィードバック・
ループを有する位相同期ループでは特にアナログ信号が
デジタル信号に変換される時に問題点が発生する。例え
ば、モータの速度制御において、位相同期ループのロッ
クイン・タイム(Lock-in time)、検証特性(Verificatio
n characteristics)およびトランジスタ・レベル模擬実
験では常に困難で煩わしい点があり、位相同期ループを
最適化させることはもっと難しい作業になる。
記のように必ず電圧制御発振器を含んでいる。しかしな
がら、電圧制御発振器がもともとアナログ装置であるこ
とは既に知られた周知のことである。そして、かかる電
圧制御発振器の使用時の問題は位相同期ループの模擬実
験(simulation)で存在するが、内部にフィードバック・
ループを有する位相同期ループでは特にアナログ信号が
デジタル信号に変換される時に問題点が発生する。例え
ば、モータの速度制御において、位相同期ループのロッ
クイン・タイム(Lock-in time)、検証特性(Verificatio
n characteristics)およびトランジスタ・レベル模擬実
験では常に困難で煩わしい点があり、位相同期ループを
最適化させることはもっと難しい作業になる。
【００１０】
【課題を解決するための手段】本発明は上述の課題を解
決するために、クロック信号とゼロ・クロス信号を入力
として受けて、前記入力されたゼロ・クロス信号の論理
的レベルが“ロー”区間の間と“ハイ”区間の間に各々
交互にカウントできるようにカウンタクロック信号を発
生させる第１、第２カウンタクロック制御器と、クリア
信号、リセット信号および前記第１及び第２カウンタク
ロック制御器から出力されるカウンタクロック信号を入
力として受けて、前記入力されたカウンタクロック信号
により前記ゼロ・クロス信号の下降縁と上昇縁とから各
々交互にゼロ・クロス信号の各区間周期をカウントする
第１、第２カウンタと、ゼロ・クロス信号を入力として
受けて、ゼロ・クロス信号の論理的レベルが“ロー”区
間の間または“ハイ”区間の間にデータバスを通じて前
記第１カウンタまたは第２カウンタのカウンティング・
データが伝送されるように制御するための第１、第２デ
ータ伝送制御信号を発生させるデータ伝送制御器と、前
記第１カウンタの出力信号と前記データ伝送制御器から
出力された第１データ伝送制御信号を入力として受け
て、前記入力された第１データ伝送制御信号により前記
ゼロ・クロス信号の論理的レベルが“ロー”である区間
の間に前記第１カウンタの出力信号を次の段に伝送する
第１データ伝送部と、前記第２カウンタの出力信号と前
記データ伝送制御器から出力された第２データ伝送制御
信号を入力として受けて、前記入力された第２データ伝
送制御信号により前記ゼロ・クロス信号の論理的レベル
が“ハイ”である区間の間に前記第２カウンタの出力信
号を次の段に伝送する第２データ伝送部と、この第１、
第２データ伝送部の出力を入力として受けて、前記入力
された各ビット別の２つの信号を論理和した後、その結
果を再び反転させて１の補数に変換させる１の補数変換
部と、リード／ライト信号、リセット信号、直列クロッ
ク信号および外部のマイクロプロセッサまたは入出力直
列ポートを通じてプログラムされる外部デジタル直列信
号を入力として受けて、前記入力されたデジタル直列信
号を貯蔵して基準デジタル信号として次の段に伝達する
機能を有するＮ−ビット・レジスタと、前記１の補数変
換部の出力信号および前記Ｎ−ビット・レジスタに貯蔵
された信号を入力として受け、かつキャリビットとして
論理“１" を最下位ビットに受けて、前記１の補数変換
部の出力信号（１の補数形態) の最下位ビットに前記キ
ャリビットである論理“１" を加えることにより２の補
数形態を作った後、これと前記Ｎ−ビット・レジスタを
通じて入力される基準デジタル信号とを加えることによ
り、前記基準デジタル信号（被減数) と前記第１または
第２データ伝送部を通じて入力されるデジタルデータ
（減数) を減算するＮ−ビット加算手段と、このＮ−ビ
ット加算手段からの減算されたデータと最上位キャリビ
ットを入力として受けて、前記入力された最上位キャリ
ビットに応じて前記減算されたデータをそのまま出力す
る、または、１の補数に変換して出力することにより前
記減算されたデータを２進形態のデータに変換させる２
進データ変換部と、この２進データ変換部の出力信号と
前記最上位キャリビットを入力として受けて、前記入力
された２進データ変換部のデジタル出力信号をアナログ
信号に変換して出力するＮ−ビット・デジタル／アナロ
グ変換部と、前記Ｎ−ビット・デジタル／アナログ変換
器の出力信号を入力として受けて、全体回路の利得を補
正する補正手段とを具備するデジタル同期ループとす
る。
決するために、クロック信号とゼロ・クロス信号を入力
として受けて、前記入力されたゼロ・クロス信号の論理
的レベルが“ロー”区間の間と“ハイ”区間の間に各々
交互にカウントできるようにカウンタクロック信号を発
生させる第１、第２カウンタクロック制御器と、クリア
信号、リセット信号および前記第１及び第２カウンタク
ロック制御器から出力されるカウンタクロック信号を入
力として受けて、前記入力されたカウンタクロック信号
により前記ゼロ・クロス信号の下降縁と上昇縁とから各
々交互にゼロ・クロス信号の各区間周期をカウントする
第１、第２カウンタと、ゼロ・クロス信号を入力として
受けて、ゼロ・クロス信号の論理的レベルが“ロー”区
間の間または“ハイ”区間の間にデータバスを通じて前
記第１カウンタまたは第２カウンタのカウンティング・
データが伝送されるように制御するための第１、第２デ
ータ伝送制御信号を発生させるデータ伝送制御器と、前
記第１カウンタの出力信号と前記データ伝送制御器から
出力された第１データ伝送制御信号を入力として受け
て、前記入力された第１データ伝送制御信号により前記
ゼロ・クロス信号の論理的レベルが“ロー”である区間
の間に前記第１カウンタの出力信号を次の段に伝送する
第１データ伝送部と、前記第２カウンタの出力信号と前
記データ伝送制御器から出力された第２データ伝送制御
信号を入力として受けて、前記入力された第２データ伝
送制御信号により前記ゼロ・クロス信号の論理的レベル
が“ハイ”である区間の間に前記第２カウンタの出力信
号を次の段に伝送する第２データ伝送部と、この第１、
第２データ伝送部の出力を入力として受けて、前記入力
された各ビット別の２つの信号を論理和した後、その結
果を再び反転させて１の補数に変換させる１の補数変換
部と、リード／ライト信号、リセット信号、直列クロッ
ク信号および外部のマイクロプロセッサまたは入出力直
列ポートを通じてプログラムされる外部デジタル直列信
号を入力として受けて、前記入力されたデジタル直列信
号を貯蔵して基準デジタル信号として次の段に伝達する
機能を有するＮ−ビット・レジスタと、前記１の補数変
換部の出力信号および前記Ｎ−ビット・レジスタに貯蔵
された信号を入力として受け、かつキャリビットとして
論理“１" を最下位ビットに受けて、前記１の補数変換
部の出力信号（１の補数形態) の最下位ビットに前記キ
ャリビットである論理“１" を加えることにより２の補
数形態を作った後、これと前記Ｎ−ビット・レジスタを
通じて入力される基準デジタル信号とを加えることによ
り、前記基準デジタル信号（被減数) と前記第１または
第２データ伝送部を通じて入力されるデジタルデータ
（減数) を減算するＮ−ビット加算手段と、このＮ−ビ
ット加算手段からの減算されたデータと最上位キャリビ
ットを入力として受けて、前記入力された最上位キャリ
ビットに応じて前記減算されたデータをそのまま出力す
る、または、１の補数に変換して出力することにより前
記減算されたデータを２進形態のデータに変換させる２
進データ変換部と、この２進データ変換部の出力信号と
前記最上位キャリビットを入力として受けて、前記入力
された２進データ変換部のデジタル出力信号をアナログ
信号に変換して出力するＮ−ビット・デジタル／アナロ
グ変換部と、前記Ｎ−ビット・デジタル／アナログ変換
器の出力信号を入力として受けて、全体回路の利得を補
正する補正手段とを具備するデジタル同期ループとす
る。
【００１１】また、本発明は、デジタル基準信号を入力
として受けるステップと、比較対象として流動的なデジ
タル信号を入力として受けるステップと、前記入力され
たデジタル基準信号から前記流動的なデジタル信号を減
算するステップと、前記で減算した結果から出た誤差信
号が正数であるかどうかを判断するステップと、前記で
判断した結果から出た誤差信号が正数である場合、誤差
信号をＮ−ビット・デジタル／アナログ変換器でアナロ
グ信号に変換するステップと、前記で判断した結果から
出た誤差信号が正数でない場合、２の補数に変換してＮ
−ビット・デジタル／アナログ変換器に送るステップ
と、前記Ｎ−ビット・デジタル／アナログ変換器の出力
信号をフィルタリングして充電ポンプに送るステップと
からなるデジタル同期ループの制御方法とする。
として受けるステップと、比較対象として流動的なデジ
タル信号を入力として受けるステップと、前記入力され
たデジタル基準信号から前記流動的なデジタル信号を減
算するステップと、前記で減算した結果から出た誤差信
号が正数であるかどうかを判断するステップと、前記で
判断した結果から出た誤差信号が正数である場合、誤差
信号をＮ−ビット・デジタル／アナログ変換器でアナロ
グ信号に変換するステップと、前記で判断した結果から
出た誤差信号が正数でない場合、２の補数に変換してＮ
−ビット・デジタル／アナログ変換器に送るステップ
と、前記Ｎ−ビット・デジタル／アナログ変換器の出力
信号をフィルタリングして充電ポンプに送るステップと
からなるデジタル同期ループの制御方法とする。
【００１２】
【発明の実施の形態】次に添付図面を参照して本発明の
実施の形態を詳細に説明する。図１は本発明の実施の形
態に基づくデジタル同期ループのブロック回路図であ
る。この図１に示されているように、本発明の実施の形
態に基づくデジタル同期ループは、クロック信号とゼロ
・クロス信号を入力として受けて、入力されたゼロ・ク
ロス信号の論理的レベルの“ロー" 区間の間と“ハイ"
区間の間に各々交互にカウンティングできるようにカウ
ンタクロック信号を発生させる第１、第２カウンタクロ
ック制御器10、11と、クリア信号、リセット信号、およ
び前記第１、第２カウンタクロック制御器10、11から出
力されたカウンタクロック信号を入力として受けて、入
力されるカウンタクロック信号に従い前記ゼロ・クロス
信号の下降縁と上昇縁から各々交互にゼロ・クロス信号
の各区間周期をカウンティングする第１、第２カウンタ
20、21と、前記ゼロ・クロス信号を入力として受けて、
ゼロ・クロス信号の論理的レベルの“ロー" 区間の間ま
たは“ハイ" 区間の間にデータバスを通じて前記第１カ
ウンタ20または第２カウンタ21のカウンティングデータ
が伝送できるように制御する第１、第２データ伝送制御
信号DATA＿A 、DATA＿B を発生させるデータ伝送制御器
30と、前記第１カウンタ20の出力信号a0〜a n-1 と前記
データ伝送制御器30から出力された第１データ伝送制御
信号DATA＿A を入力として受けて、入力された第１デー
タ伝送制御信号DATA＿A により前記ゼロ・クロス信号の
論理的レベルが“ロー" である区間の間に前記第１カウ
ンタ20の出力信号を次の段に伝送する第１データ伝送部
40と、前記第２カウンタ21の出力信号b0〜b n-1 と前記
データ伝送制御器30から出力された第２データ伝送制御
信号DATA＿B を入力として受けて、入力された第２デー
タ伝送制御信号DATA＿B により前記ゼロ・クロス信号の
論理的レベルが“ハイ" である区間の間に前記第２カウ
ンタ21の出力信号を次の段に伝送する第２データ伝送部
41と、前記第１、第２データ伝送部40、41の出力を入力
として受けて、入力される各ビット別の２つの信号を論
理和した後、その結果を再び反転させて１の補数に変換
させる１の補数変換部50と、リード／ライト信号、リセ
ット信号、直列クロック信号及び外部のマイクロプロセ
ッサまたは入出力直列ポートを通ってプログラムされる
外部デジタル直列信号を入力として受け、入力されたデ
ジタル直列信号を貯蔵し、基準デジタル信号として次の
段に伝達する機能を有するＮ−ビット・レジスタ60と、
前記１の補数変換部50の出力信号および前記Ｎ−ビット
・レジスタ60の出力信号Q0〜Q n-1 を入力として受け、
かつキャリビットCiとして論理“１" を最下位ビットLS
B として受けて、前記１の補数変換部50の出力信号（１
の補数形態) の最下位ビットに前記キャリビットである
論理“１" を加えることにより２の補数形態を作った
後、これと前記Ｎ−ビット・レジスタ60を通じて入力さ
れる基準デジタル信号とを加えることにより、前記基準
デジタル信号X n-1 〜X0と前記第１または第２データ伝
送部40、41を通じて入力されるデジタル信号Y n-1 〜Y0
を加算するＮ−ビット加算手段としてのＮ−ビット並列
全加算器70と、このＮ−ビット並列全加算器70を通って
出力される減算されたデータS n-1 〜S0と最上位キャリ
ビットC0を入力として受けて、入力された最上位キャリ
ビットC0に応じて前記減算されたデータをそのまま出力
する、または、１の補数に変換させて出力することによ
り、前記減算されたデータを２進形態のデータに変換さ
せる２進データ変換部80と、この２進データ変換部80の
出力信号と前記最上位キャリビットC0を入力として受け
て、入力された２進データ変換部80のデジタル出力信号
をアナログ信号に変換して出力するＮ−ビット・デジタ
ル／アナログ変換器90と、このＮ−ビット・デジタル／
アナログ変換器90の出力信号を入力として受けて、全体
回路の利得を補正して充電ポンプに送るフィルタ100 と
からなっている。
実施の形態を詳細に説明する。図１は本発明の実施の形
態に基づくデジタル同期ループのブロック回路図であ
る。この図１に示されているように、本発明の実施の形
態に基づくデジタル同期ループは、クロック信号とゼロ
・クロス信号を入力として受けて、入力されたゼロ・ク
ロス信号の論理的レベルの“ロー" 区間の間と“ハイ"
区間の間に各々交互にカウンティングできるようにカウ
ンタクロック信号を発生させる第１、第２カウンタクロ
ック制御器10、11と、クリア信号、リセット信号、およ
び前記第１、第２カウンタクロック制御器10、11から出
力されたカウンタクロック信号を入力として受けて、入
力されるカウンタクロック信号に従い前記ゼロ・クロス
信号の下降縁と上昇縁から各々交互にゼロ・クロス信号
の各区間周期をカウンティングする第１、第２カウンタ
20、21と、前記ゼロ・クロス信号を入力として受けて、
ゼロ・クロス信号の論理的レベルの“ロー" 区間の間ま
たは“ハイ" 区間の間にデータバスを通じて前記第１カ
ウンタ20または第２カウンタ21のカウンティングデータ
が伝送できるように制御する第１、第２データ伝送制御
信号DATA＿A 、DATA＿B を発生させるデータ伝送制御器
30と、前記第１カウンタ20の出力信号a0〜a n-1 と前記
データ伝送制御器30から出力された第１データ伝送制御
信号DATA＿A を入力として受けて、入力された第１デー
タ伝送制御信号DATA＿A により前記ゼロ・クロス信号の
論理的レベルが“ロー" である区間の間に前記第１カウ
ンタ20の出力信号を次の段に伝送する第１データ伝送部
40と、前記第２カウンタ21の出力信号b0〜b n-1 と前記
データ伝送制御器30から出力された第２データ伝送制御
信号DATA＿B を入力として受けて、入力された第２デー
タ伝送制御信号DATA＿B により前記ゼロ・クロス信号の
論理的レベルが“ハイ" である区間の間に前記第２カウ
ンタ21の出力信号を次の段に伝送する第２データ伝送部
41と、前記第１、第２データ伝送部40、41の出力を入力
として受けて、入力される各ビット別の２つの信号を論
理和した後、その結果を再び反転させて１の補数に変換
させる１の補数変換部50と、リード／ライト信号、リセ
ット信号、直列クロック信号及び外部のマイクロプロセ
ッサまたは入出力直列ポートを通ってプログラムされる
外部デジタル直列信号を入力として受け、入力されたデ
ジタル直列信号を貯蔵し、基準デジタル信号として次の
段に伝達する機能を有するＮ−ビット・レジスタ60と、
前記１の補数変換部50の出力信号および前記Ｎ−ビット
・レジスタ60の出力信号Q0〜Q n-1 を入力として受け、
かつキャリビットCiとして論理“１" を最下位ビットLS
B として受けて、前記１の補数変換部50の出力信号（１
の補数形態) の最下位ビットに前記キャリビットである
論理“１" を加えることにより２の補数形態を作った
後、これと前記Ｎ−ビット・レジスタ60を通じて入力さ
れる基準デジタル信号とを加えることにより、前記基準
デジタル信号X n-1 〜X0と前記第１または第２データ伝
送部40、41を通じて入力されるデジタル信号Y n-1 〜Y0
を加算するＮ−ビット加算手段としてのＮ−ビット並列
全加算器70と、このＮ−ビット並列全加算器70を通って
出力される減算されたデータS n-1 〜S0と最上位キャリ
ビットC0を入力として受けて、入力された最上位キャリ
ビットC0に応じて前記減算されたデータをそのまま出力
する、または、１の補数に変換させて出力することによ
り、前記減算されたデータを２進形態のデータに変換さ
せる２進データ変換部80と、この２進データ変換部80の
出力信号と前記最上位キャリビットC0を入力として受け
て、入力された２進データ変換部80のデジタル出力信号
をアナログ信号に変換して出力するＮ−ビット・デジタ
ル／アナログ変換器90と、このＮ−ビット・デジタル／
アナログ変換器90の出力信号を入力として受けて、全体
回路の利得を補正して充電ポンプに送るフィルタ100 と
からなっている。
【００１３】図６は前記データ伝送制御器３０の詳細回
路および真理値表である。この図６に示されているよう
に、前記データ伝送制御器30は、インバータ31と、第
１、第２NOR ゲート32、33とで構成されているが、前記
第1NORゲート32は、ゼロ・クロス信号と前記第２NOR ゲ
ート33からの出力を入力として受けて、否定論理和を実
行して第１データ伝送制御信号DATA＿A を発生させ、前
記第２NOR ゲート33は、前記インバータ31により反転さ
れたゼロ・クロス信号と前記第１NOR ゲート32からの出
力を入力として受けて、否定論理和を実行して第２デー
タ伝送制御信号DATA＿B)を発生させるようになってい
る。
路および真理値表である。この図６に示されているよう
に、前記データ伝送制御器30は、インバータ31と、第
１、第２NOR ゲート32、33とで構成されているが、前記
第1NORゲート32は、ゼロ・クロス信号と前記第２NOR ゲ
ート33からの出力を入力として受けて、否定論理和を実
行して第１データ伝送制御信号DATA＿A を発生させ、前
記第２NOR ゲート33は、前記インバータ31により反転さ
れたゼロ・クロス信号と前記第１NOR ゲート32からの出
力を入力として受けて、否定論理和を実行して第２デー
タ伝送制御信号DATA＿B)を発生させるようになってい
る。
【００１４】また、図１に示されているように、前記第
１データ伝送部40は、前記第１データ伝送制御信号DATA
＿A を各々一つの入力として受け、かつ前記第１カウン
タ２０から出力されるＮ−ビットの出力信号ａ０〜a
n-1 を各々他の一つの入力として受けて、入力された第
１データ伝送制御信号DATA＿A に従い第１カウンタ20の
出力信号を伝送するかどうかを決定するＮ個のAND ゲー
ト 401〜40n から構成されている。
１データ伝送部40は、前記第１データ伝送制御信号DATA
＿A を各々一つの入力として受け、かつ前記第１カウン
タ２０から出力されるＮ−ビットの出力信号ａ０〜a
n-1 を各々他の一つの入力として受けて、入力された第
１データ伝送制御信号DATA＿A に従い第１カウンタ20の
出力信号を伝送するかどうかを決定するＮ個のAND ゲー
ト 401〜40n から構成されている。
【００１５】さらに、前記第２データ伝送部41は、前記
第２データ伝送制御信号DATA＿B を各々一つの入力とし
て受け、かつ前記第２カウンタ21から出力されるＮ−ビ
ットの出力信号b0〜b n-1 を各々他の一つの入力として
受けて、入力された第２データ伝送制御信号DATA＿B に
従い第２カウンタ21の出力信号を伝送するかどうかを決
定するＮ個のAND ゲート401 〜40n から構成されてい
る。
第２データ伝送制御信号DATA＿B を各々一つの入力とし
て受け、かつ前記第２カウンタ21から出力されるＮ−ビ
ットの出力信号b0〜b n-1 を各々他の一つの入力として
受けて、入力された第２データ伝送制御信号DATA＿B に
従い第２カウンタ21の出力信号を伝送するかどうかを決
定するＮ個のAND ゲート401 〜40n から構成されてい
る。
【００１６】また、前記１の補数変換部50は、前記第１
データ伝送部40の出力信号を各々一つの入力として受
け、かつ前記第２データ伝送部41の出力信号を各々他の
一つの入力として受けて、入力された２つの信号を論理
和して、その結果を反転させて１の補数に変換させるＮ
個のNOR ゲート501 〜50n から構成されている。
データ伝送部40の出力信号を各々一つの入力として受
け、かつ前記第２データ伝送部41の出力信号を各々他の
一つの入力として受けて、入力された２つの信号を論理
和して、その結果を反転させて１の補数に変換させるＮ
個のNOR ゲート501 〜50n から構成されている。
【００１７】さらに、前記２進データ変換部80は、前記
Ｎ−ビット並列全加算器70の出力信号の最上位キャリビ
ット信号C0を各々一つの入力として受け、かつ減算され
たデータであるＮ個の和ビット出力信号S0〜S n-1 を各
々他の一つの入力として受けて、入力された最上位キャ
リビットC0に従いバッファ機能を実行する、または、前
記和ビット出力信号を反転させて２進データに変換させ
るＮ個の排他−否定論理和（EX-NOR) ゲート801 〜80n
から構成されている。
Ｎ−ビット並列全加算器70の出力信号の最上位キャリビ
ット信号C0を各々一つの入力として受け、かつ減算され
たデータであるＮ個の和ビット出力信号S0〜S n-1 を各
々他の一つの入力として受けて、入力された最上位キャ
リビットC0に従いバッファ機能を実行する、または、前
記和ビット出力信号を反転させて２進データに変換させ
るＮ個の排他−否定論理和（EX-NOR) ゲート801 〜80n
から構成されている。
【００１８】図10は本発明の実施の形態に基づくデジタ
ル同期ループを用いたハードディスクスピンドルモータ
駆動回路を示す。この駆動回路は、電圧制御発振器を使
用しないで、デジタルカウンタとレジスタ、そして算術
論理回路を使用して入力される実際デジタル信号を基準
デジタル信号に同期させるデジタル同期ループ110 と、
センサのないブラシレス永久磁石形直流モータ駆動にお
いて、デッドポイント(dead point)、ヘッドスティキン
グ(head sticking) および初期起動トルクの不足による
問題を解決するため、大きい起動トルクを発生させてモ
ータを起動させられるテレグラフ・スタート回路120
と、モータの駆動出力段に位置しているスイッチング素
子のターン・オフ時間を制御することによりスイッチン
グ電流の変化比を減らし、スパイクなどにより誘発され
るパワーラインへの再循環電流を防ぎ、スナバ回路の使
用を減少させるモデル追従形ソフト・スイッチング回路
130 と、ゼロ・クロスポイントの検出後、デジタル角を
遅延させて最適のスイッチングポイント( センターポイ
ント) を検出するモデル追従形デジタル角遅延回路140
と、位相整流後、間違って認識されたゼロ・クロスによ
り誘発されるノイズ信号をマスキングするモデル追従形
デジタルマスキング回路150 と、６−ビット・シフトレ
ジスタからなり、モータの駆動出力段に供給する６つの
状態の整流順次信号を発生させるモデル追従形整流信号
発生回路160 と、各モータのコイルで発生する逆起電力
を比較して逆起電力のゼロ・クロス信号を検出し、逆起
電力の電圧を論理レベルに変化させる比較器170 と、前
記モデル追従形整流信号発生回路160 から出力される整
流信号を入力として受けて、入力された信号の位相を選
択して前記モデル追従形デジタルマスキング回路に出力
する位相選択器180 と、前記モデル追従形整流信号発生
回路160 から出力される整流信号を入力として受けて、
入力された整流信号による内部スイッチング素子のオン
／オフによりモータを駆動させるモータ駆動回路190 と
で構成されている。
ル同期ループを用いたハードディスクスピンドルモータ
駆動回路を示す。この駆動回路は、電圧制御発振器を使
用しないで、デジタルカウンタとレジスタ、そして算術
論理回路を使用して入力される実際デジタル信号を基準
デジタル信号に同期させるデジタル同期ループ110 と、
センサのないブラシレス永久磁石形直流モータ駆動にお
いて、デッドポイント(dead point)、ヘッドスティキン
グ(head sticking) および初期起動トルクの不足による
問題を解決するため、大きい起動トルクを発生させてモ
ータを起動させられるテレグラフ・スタート回路120
と、モータの駆動出力段に位置しているスイッチング素
子のターン・オフ時間を制御することによりスイッチン
グ電流の変化比を減らし、スパイクなどにより誘発され
るパワーラインへの再循環電流を防ぎ、スナバ回路の使
用を減少させるモデル追従形ソフト・スイッチング回路
130 と、ゼロ・クロスポイントの検出後、デジタル角を
遅延させて最適のスイッチングポイント( センターポイ
ント) を検出するモデル追従形デジタル角遅延回路140
と、位相整流後、間違って認識されたゼロ・クロスによ
り誘発されるノイズ信号をマスキングするモデル追従形
デジタルマスキング回路150 と、６−ビット・シフトレ
ジスタからなり、モータの駆動出力段に供給する６つの
状態の整流順次信号を発生させるモデル追従形整流信号
発生回路160 と、各モータのコイルで発生する逆起電力
を比較して逆起電力のゼロ・クロス信号を検出し、逆起
電力の電圧を論理レベルに変化させる比較器170 と、前
記モデル追従形整流信号発生回路160 から出力される整
流信号を入力として受けて、入力された信号の位相を選
択して前記モデル追従形デジタルマスキング回路に出力
する位相選択器180 と、前記モデル追従形整流信号発生
回路160 から出力される整流信号を入力として受けて、
入力された整流信号による内部スイッチング素子のオン
／オフによりモータを駆動させるモータ駆動回路190 と
で構成されている。
【００１９】上記のように構成されている本発明の実施
の形態に基づくデジタル同期ループの動作は次のようで
ある。
の形態に基づくデジタル同期ループの動作は次のようで
ある。
【００２０】まず、図４と図５に示されている第１、第
２カウンタクロック制御器10、11は図１に示されている
第１、第２カウンタ20、21が交互に動作できるようにカ
ウンタクロックを提供する機能を有する。図４の第１カ
ウンタクロック制御器10は、インバータ10−１、第１ア
ーミング（Arming）フリップフロップ10−２、ゲートコ
ントロールフリップフロップ10−３、ナンドゲート10−
４、アンドゲート10−５、アンドゲート10−６で構成さ
れる。図５の第２カウンタクロック制御器11は、インバ
ータ11−１、第２アーミング（Arming）フリップフロッ
プ11−２、ゲートコントロールフリップフロップ11−
３、オアゲート11−４、アンドゲート11−５で構成され
る。これら２つのカウンタクロック制御器10、11は基本
的には同一のものである。
２カウンタクロック制御器10、11は図１に示されている
第１、第２カウンタ20、21が交互に動作できるようにカ
ウンタクロックを提供する機能を有する。図４の第１カ
ウンタクロック制御器10は、インバータ10−１、第１ア
ーミング（Arming）フリップフロップ10−２、ゲートコ
ントロールフリップフロップ10−３、ナンドゲート10−
４、アンドゲート10−５、アンドゲート10−６で構成さ
れる。図５の第２カウンタクロック制御器11は、インバ
ータ11−１、第２アーミング（Arming）フリップフロッ
プ11−２、ゲートコントロールフリップフロップ11−
３、オアゲート11−４、アンドゲート11−５で構成され
る。これら２つのカウンタクロック制御器10、11は基本
的には同一のものである。
【００２１】この第１、第２カウンタクロック制御器1
0、11および第１、第２カウンタ20、21の動作を考察し
て見ると、まず、ゼロ・クロス信号の上昇縁になると、
前記第２カウンタクロック制御器11から出力されるクロ
ック信号により第２カウンタ21はカウンティングを開始
し、第１カウンタ20はカウンティング動作を中止する。
しかしながら、ゼロ・クロス信号の下降縁になると、前
記第１カウンタクロック制御器10がクロック信号を前記
第１カウンタ20に供給することにより、前記第２カウン
タ21はカウンティング動作を中止し、前記第１カウンタ
20はカウンティング動作を開始する。この時、前記第
１、第２カウンタ20、21はまた他の新しい時点でゼロ・
クロス信号が発生する前にリセットされるべきである。
0、11および第１、第２カウンタ20、21の動作を考察し
て見ると、まず、ゼロ・クロス信号の上昇縁になると、
前記第２カウンタクロック制御器11から出力されるクロ
ック信号により第２カウンタ21はカウンティングを開始
し、第１カウンタ20はカウンティング動作を中止する。
しかしながら、ゼロ・クロス信号の下降縁になると、前
記第１カウンタクロック制御器10がクロック信号を前記
第１カウンタ20に供給することにより、前記第２カウン
タ21はカウンティング動作を中止し、前記第１カウンタ
20はカウンティング動作を開始する。この時、前記第
１、第２カウンタ20、21はまた他の新しい時点でゼロ・
クロス信号が発生する前にリセットされるべきである。
【００２２】前記のようなリセット動作は、モータが起
動している間のゼロ・クロス信号のエッジが変わる前の
雑音またはスパイク信号をマスキングするための時間で
あるマスキング・タイムの終わりに、または、モータが
運転している間のゼロ・クロス信号のエッジが変わる前
の整流のためのスイッチングポイント前の特定開始点か
らスイッチングポイント後の拡張点まで連続的なソフト
スイッチング作業が進行される時間であるソフト・スイ
ッチング・タイムの終わりに発生する。
動している間のゼロ・クロス信号のエッジが変わる前の
雑音またはスパイク信号をマスキングするための時間で
あるマスキング・タイムの終わりに、または、モータが
運転している間のゼロ・クロス信号のエッジが変わる前
の整流のためのスイッチングポイント前の特定開始点か
らスイッチングポイント後の拡張点まで連続的なソフト
スイッチング作業が進行される時間であるソフト・スイ
ッチング・タイムの終わりに発生する。
【００２３】図２および図３は本発明の実施の形態に基
づくデジタル同期ループにおける第１、第２カウンタオ
ーバーフロー制御信号発生器を示す。図２の第１カウン
タオーバーフロー制御信号発生器は、アンドゲート22と
インバータ23で構成される。図３の第２カウンタオーバ
ーフロー制御信号発生器は、アンドゲート24とインバー
タ25で構成される。
づくデジタル同期ループにおける第１、第２カウンタオ
ーバーフロー制御信号発生器を示す。図２の第１カウン
タオーバーフロー制御信号発生器は、アンドゲート22と
インバータ23で構成される。図３の第２カウンタオーバ
ーフロー制御信号発生器は、アンドゲート24とインバー
タ25で構成される。
【００２４】ここで、もし、第１または第２カウンタ2
0、21にオーバーフロー( 飽和) が発生すると、特にモ
ータ起動時にオーバーフローが発生すると、前記第１ま
たは第２オーバーフロー制御信号発生器から出力される
オーバーフロー制御信号は直ちに第１または第２カウン
タ20、21のカウンティング作業を中止させ、一番最近の
カウンティングデータを貯蔵する。しかしながら、前記
第１カウンタ20がカウンティング動作をしている間に第
２カウンタ21でオーバーフローが発生する場合は次のよ
うに決定すべき２つの条件が要求される。即ち、その一
つはゼロ・クロス信号が現れないことであり、他の一つ
はもしゼロ・クロス信号が現れる場合でも長い時間のゼ
ロ・クロス信号でないことである。そして、前者の条件
が満足されると、第１カウンタ20が直ちにカウンティン
グを開始でき、後者の条件が満足されると、第１カウン
タ20はゼロ・クロス信号のエッジが“ロー”から“ハ
イ”に変わるまで待ってからカウンティングを開始でき
る。
0、21にオーバーフロー( 飽和) が発生すると、特にモ
ータ起動時にオーバーフローが発生すると、前記第１ま
たは第２オーバーフロー制御信号発生器から出力される
オーバーフロー制御信号は直ちに第１または第２カウン
タ20、21のカウンティング作業を中止させ、一番最近の
カウンティングデータを貯蔵する。しかしながら、前記
第１カウンタ20がカウンティング動作をしている間に第
２カウンタ21でオーバーフローが発生する場合は次のよ
うに決定すべき２つの条件が要求される。即ち、その一
つはゼロ・クロス信号が現れないことであり、他の一つ
はもしゼロ・クロス信号が現れる場合でも長い時間のゼ
ロ・クロス信号でないことである。そして、前者の条件
が満足されると、第１カウンタ20が直ちにカウンティン
グを開始でき、後者の条件が満足されると、第１カウン
タ20はゼロ・クロス信号のエッジが“ロー”から“ハ
イ”に変わるまで待ってからカウンティングを開始でき
る。
【００２５】図１は本発明の実施の形態に基づくデジタ
ル同期ループのブロック図であり、デジタル同期ループ
システムの全体構成を示している。この構成では、２つ
のＮ−ビットカウンタ( 第１カウンタ20、第２カウンタ
21) が存在し、そして、各々のカウンタでカウンティン
グしたデータはデータ伝送制御器30から出力される第
１、第２データ伝送制御信号DATA＿A 、DATA＿B により
伝送可否が決定される。
ル同期ループのブロック図であり、デジタル同期ループ
システムの全体構成を示している。この構成では、２つ
のＮ−ビットカウンタ( 第１カウンタ20、第２カウンタ
21) が存在し、そして、各々のカウンタでカウンティン
グしたデータはデータ伝送制御器30から出力される第
１、第２データ伝送制御信号DATA＿A 、DATA＿B により
伝送可否が決定される。
【００２６】データ伝送制御器30の詳細回路とその真理
表が図６に図示されている。データ伝送制御器30の動作
を真理表を通じて考察してみると、入力されたゼロ・ク
ロス信号が“１" である場合、前記ゼロ・クロス信号と
インバータ31により反転された信号が２つのNOR ゲート
31、32の各々の一つの入力として入力されることによ
り、第２NOR ゲート33の出力Ｑは“１" になり、その反
転出力Ｑバーは“０" になる。ここで、第２NOR ゲート
33の出力Ｑは第２データ伝送制御信号DATA＿B になり、
その反転出力Ｑバーは第１データ伝送制御信号DATA＿A
になる。逆に、入力されたゼロ・クロス信号が“０" で
ある場合、第２データ伝送制御信号DATA＿B は“０" 、
第１データ伝送制御信号DATA＿A は“１" になる。
表が図６に図示されている。データ伝送制御器30の動作
を真理表を通じて考察してみると、入力されたゼロ・ク
ロス信号が“１" である場合、前記ゼロ・クロス信号と
インバータ31により反転された信号が２つのNOR ゲート
31、32の各々の一つの入力として入力されることによ
り、第２NOR ゲート33の出力Ｑは“１" になり、その反
転出力Ｑバーは“０" になる。ここで、第２NOR ゲート
33の出力Ｑは第２データ伝送制御信号DATA＿B になり、
その反転出力Ｑバーは第１データ伝送制御信号DATA＿A
になる。逆に、入力されたゼロ・クロス信号が“０" で
ある場合、第２データ伝送制御信号DATA＿B は“０" 、
第１データ伝送制御信号DATA＿A は“１" になる。
【００２７】従って、ゼロ・クロス信号の論理レベルに
より一つのカウンタのカウンティング結果のみを次の段
に伝送できるようになる。例えば、ゼロ・クロス信号の
論理的レベルが“ハイ" である場合、前記第２データ伝
送制御信号DATA＿B により図１の第２データ伝送部41が
イネーブルされて第２カウンタ21のカウンティング結果
が１の補数変換部50に伝送されるようになり、前記１の
補数変換部50の出力信号はＮ−ビット並列全加算器70の
減数入力Y0〜Y n-1 として入力されるようになる。逆
に、ゼロ・クロス信号が" ０" である場合、前記第１デ
ータ伝送制御信号DATA＿A により第１データ伝送部40が
イネーブルされて第１カウンタ20のカウンティング結果
が伝送される。
より一つのカウンタのカウンティング結果のみを次の段
に伝送できるようになる。例えば、ゼロ・クロス信号の
論理的レベルが“ハイ" である場合、前記第２データ伝
送制御信号DATA＿B により図１の第２データ伝送部41が
イネーブルされて第２カウンタ21のカウンティング結果
が１の補数変換部50に伝送されるようになり、前記１の
補数変換部50の出力信号はＮ−ビット並列全加算器70の
減数入力Y0〜Y n-1 として入力されるようになる。逆
に、ゼロ・クロス信号が" ０" である場合、前記第１デ
ータ伝送制御信号DATA＿A により第１データ伝送部40が
イネーブルされて第１カウンタ20のカウンティング結果
が伝送される。
【００２８】次に、図１に図示されているＮ−ビット・
レジスタ60について説明する。Ｎ−ビット・レジスタ60
は、外部マイクロコンピュータを通じて入力されるデー
タを貯蔵する、または、外部直列ポートを通じてプログ
ラミングできるように設計された直列ポートレジスタで
ある。モータの速度制御において、要求されるモータの
速度が入出力直列ポートより直列ポートレジスタ（Ｎ−
ビット・レジスタ60）に入力される。そして、直列ポー
トレジスタ（Ｎ−ビット・レジスタ60）の出力信号は直
接にＮ−ビット並列全加算器70の被減数入力X0〜X n-1
に供給される。
レジスタ60について説明する。Ｎ−ビット・レジスタ60
は、外部マイクロコンピュータを通じて入力されるデー
タを貯蔵する、または、外部直列ポートを通じてプログ
ラミングできるように設計された直列ポートレジスタで
ある。モータの速度制御において、要求されるモータの
速度が入出力直列ポートより直列ポートレジスタ（Ｎ−
ビット・レジスタ60）に入力される。そして、直列ポー
トレジスタ（Ｎ−ビット・レジスタ60）の出力信号は直
接にＮ−ビット並列全加算器70の被減数入力X0〜X n-1
に供給される。
【００２９】図７は図１に示されているデジタル同期ル
ープにおいて、デジタル／アナログ変換器90の詳細回路
図である。このデジタル／アナログ変換器10は、インバ
ータ901 〜90n 、抵抗Ｒ、２Ｒ、スイッチ911 〜91n 、
演算増幅器92を有して、R/2Rラダー・ネットワーク構造
にて構成されている。使用者はこのR/2Rラダー・ネット
ワーク形デジタル／アナログ変換器を性能と費用を考慮
して適切に選択すれば良い。
ープにおいて、デジタル／アナログ変換器90の詳細回路
図である。このデジタル／アナログ変換器10は、インバ
ータ901 〜90n 、抵抗Ｒ、２Ｒ、スイッチ911 〜91n 、
演算増幅器92を有して、R/2Rラダー・ネットワーク構造
にて構成されている。使用者はこのR/2Rラダー・ネット
ワーク形デジタル／アナログ変換器を性能と費用を考慮
して適切に選択すれば良い。
【００３０】以下、カウンタとＮ−ビット並列全加算器
を使用してモータ速度を制御する方法についてより詳細
に説明する。前述したように、モータ速度において、要
求されるモータの基準速度は外部の直列ポートによりデ
ジタル形式にてプログラムされる、または、外部マイク
ロコンピュータにより入力されてＮ−ビット・レジスタ
60に貯蔵される。
を使用してモータ速度を制御する方法についてより詳細
に説明する。前述したように、モータ速度において、要
求されるモータの基準速度は外部の直列ポートによりデ
ジタル形式にてプログラムされる、または、外部マイク
ロコンピュータにより入力されてＮ−ビット・レジスタ
60に貯蔵される。
【００３１】次に、前記第１または第２カウンタ20、21
によりカウンティングされるモータの流動的な実際速度
は、一時的に並列カウンタレジスタ（図示せず）に貯蔵
される、または、データバス制御器により直接にＮ−ビ
ット並列全加算器70に伝達され、このようなモータの基
準速度と実際速度との間の差異は前記Ｎ−ビット並列全
加算器70により計算される。
によりカウンティングされるモータの流動的な実際速度
は、一時的に並列カウンタレジスタ（図示せず）に貯蔵
される、または、データバス制御器により直接にＮ−ビ
ット並列全加算器70に伝達され、このようなモータの基
準速度と実際速度との間の差異は前記Ｎ−ビット並列全
加算器70により計算される。
【００３２】前記Ｎ−ビット並列全加算器70によりモー
タの基準速度と実際速度間の差異を計算する場合におい
て、２の補数システムを使用することにより負数を表現
して減算を実行できる。減算の実行において、減算され
るべきモータの実際速度がカウンティングされたデータ
は減数であり、２の補数に変わって既に入力されたモー
タの基準速度を表示するデータである被減数に加えられ
る。ここで、前記モータの実際速度がカウンティングさ
れたデータを２の補数に変えるため、一応図１に示され
ている１の補数変換部50により１の補数に変換させた
後、前記Ｎ−ビット並列全加算器70の特定キャリビット
Ciを論理“１" にてセッティングさせることにより２の
補数による減算が可能になる。
タの基準速度と実際速度間の差異を計算する場合におい
て、２の補数システムを使用することにより負数を表現
して減算を実行できる。減算の実行において、減算され
るべきモータの実際速度がカウンティングされたデータ
は減数であり、２の補数に変わって既に入力されたモー
タの基準速度を表示するデータである被減数に加えられ
る。ここで、前記モータの実際速度がカウンティングさ
れたデータを２の補数に変えるため、一応図１に示され
ている１の補数変換部50により１の補数に変換させた
後、前記Ｎ−ビット並列全加算器70の特定キャリビット
Ciを論理“１" にてセッティングさせることにより２の
補数による減算が可能になる。
【００３３】結果的に、前記Ｎ−ビット並列全加算器70
の出力はモータの基準速度と実際速度間の差異を示す。
さらに、前記Ｎ−ビット並列全加算器70の最上位キャリ
ビットC0は減算結果が負数または正数であるかを示すよ
うになる。そして、もし最上位キャリビットC0が“１"
である場合、減算結果は正数であり、その減算結果は２
進形態のデータである。逆に、最上位キャリビットC0が
“０" である場合、減算結果は負数であり、その減算結
果は２の補数形態のデータである。この場合には２の補
数形態のデータを２進形態のデータにまた変換させるべ
きである。
の出力はモータの基準速度と実際速度間の差異を示す。
さらに、前記Ｎ−ビット並列全加算器70の最上位キャリ
ビットC0は減算結果が負数または正数であるかを示すよ
うになる。そして、もし最上位キャリビットC0が“１"
である場合、減算結果は正数であり、その減算結果は２
進形態のデータである。逆に、最上位キャリビットC0が
“０" である場合、減算結果は負数であり、その減算結
果は２の補数形態のデータである。この場合には２の補
数形態のデータを２進形態のデータにまた変換させるべ
きである。
【００３４】２の補数形態のデータを２進形態のデータ
に変換させるため、図１に示された２進データ変換部80
を使用するが、この２進データ変換部80はＮ個のEX-NOR
ゲート801 〜80n で構成されている。即ち、Ｎ個のEX−
NOR ゲート801 〜80n は、前記Ｎ−ビット並列全加算器
70の各々の和ビット出力S0〜S n-1 と最上位キャリビッ
トC0とを比較することにより、もし減算結果が正数であ
る場合（C0＝“１”）はバッファ機能として作用して減
算結果をそのまま出力し、もし減算結果が負数である場
合（C0＝“０”）は１の補数に変換させて２進形態のデ
ータを出力する。結局、Ｎ個のEX-NORゲート801 〜80n
で構成されている２進データ変換部80の機能は、減算結
果をＮ−ビット・デジタル／アナログ変換器90に送る前
に２進形態のデータに変換させることである。
に変換させるため、図１に示された２進データ変換部80
を使用するが、この２進データ変換部80はＮ個のEX-NOR
ゲート801 〜80n で構成されている。即ち、Ｎ個のEX−
NOR ゲート801 〜80n は、前記Ｎ−ビット並列全加算器
70の各々の和ビット出力S0〜S n-1 と最上位キャリビッ
トC0とを比較することにより、もし減算結果が正数であ
る場合（C0＝“１”）はバッファ機能として作用して減
算結果をそのまま出力し、もし減算結果が負数である場
合（C0＝“０”）は１の補数に変換させて２進形態のデ
ータを出力する。結局、Ｎ個のEX-NORゲート801 〜80n
で構成されている２進データ変換部80の機能は、減算結
果をＮ−ビット・デジタル／アナログ変換器90に送る前
に２進形態のデータに変換させることである。
【００３５】ところが、前述したように、前記２進デー
タ変換部80は減算結果が負数である場合、単に１の補数
への変換のみが可能である。１の補数を２の補数に変換
させるためには、出力された“１" の補数に“１" を加
えないといけない。しかしながら、かかる作業のための
他の一つの加算器を使用するとすれば、費用的に非常に
負担になる問題があって、性能と費用を相互に考慮しな
いといけないので、実際はそれができなくなる。そし
て、減算結果が負数である場合、ワン・カウントの正確
度を失うということであり、モータの実際回転速度が基
準速度より遅いということを意味する。
タ変換部80は減算結果が負数である場合、単に１の補数
への変換のみが可能である。１の補数を２の補数に変換
させるためには、出力された“１" の補数に“１" を加
えないといけない。しかしながら、かかる作業のための
他の一つの加算器を使用するとすれば、費用的に非常に
負担になる問題があって、性能と費用を相互に考慮しな
いといけないので、実際はそれができなくなる。そし
て、減算結果が負数である場合、ワン・カウントの正確
度を失うということであり、モータの実際回転速度が基
準速度より遅いということを意味する。
【００３６】しかし、前記のような変換作業を通じて、
前記Ｎ−ビット・デジタル／アナログ変換器90に送るモ
ータの基準速度と実際速度との差異である誤差信号を得
ることができる。そして、もし減算結果の誤差信号が正
数であると、この信号は２進形態のデータであるから、
前記Ｎ−ビット・デジタル／アナログ変換器90はＮ−ビ
ットが全部使用されて作動されるようになり、もし減算
結果の誤差信号が負数であると、ワン・カウントの正確
度が損失されるから前記Ｎ−ビット・デジタル／アナロ
グ変換器90は上位( Ｎ−１) のみが使用されるようにな
る。このようにワン・ビットの正確度の損失はデジタル
／アナログ変換器90のビットの数により解決できる。言
い換えると、デジタル／アナログ変換器90の総ビット数
が充分に多いと、前記のようなワン・ビットの損失は非
常に小さくて無視できる。
前記Ｎ−ビット・デジタル／アナログ変換器90に送るモ
ータの基準速度と実際速度との差異である誤差信号を得
ることができる。そして、もし減算結果の誤差信号が正
数であると、この信号は２進形態のデータであるから、
前記Ｎ−ビット・デジタル／アナログ変換器90はＮ−ビ
ットが全部使用されて作動されるようになり、もし減算
結果の誤差信号が負数であると、ワン・カウントの正確
度が損失されるから前記Ｎ−ビット・デジタル／アナロ
グ変換器90は上位( Ｎ−１) のみが使用されるようにな
る。このようにワン・ビットの正確度の損失はデジタル
／アナログ変換器90のビットの数により解決できる。言
い換えると、デジタル／アナログ変換器90の総ビット数
が充分に多いと、前記のようなワン・ビットの損失は非
常に小さくて無視できる。
【００３７】最上位キャリビットC0は減算結果を示す符
号ビットであると同時に、前述のよに減算結果が正数の
場合（C0＝“１”) であるか、または負数の場合（C0＝
“０”) であるかを示す。ここで、もし減算結果が正数
である場合はモータの実際速度が基準速度より早いとい
うことを意味するのでモータは減速される必要がある。
逆に、減算結果が負数である場合はモータの実際速度が
基準速度より遅いということを意味するのでモータは加
速される必要がある。もし、減算結果の誤差信号が
“１" であると、モータ速度が一番望ましい状態であ
り、この場合、何等の動作も要求されない。
号ビットであると同時に、前述のよに減算結果が正数の
場合（C0＝“１”) であるか、または負数の場合（C0＝
“０”) であるかを示す。ここで、もし減算結果が正数
である場合はモータの実際速度が基準速度より早いとい
うことを意味するのでモータは減速される必要がある。
逆に、減算結果が負数である場合はモータの実際速度が
基準速度より遅いということを意味するのでモータは加
速される必要がある。もし、減算結果の誤差信号が
“１" であると、モータ速度が一番望ましい状態であ
り、この場合、何等の動作も要求されない。
【００３８】図８は、本発明の実施の形態に基づくデジ
タル同期ループの全体的な動作を概念的に示したブロッ
ク図である。この図８に示されているブロック200 はＮ
−ビット並列全加算器70によるモータの基準速度(X) と
実際速度(Y) との減算動作を示す。また、ブロック210
はループ・フィルタ伝達関数F(s)であり、ブロック220
はデジタル／アナログ変換による変換利得(K) であり、
ブロック230 は単位フィードバック利得(1) である。前
記ループ・フィルタはデジタル同期ループシステムを制
御するために使用される回路であり、F(s)は前記フィル
タの伝達関数をラプラス変換して示したものである。
タル同期ループの全体的な動作を概念的に示したブロッ
ク図である。この図８に示されているブロック200 はＮ
−ビット並列全加算器70によるモータの基準速度(X) と
実際速度(Y) との減算動作を示す。また、ブロック210
はループ・フィルタ伝達関数F(s)であり、ブロック220
はデジタル／アナログ変換による変換利得(K) であり、
ブロック230 は単位フィードバック利得(1) である。前
記ループ・フィルタはデジタル同期ループシステムを制
御するために使用される回路であり、F(s)は前記フィル
タの伝達関数をラプラス変換して示したものである。
【００３９】ここで、図８に示されているデジタル同期
ループの閉ループ伝達関数を数式にて表現すると、次の
ようである。 H(s) ＝ do(s) / di(s)＝ KF(s) /｛ s＋KF(s) ｝………… (1) ｛ H(s) ：閉ループ伝達関数、s ：ラプラス変数、 K：デジタル／アナログ変換による変換利得、 di(s)：基準入力信号、do(s) ：出力信号、 F(s) ：ループ・フィルター伝達関数｝
ループの閉ループ伝達関数を数式にて表現すると、次の
ようである。 H(s) ＝ do(s) / di(s)＝ KF(s) /｛ s＋KF(s) ｝………… (1) ｛ H(s) ：閉ループ伝達関数、s ：ラプラス変数、 K：デジタル／アナログ変換による変換利得、 di(s)：基準入力信号、do(s) ：出力信号、 F(s) ：ループ・フィルター伝達関数｝
【００４０】また、ループ誤差関数を数式にて表現する
と、次のようである。 ｛ di(s)ーdo(s) ｝/ di(s) ＝ de(s) / di(s)＝ s /｛ s＋KF(s) ｝…(2) ｛ de(s)：ループ誤差信号｝
と、次のようである。 ｛ di(s)ーdo(s) ｝/ di(s) ＝ de(s) / di(s)＝ s /｛ s＋KF(s) ｝…(2) ｛ de(s)：ループ誤差信号｝
【００４１】また、図８に示されているデジタル同期ル
ープの開ループ伝達関数を数式にて表現すると、次のよ
うである。 G(s)＝ KF(s) / s ｛ G(s) ：開ループ伝達関数｝
ープの開ループ伝達関数を数式にて表現すると、次のよ
うである。 G(s)＝ KF(s) / s ｛ G(s) ：開ループ伝達関数｝
【００４２】次に、本発明の実施の形態に基づくデジタ
ル同期ループシステムの制御方法について説明する。図
９は、図１に示されているデジタル同期ループの制御方
法を示す制御流れ図である。この図に示されるように、
まず、デジタル基準信号(X)を入力として受けて（ステ
ップS10)、その後、入力されたデジタル基準信号(X)と
比較するために流動的に変化するデジタル信号(Y) を入
力として受ける（ステップS20)。そして、前記デジタル
基準信号(X) から前記流動的なデジタル信号(Y) を減算
する（ステップS30)。そして、減算結果から出た誤差信
号が正数であるかを判断し（ステップS40)、その結果、
もし誤差信号が正数である場合、その誤差信号をＮ−ビ
ット・デジタル／アナログ変換器によりアナログ信号に
変換させ（ステップS50)、もし誤差信号が正数でない場
合、その誤差信号を２の補数に変換してＮ−ビット・デ
ジタル／アナログ変換器に送る（ステップS60,S50)。そ
して、Ｎ−ビット・デジタル／アナログ変換器の出力信
号をフィルタリングして充電ポンプに送る（ステップS7
0)。
ル同期ループシステムの制御方法について説明する。図
９は、図１に示されているデジタル同期ループの制御方
法を示す制御流れ図である。この図に示されるように、
まず、デジタル基準信号(X)を入力として受けて（ステ
ップS10)、その後、入力されたデジタル基準信号(X)と
比較するために流動的に変化するデジタル信号(Y) を入
力として受ける（ステップS20)。そして、前記デジタル
基準信号(X) から前記流動的なデジタル信号(Y) を減算
する（ステップS30)。そして、減算結果から出た誤差信
号が正数であるかを判断し（ステップS40)、その結果、
もし誤差信号が正数である場合、その誤差信号をＮ−ビ
ット・デジタル／アナログ変換器によりアナログ信号に
変換させ（ステップS50)、もし誤差信号が正数でない場
合、その誤差信号を２の補数に変換してＮ−ビット・デ
ジタル／アナログ変換器に送る（ステップS60,S50)。そ
して、Ｎ−ビット・デジタル／アナログ変換器の出力信
号をフィルタリングして充電ポンプに送る（ステップS7
0)。
【００４３】最後に、図10は本発明の実施の形態に基づ
くハードディスクスピンドルモータ駆動回路におけるデ
ジタル同期ループの全体ブロック図であり、本発明の実
施の形態に基づくデジタル同期ループシステムにテレグ
ラフ・スタート回路120 、モデル追従形ソフト・スイッ
チング回路130 、デジタル角遅延回路140 、および、デ
ジタルマスキング回路150 を結合させたシステムであ
る。
くハードディスクスピンドルモータ駆動回路におけるデ
ジタル同期ループの全体ブロック図であり、本発明の実
施の形態に基づくデジタル同期ループシステムにテレグ
ラフ・スタート回路120 、モデル追従形ソフト・スイッ
チング回路130 、デジタル角遅延回路140 、および、デ
ジタルマスキング回路150 を結合させたシステムであ
る。
【００４４】結論的に、本発明で提案するデジタル同期
ループシステムは基準デジタル信号と出力される信号と
の特定なデジタル関係を維持するためにフィードバック
を使用するシステムとして定義することができる。
ループシステムは基準デジタル信号と出力される信号と
の特定なデジタル関係を維持するためにフィードバック
を使用するシステムとして定義することができる。
【００４５】
【発明の効果】このように本発明のデジタル同期ループ
によれば、永久磁石形ブラシレス多位相直流モータ駆動
回路において、位相同期ループと周波数同期ループの代
わりに、デジタルカウンタとレジスタ、および、算術論
理回路を使用して、入力されるデジタル信号を基準デジ
タル信号に同期させることができ、しかも電圧制御発振
器を使用しないで構成でき、デジタルデータ通信、デジ
タル映像処理およびマルチメディア通信分野などへの応
用範囲の拡張も可能であるという効果がある。
によれば、永久磁石形ブラシレス多位相直流モータ駆動
回路において、位相同期ループと周波数同期ループの代
わりに、デジタルカウンタとレジスタ、および、算術論
理回路を使用して、入力されるデジタル信号を基準デジ
タル信号に同期させることができ、しかも電圧制御発振
器を使用しないで構成でき、デジタルデータ通信、デジ
タル映像処理およびマルチメディア通信分野などへの応
用範囲の拡張も可能であるという効果がある。
【図１】本発明の実施の形態に基づくデジタル同期ルー
プのブロック回路図。
プのブロック回路図。
【図２】図１に示したデジタル同期ループにおける第１
カウンタオーバーフロー制御信号発生器の詳細回路図。
カウンタオーバーフロー制御信号発生器の詳細回路図。
【図３】図１に示したデジタル同期ループにおける第２
カウンタオーバーフロー制御信号発生器の詳細回路図。
カウンタオーバーフロー制御信号発生器の詳細回路図。
【図４】図１に示したデジタル同期ループにおける第１
カウンタクロック制御器の詳細回路図および信号波形
図。
カウンタクロック制御器の詳細回路図および信号波形
図。
【図５】図１に示したデジタル同期ループにおける第２
カウンタクロック制御器の詳細回路図および信号波形
図。
カウンタクロック制御器の詳細回路図および信号波形
図。
【図６】図１に示したデジタル同期ループにおけるデー
タ伝送制御器の詳細回路図および真理値図。
タ伝送制御器の詳細回路図および真理値図。
【図７】図１に示したデジタル同期ループにおけるデジ
タル／アナログ変換器の詳細回路図。
タル／アナログ変換器の詳細回路図。
【図８】図１に示したデジタル同期ループにおける全体
的な動作を概念的に示したブロック図。
的な動作を概念的に示したブロック図。
【図９】図１に示したデジタル同期ループにおける制御
方法を示す制御流れ図。
方法を示す制御流れ図。
【図１０】本発明の実施の形態に基づくデジタル同期ル
ープを用いたハードディスクスピンドルモータ駆動回路
の全体ブロック図。
ープを用いたハードディスクスピンドルモータ駆動回路
の全体ブロック図。
１０、１１ 第１、第２カウンタクロック制御器 ２０、２１ 第１、第２カウンタ ３０ データ伝送制御器 ３１ インバータ ３２ 第１NOR ゲート ３３ 第２NOR ゲート ４０、４１ 第１、第２データ伝送部 ４０1 〜４０n 、４１1 〜４１n ＡＮＤゲート ５０ １の補数変換部 ５０1 〜５０n ＮＯＲゲート ６０ Ｎ−ビット・レジスタ ７０ Ｎ−ビット並列全加算器 ８０ ２進データ変換部 ８０1 〜８０n 排他−否定論理和ゲート ９０ Ｎ−ビット・デジタル／アナログ変換器 １００ フィルタ １１０ デジタル同期ループ １２０ テレグラフ・スタート回路 １３０ モデル追従形ソフト・スイッチング回路 １４０ モデル追従形デジタル角遅延回路 １５０ モデル追従形デジタルマスキング回路 １６０ モデル追従形整流信号発生回路 １７０ 比較器 １８０ 位相選択器 １９０ モータ駆動回路
Claims (12)
- 【請求項１】 クロック信号とゼロ・クロス信号を入力
として受けて、前記入力されたゼロ・クロス信号の論理
的レベルが“ロー" 区間の間と“ハイ" 区間の間に各々
交互にカウントできるようにカウンタクロック信号を発
生させる第１、第２カウンタクロック制御器と、 クリア信号、リセット信号および前記第１及び第２カウ
ンタクロック制御器から出力されるカウンタクロック信
号を入力として受けて、前記入力されたカウンタクロッ
ク信号により前記ゼロ・クロス信号の下降縁と上昇縁と
から各々交互にゼロ・クロス信号の各区間周期をカウン
トする第１、第２カウンタと、 ゼロ・クロス信号を入力として受けて、ゼロ・クロス信
号の論理的レベルが“ロー" 区間の間または“ハイ" 区
間の間にデータバスを通じて前記第１カウンタまたは第
２カウンタのカウンティング・データが伝送されるよう
に制御するための第１、第２データ伝送制御信号を発生
させるデータ伝送制御器と、 前記第１カウンタの出力信号と前記データ伝送制御器か
ら出力された第１データ伝送制御信号を入力として受け
て、前記入力された第１データ伝送制御信号により前記
ゼロ・クロス信号の論理的レベルが“ロー" である区間
の間に前記第１カウンタの出力信号を次の段に伝送する
第１データ伝送部と、 前記第２カウンタの出力信号と前記データ伝送制御器か
ら出力された第２データ伝送制御信号を入力として受け
て、前記入力された第２データ伝送制御信号により前記
ゼロ・クロス信号の論理的レベルが“ハイ" である区間
の間に前記第２カウンタの出力信号を次の段に伝送する
第２データ伝送部と、 前記第１、第２データ伝送部の出力を入力として受け
て、前記入力された各ビット別の２つの信号を論理和し
た後、その結果を再び反転させて１の補数に変換させる
１の補数変換部と、 リード／ライト信号、リセット信号、直列クロック信号
および外部のマイクロプロセッサまたは入出力直列ポー
トを通じてプログラムされる外部デジタル直列信号を入
力として受けて、前記入力されたデジタル直列信号を貯
蔵して基準デジタル信号として次の段に伝達する機能を
有するＮ−ビット・レジスタと、 前記１の補数変換部の出力信号および前記Ｎ−ビット・
レジスタに貯蔵された信号を入力として受け、かつキャ
リビットとして論理“１" を最下位ビットに受けて、前
記１の補数変換部の出力信号（１の補数形態) の最下位
ビットに前記キャリビットである論理“１" を加えるこ
とにより２の補数形態を作った後、これと前記Ｎ−ビッ
ト・レジスタを通じて入力される基準デジタル信号と加
えることにより、前記基準デジタル信号( 被減数) と前
記第１または第２データ伝送部を通じて入力されるデジ
タルデータ( 減数) を減算するＮ−ビット加算手段と、 前記Ｎ−ビット加算手段からの減算されたデータと最上
位キャリビットを入力として受けて、前記入力された最
上位キャリビットに応じて前記減算されたデータをその
まま出力する、または、１の補数に変換して出力するこ
とにより前記減算されたデータを２進形態のデータに変
換させる２進データ変換部と、 前記２進データ変換部の出力信号と前記最上位キャリビ
ットを入力として受けて、前記入力された２進データ変
換部のデジタル出力信号をアナログ信号に変換して出力
するＮ−ビット・デジタル／アナログ変換器と、 前記Ｎ−ビット・デジタル／アナログ変換器の出力信号
を入力として受けて、全体回路の利得を補正する補正手
段とを具備することを特徴とするデジタル同期ループ。 - 【請求項２】 前記データ伝送制御器は、インバータ、
第１NOR ゲート及び第２NOR ゲートとからなっており、 前記第１NOR ゲートは、ゼロ・クロス信号と前記第２NO
R ゲートの出力を入力として受けて、否定論理和を実行
して第１データ伝送制御信号を発生させ、 前記第２NOR ゲートは、前記インバータにより反転され
たゼロ・クロス信号と前記第１NOR ゲートの出力を入力
として受けて、否定論理和を実行して第２データ伝送制
御信号を発生させるように構成されることを特徴とする
請求項１記載のデジタル同期ループ。 - 【請求項３】 前記第１データ伝送部は、前記データ伝
送制御器から出力される第１データ伝送制御信号を各々
一つの入力として受け、かつ前記第１カウンタから出力
されるＮ−ビットの出力信号を各々他の一つの入力とし
て受けて、入力された第１データ伝送制御信号に応じて
第１カウンタの出力信号を伝送するかどうかを決定する
Ｎ個のAND ゲートからなることを特徴とする請求項１記
載のデジタル同期ループ。 - 【請求項４】 前記第２データ伝送部は、前記データ伝
送制御器から出力される第２データ伝送制御信号を各々
一つの入力として受け、かつ前記第２カウンタから出力
されるＮ−ビットの出力信号を各々他の一つの入力とし
て受けて、入力された第２データ伝送制御信号に応じて
第２カウンタの出力信号を伝送するかどうかを決定する
Ｎ個のAND ゲートからなることを特徴とする請求項１記
載のデジタル同期ループ。 - 【請求項５】 前記１の補数変換部は、前記第１データ
伝送部の出力信号を各々一つの入力として受け、かつ前
記第２データ伝送部の出力信号を各々他の一つの入力と
して受けて、入力された２つの信号を各々ビット論理和
し、その結果を反転させて１の補数に変換させるＮ個の
NOR ゲートからなることを特徴とする請求項１記載のデ
ジタル同期ループ。 - 【請求項６】 前記２進データ変換部は、前記Ｎ−ビッ
ト加算手段の最上位キャリビットを各々一つの入力とし
て受け、かつＮ個の和ビット信号出力を各々他の入力と
して受けて、入力された最上位キャリビットに応じてバ
ッファ機能を実行する、または、和ビット信号出力を反
転させることにより２進データに変換させるＮ個の排他
−否定論理和ゲートからなることを特徴とする請求項１
記載のデジタル同期ループ。 - 【請求項７】 前記Ｎ−ビット加算手段は、Ｎ−ビット
並列全加算器からなることを特徴とする請求項１記載の
デジタル同期ループ。 - 【請求項８】 次のような閉ループ伝達関数を有するこ
とを特徴とする請求項１記載のデジタル同期ループ。 H(s) ＝ do(s) / di(s)＝ KF(s) /｛ s＋KF(s) ｝ ｛ H(s) ：閉ループ伝達関数、s ：ラプラス変数、 K：デジタル／アナログ変換による変換利得、 di(s)：基準入力信号、do(s) ：出力信号、 F(s) ：ループフィルター伝達関数｝ - 【請求項９】 次のようなループ誤差関数を有すること
を特徴とする請求項１記載のデジタル同期ループ。 ｛ di(s)ーdo(s) ｝/ di(s) ＝ de(s) / di(s)＝ s /
｛ s＋KF(s) ｝ ｛ de(s)：ループ誤差信号｝ - 【請求項１０】 次のような開ループ伝達関数を有する
ことを特徴とする請求項１記載のデジタル同期ループ。 G(s)＝ KF(s) / s ｛ G(s) ：開ループ伝達関数｝ - 【請求項１１】 デジタル基準信号を入力として受ける
ステップと、 比較対象として流動的なデジタル信号を入力として受け
るステップと、 前記入力されたデジタル基準信号から前記流動的なデジ
タル信号を減算するステップと、 前記で減算した結果から出た誤差信号が正数であるかど
うかを判断するステップと、 前記で判断した結果、誤差信号が正数である場合、誤差
信号をＮ−ビット・デジタル／アナログ変換器でアナロ
グ信号に変換するステップと、 前記で判断した結果、誤差信号が正数でない場合、２の
補数に変換しＮ−ビット・デジタル／アナログ変換器に
送るステップと、 前記Ｎ−ビット・デジタル／アナログ変換器の出力信号
をフィルタリングして充電ポンプに送るステップとから
なることを特徴とするデジタル同期ループの制御方法。 - 【請求項１２】 デジタルカウンタとレジスタ、そして
算術論理回路を使用して入力されるデジタル信号を基準
デジタル信号に同期させるデジタル同期ループと、 センサのないブラシレス永久磁石形直流モータ駆動にお
いて、デッドポイント(dead point)、ヘッドスティッキ
ング(head sticking) 現象および初期起動トルクの不足
による問題を解決するために大きな起動トルクを発生さ
せてモータを起動させるテレグラフ・スタート回路と、 モータの駆動出力段に位置するスイッチング素子のター
ン・オフ時間を制御することによりスイッチング電流の
変化比を減らしスパイク現象などによって誘発されるパ
ワーラインへの再循環電流を防ぎ、スナバ回路の使用を
減少させるモデル追従形ソフト・スイッチング回路と、 ゼロ・クロスポイントの検出後、デジタル角を遅延させ
て最適のスイッチングポイント( センターポイント) を
検出するモデル追従形デジタル角遅延回路と、 位相整流の後、間違って認識されたゼロ・クロスによっ
て誘発される雑音信号をマスキングするモデル追従形デ
ジタルマスキング回路と、 ６−ビット・シフトレジスタから構成されており、モー
タの駆動出力段に供給する６種類の状態の整流順次信号
を発生させるモデル追従形整流信号発生回路と、 各モータコイルで発生される逆起電力を比較するための
比較器と、 前記モデル追従形整流信号発生回路から出力される整流
信号を入力として受けて、入力された信号の位相を選択
して、前記モデル追従形デジタルマスキング回路に出力
する位相選択器と、 前記モデル追従形整流信号発生回路から出力される整流
信号を入力として受けて、入力された整流信号による内
部スイッチング素子のオン／オフによりモータを駆動さ
せるモータ駆動回路とを具備することを特徴とするデジ
タル同期ループを用いたハードディスクスピンドルモー
タ駆動回路。
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