DE69636379T2

DE69636379T2 - digitalgekoppelter Regelkreis

Info

Publication number: DE69636379T2
Application number: DE69636379T
Authority: DE
Inventors: Shi-ming Wonmi-ku Tang; Sang-yong Wonmi-ku Bucheon-si Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-10-19
Filing date: 1996-05-01
Publication date: 2007-08-09
Anticipated expiration: 2016-05-02
Also published as: EP0769851A2; DE69636379D1; JPH09153792A; EP0769851A3; US5744928A; KR970024612A; KR0139982B1; JP3757322B2; EP0769851B1

Description

Die Erfindung bezieht sich auf einen digital gekoppelten Regelkreis, genauer gesagt auf einen digital gekoppelten Regelkreis, bei dem ein digitales Ausgangssignal mittels Rückkopplung in einer speziellen digitalen Beziehung zu einem digitalen Referenzsignal gehalten wird, und zwar durch Verwendung eines digitalen Zählers, eines Registers bzw. Zählwerks und einer arithmetischen Logikschaltung anstelle einer phasengekoppelten Regelkreisschaltung oder einer frequenzgekoppelten Regelkreisschaltung.
Phasengekoppelte Regelkreissysteme dienen auf vielen Gebieten der Elektronik zur Regelung der Phase und Frequenz eines Signals. Ein großer Nachteil solcher phasengekoppelter Regelkreisschaltungen besteht jedoch darin, dass sie nur innerhalb eines begrenzten Frequenzbereich arbeiten und ihre Kopplung an eine bestimmte Frequenz dann verloren geht, wenn die Schaltung signifikanten mechanischen oder elektrischen Störungen ausgesetzt ist.
Zur Behebung dieses Problems können frequenzgekoppelte Regelkreissysteme und phasengekoppelte Regelkreissysteme zu einem System mit zwei Regelschleifen verbunden werden. Ein derartiges System wird in dem US-Patent Nr. 5.272.534 mit dem Titel "Fernsehempfänger mit automatischer Abstimmung" beschrieben, das am 05. Mai 1992 erteilt wurde. Bei diesem Patent ist ein Fernsehempfänger mit einem Phasendetektor und einen Frequenzdetektor ausgestattet, die gemeinsam zu einem Regelzweig gekoppelt sind, welcher zwei gemeinsame Regelschleifen aufweist und einen Schleifenfilter sowie einen spannungsgesteuerten Oszillator umfasst.
In der US-Patentschrift Nr. 4.929.918 mit dem Titel "Einstellung und dynamische Verstellung einer Freischwingungsfrequenz eines spannungsgesteuerten Oszillators auf Systempegel", das am 07. Juni 1989 erteilt wurde, wird die Verwendung eines spannungsgesteuerten Oszillators als Teil einer zusammengeschalteten phasengekoppelten Regelschleife bzw. Regelkreis und frequenzgekoppelten Regelschleife vorgeschlagen.
In dem US-Patent Nr. 4.890.071 mit dem Titel "Signalgenerator mit kombinierter phasengekoppelter und frequenzgekoppelter Regelschleife ", das am 26. Dezbember 1989 erteilt wurde, wird eine Technik vorgeschlagen, bei der ein spannungsgesteuerter Oszillator einen frequenzgekoppelten Regelkreis aufweist, der einen ersten Rückkopplungspfad bildet, und ferner einen phasengekoppelten Regelkreis, der einen zweiten Rückkopplungspfad bildet.
Ein frequenzgesteuerter bzw. -gekoppelter Regelkreis besitzt einen Digital-Analog-Wandler und der phasen-gekoppelte Regelkreis besitzt einen weiteren Digital-Analog-Wandler sowie einen spannungsgesteuerten Oszillator (VCO).
In allen diesen Beispielen wird im -Schaltungsaufbau ein spannungsgesteuerter Oszillator verwendet, der seiner Natur nach bekanntlich ein analoges Schaltelement ist. Das Problem liegt dabei in der Simulation der phasengekoppelten Regelkreisschaltung. Bei den phasengekoppelten Regelschleifen mit ihrer internen Rückkopplungsschleife ergeben sich spezielle Probleme, insbesondere bei der Umwandlung analoger Signale in die digitale Form.
So sind zum Beispiel bei der Regelung der Motordrehzahl die Zeitkopplung der phasengekoppelten Regelschleife, die Verifizierung der Eigenschaften der phasengekoppelten Regelschleife sowie die Transistorpegel-Simulierung der phasengekoppelten Regelschleife mühsam, wobei die Optimierung der phasengekoppelten Regelschaltung dadurch zeitaufwändig wird.
In der europäischen Patentanmeldung EP 0.538.959 wird ein Verfahren zur Regelung der Drehzahl eines Motors unter Verwendung eines digital gekoppelten Regelkreises beschrieben. Dieses Verfahren umfasst die folgenden Schritte:

– Empfang eines digitalen Referenzsignals und eines dynamischen Digitalsignals;
– Erzeugung eines Fehlersignals durch Vergleich des dynamischen Digitalsignals mit dem digitalen Referenzsignal;
– Umwandlung des Fehlersignals in ein Analogsignal; und
– Filterung des Analogsignals zur Erzeugung eines Ausgangssignals sowie Übertragung des Ausgangssignals nach dessen Verstärkung an eine Endstufe des Motors.

Die vorliegende Erfindung behebt die Probleme und Nachteile herkömmlicher Systeme und schlägt ein System vor, bei dem ein digitales Ausgangssignal mittels Rückkopplung in einer speziellen digitalen Beziehung zu einem digitalen Referenzsignal gehalten wird, um so einen digital gekoppelten Regelkreis zu bilden. Dieser digital gekoppelte Regelkreis kann ein digitales Eingangssignal entsprechend einem digitalen Referenzsignal koppeln bzw. auf das digitale Eignungssignal einregeln, und zwar durch Verwendung von digitalen Zählern, einem Zählwerk und einer arithmetischen Logikschaltung anstelle einer phasengekoppelten Regelkreisschaltung oder einer frequenzgekoppelten Regelkreisschaltung. Diese Schaltung kann in einer integrierten Schaltung (IC) dazu verwendet werden, einen mit Dauermagnet versehenen bürstenlosen Gleichstrommotor anzutreiben und ist so ausgelegt, dass kein spannungsgesteuerter Oszillator erforderlich ist. Die Schaltung lässt sich auch für einen breiteren Anwendungsbereich erweitern, wie zum Beispiel zur digitalen Datenübertragung, zur digitalen Bildverarbeitung und in der Multimedia-Industrie.
Gemäß einer Ausgestaltung der Erfindung ist ein digital gekoppelter Regelkreis mit folgenden Elementen vorgesehen: mit ersten und zweiten Zählertakt-Steuereinheiten, die eine Einrichtung zum Empfangen eines Taktsignals und eines Nulldurchgangs- Signals und einer Einrichtung zum entsprechenden Erzeugen von ersten und zweiten Zählertakt-Signalen aufweisen; mit ersten und zweiten Zählern mit einer Einrichtung zum Empfangen eines Zähler-Freigabe-Signals und einem Rücksetzsignal, wobei die Zähler jeweils zum Empfangen der ersten und zweiten Zählertaktsignale eingerichtet sind, welche durch die erste und zweite Zählertakt-Steuereinheit erzeugt werden, und welche zum abwechselnden Zählen von Zeitabschnitten zwischen steigenden und fallenden Flanken des Nulldurchgangs-Signals eingerichtet sind; ferner mit einer Datenübertragungs-Steuereinheit mit einer Einrichtung zum Empfangen des Nulldurchgangs-Signals und einer Einrichtung zum Erzeugen von ersten und zweiten Datenübertragungs-Steuersignalen, so dass nur der erste oder der zweite Zähler während eines logisch hochliegenden Zeitabschnitts oder eines logisch tiefliegenden Zeitabschnitts des Nulldurchgangs- Signals Daten auf eine Datenbuslinie übertragen kann; weiterhin mit einer ersten Datenübertragungsschaltung mit einer Einrichtung zum Empfangen eines Ausgangssignals des ersten Zählers und des durch die Datenübertragungs-Steuereinheit erzeugen Datenübertragungs-Steuersignals, und mit einer Einrichtung zum Ausgeben eines den in dem ersten Zähler gespeicherten Daten entsprechenden Signals aus dem ersten Zähler in Entsprechung zu dem eingegebenen ersten Datenübertragungs-Steuersignal unter dem logisch tiefliegenden Zeitabschnitt des Nulldurchgangs-Signals; ferner mit einer zweiten Datenübertragungsschaltung mit einer Einrichtung zum Empfangen eines Ausgangssignals aus dem zweiten Zähler und dem von der Datenübertragungs-Steuereinheit erzeugten zweiten Datenübertragungs-Steuersignals, sowie mit einer Einrichtung zum Ausgeben eines den in dem zweiten Zähler gespeicherten Daten entsprechenden Signals aus dem zweiten Zähler in Entsprechung zu dem eingegebenen zweiten Datenübertragungs-Steuersignal unter dem logisch hochliegenden Zeitabschnitt des Nulldurchgangs-Signals; weiterhin mit einem Einerkomplement-Umwandler mit einer Einrichtung zum Empfangen von Ausgangssignalen aus der ersten und zweiten Datenübertragungs-Schaltung, zum Durchführen einer logischen OR-Operation auf die Eingangssignale in einer exakten bitweisen Ordnung und zum Umwandeln des Ergebnisses in ein Einerkomplement-Signal durch Invertieren des Ergebnisses; weiterhin mit einem N-Bit-Register mit einer Einrichtung zum Empfangen eines Lese-/Schreib-Signals, eines Rücksetzsignals, eines seriellen Taktsignals und eines externen seriellen Digitalsignals, welches über einen externen Mikroprozessor oder einen seriellen Eingabe-/Ausgabe-Anschluss programmiert ist und ein digitales Referenzsignal ausgibt; ferner mit einem N-Bit-Addierer mit einer Einrichtung zum Empfangen des Einerkomplement-Signals und des digitalen Referenzsignals, der eine logischen "1" durch ein Übertragungsbit-Signal empfängt und diese logische "1" in die niederwertigste Bit-Position eingibt, wodurch "1" zu dem niederwertigsten Bit des Einerkomplements addiert wird, um dadurch ein Zweierkomplement zu bilden, und zum Subtrahieren der übertragenen Digitaldaten von dem digitalen -Referenzsignal durch Addieren des Zweierkomplements mit dem durch das N-Bit-Register eingegebenen digitalen Referenzsignal; ferner mit einem Binärdatenumwandler mit einer Einrichtung zum Empfangen der subtrahierten Ausgabe von dem N-Bit-Addierer und einem Übertragungsbit des höchstwertigen Bits, und zum Umwandeln der von dem N-Bit-Addierer ausgegebenen Eingabe-Differenz in Binärdaten durch Erzeugen einer Differenz ohne Abweichung oder eines Einerkomplements der Differenz entsprechend dem Wert des Übertragungsbits des höchstwertigen Bits; ferner mit einem N-Bit-Digital-Analog-Wandler mit einer Einrichtung zum Empfangen eines Ausgangssignals von dem Binärdatenumwandler und des Übertragungsbits des -höchstwertigen Bits, und zum Umwandeln des Digitalsignals von dem Binärdatenumwandler in ein Analogsignal; und schließlich mit einem Filter mit einer Einrichtung zum Empfang eines Ausgangssignals von dem N-Bit-Digital-Analog-Wandler, und zum Bereitstellen einer Kompensation für den digital gekoppelten Regelkreis.
Gemäß einer weiterer Ausgestaltung der Erfindung ist ein Verfahren zum Steuern eines digital gekoppelten Regelkreises vorgesehen, welches die folgenden Schritte umfasst: Empfangen eines digitalen Referenzsignals und eines dynamischen Digitalsignals; Erzeugen eines Fehlersignals durch Subtrahieren des dynamischen Digitalsignals von dem digitalen Referenzsignal; Bestimmen, ob das Fehlersignal positiv ist; Umwandeln des Fehlersignals in ein Analogsignal, falls das Fehlersignal positiv ist; Umwandeln des Fehlersignals in ein Zweierkomplement und anschließendes Umwandeln des Zweierkomplements in ein Analogsignal, falls das Fehlersignal negativ ist; und Filtern des Analogsignals, um ein Ausgangssignal zu erzeugen und das Ausgangssignal an eine Ladepumpe liefern.
Die bevorzugten Ausführungsformen der Erfindung werden nun im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Darin zeigen:
1 ein Blockschaubild eines digital gekoppelten Regelkreises gemäß einer bevorzugten Ausführungsform der Erfindung;
2 ein Detailschaltbild eines ersten Zählerüberlauf-Steuersignal-Generators in dem digital gekoppelten Regelkreis gemäß 1;
3 ein Detailschaltbild eines zweiten Zählerüberlauf-Steuersignal-Generators in dem digital gekoppelten Regelkreis gemäß 1;
4A ein Detailschaltbild einer ersten Zählertakt-Steuereinheit in dem digital gekoppelten Regelkreis gemäß 1, und 4B eine zeichnerische Darstellung des zeitlichen Verlaufs der verschiedenen Signale in der Schaltungsanordnung gemäß 4A;
5A ein Detailschaltbild einer zweiten Zählertakt-Steuereinheit in dem digital gekoppelten Regelkreis gemäß 1, und 5B eine zeichnerische Darstellung des zeitlichen Verlaufs der verschiedenen Signale in der Schaltungsanordnung gemäß 5A;
6A ein Detailschaltbild der ersten und zweiten Zählerdatenübertragungs-Steuereinheit in dem digital gekoppelten Regelkreis gemäß 1, und 6B eine Logiktabelle der Schaltung gemäß 6A;
7 ein Detailschaltbild eines Digital-Analog-Wandlers in dem digital gekoppelten Regelkreis gemäß 1;
8 ein Blockschaubild, aus dem das generelle Arbeitsprinzip des digital gekoppel-ten Regelkreises gemäß 1 ersichtlich ist;
9 ein Ablaufdiagramm der Arbeitsschritte bei einem Verfahren zur Steuerung des digital gekoppelten Regelkreises gemäß 1;
10 ein Blockschaubild, aus dem ein Festplatten-Spindelmotorantrieb unter Verwendung des digital gekoppelten Regelkreises gemäß der vorliegenden Erfindung in allgemeinen Zügen ersichtlich ist.
Die nachstehende Beschreibung nimmt nun im Einzelnen Bezug auf eine bevorzugte Ausführungsform der vorliegenden Erfindung, die in den beigefügten Zeichnungen beispielhaft dargestellt ist, wobei nach Möglichkeit gleiche oder ähnliche Teile mir den gleichen Bezugsziffern bezeichnet sind.
Wie in 1 dargestellt, umfasst der digital gekoppelte Regelkreis erste und zweite Zählertakt-Steuereinheiten 10 und 11, die ein Taktsignal und ein Nulldurchgangs-Signal empfangen und einen Zählertakt erzeugen, der jeweils von den ersten bzw. zweiten Zählern während der Zeiträume zwischen den Nulldurchgängen zu zählen sind, während der das Nulldurchgangs-Signal entweder einen logisch hochliegenden oder logisch tiefliegenden Wert aufweist.
Die ersten und zweiten Zähler 20 und 21 sind so eingerichtet, dass sie ein Zähler-Freigabe-Signal, ein Rücksetzsignal und die Zählertakt-Signale empfangen, die von den Zählertakt-Steuereinheiten 10 und 11 erzeugt werden. Diese Zähler 20 und 21 zählen abwechselnd die Zeitabschnitte zwischen den Nulldurchgängen bezüglich einer fallenden Flanke und einer steigenden Flanke des Nulldurchgangs-Signals.
Eine Datenübertragungs-Steuereinheit 30 empfängt das Nulldurchgangs-Signal und erzeugt erste und zweite Datenübertragungs-Steuersignale DATA_A und DATA_B, so dass während des logisch tiefliegenden oder logisch hochliegenden Zeitabschnitts des Nulldurchgangs-Signals die Daten von jeweils nur einem Zähler auf die Datenbuslinie übertragen werden können.
Eine erste Datenübertragungsschaltung 40 empfängt ein Ausgangssignal des ersten Zählers 20 und das von der Datenübertragungs-Steuereinheit 30 erzeugte erste Datenübertragungs-Steuersignal DATA_A. Die erste Datenübertragungsschaltung überträgt die gezählten Daten, die in dem ersten Zähler 20 gespeichert sind, von dem ersten Zähler 20 zu dem Einerkom-plement-Umwandler 50 gemäß dem eingehenden ersten Datenübertragungs-Steuersignal DATA_A während des Zeitabschnitts, in dem das Nulldurchgangs-Signal sich entweder in dem logisch hochliegenden Zustand oder in dem logisch tiefliegenden Zustand befindet.
Eine zweite Datenübertragungsschaltung 41 empfängt ein Ausgangssignal von dem zweiten Zähler 21 und das von der Datenübertragungs-Steuereinheit 30 erzeugte zweite Datenübertragungs-Steuersignal DATA_B und überträgt die gezählten Daten, die in dem zweiten Zähler 21 gespeichert sind, von dem zweiten Zähler 21 zu dem Einerkomplement-Umwandler 50 gemäß dem eingehenden zweiten Datenübertragungs-Steuersignal DATA_B während des Zeitabschnitts, in dem das Nulldurchgangs-Signal sich entweder in dem logisch hochliegenden Zustand oder in dem logisch tiefliegenden Zustand befindet (jeweils entgegengesetzt zu dem Zustand, in dem sich die erste Datenübertragungsschaltung 40 befindet).
Ein Einerkomplement-Umwandler 50 empfängt die Ausgangssignale der ersten und zweiten Datenübertragungsschaltung, führt mit den beiden Eingangssignalen in einer exakten bitweisen Ordnung eine logische OR-Operation durch und wandelt das Ergebnis dieses Rechenvorgangs durch Invertierung des Ergebnisses in sein Einerkomplement um.
Ein N-Bit-Register 60 empfängt ein Lese-/Schreib-Signal R/W, ein Rücksetzsignal, ein serielles Taktsignal und ein externes serielles Digitalsignal, das über einen externen Mikroprozessor oder einen seriellen Eingabe-/Ausgabe-Anschluss programmiert ist, und überträgt das digitale Eingangssignal als digitales Referenzsignal an eine nächste Stufe.
Ein paralleler N-Bit-Volladdierer 70 empfängt ein Ausgangssignal von dem Einerkomplement-Umwandler 50 und dem N-Bit-Register 60, empfängt eine logische "1" durch ein Übertragungsbit-Signal Ci in die niederwertigste Bit-Position, wodurch "1" zu dem niederwertigsten Bit des Einerkomplements addiert und dadurch das Zweierkomplement gebildet wird, und führt zwischen den digitalen Referenzdaten (Minuend) und den übertragenen Daten (Subtrahend) eine Subtraktion durch, indem es das Zweierkomplement und das von dem N-Bit-Register eingegangene digitale Referenzsignal addiert.
Ein Binärdatenumwandler 80 empfängt die subtrahierte Ausgabe von dem parallelen N-Bit-Volladdierer und das Übertragungsbit des höchstwertigen Bits und wandelt die von dem parallelen N-Bit-Volladdierer 70 ausgegebene Eingabe-Differenz dadurch in binäre Daten um, dass er gemäß dem Vorzeichen des Übertragungsbits des höchstwertigen Bits die Differenz erzeugt, oder wandelt diese Differenz in ihr Einerkomplement um.
Ein N-Bit-Digital/Analog-Wandler 90 empfängt ein Ausgangssignal von dem Binärdatenumwandler und das Übertragungsbit des höchstwertigen Bits C0 und wandelt das von dem Binärdatenumwandler 80 empfangene Digitalsignal in ein Analogsignal um.
Ein Filter 100 schließlich empfängt ein Ausgangssignal von dem N-Bit-Digital/Analog-Wandler 90 und stellt eine Kompensation für den digital gekoppelten Regelkreis bereit.
Bezugnehmend auf 6 umfasst die Datenübertragungs-Steuereinheit 30 einen Inverter 31 und erste und zweite NOR-Gatter 32 und 33. Das erste NOR-Gatter 32 empfängt das Nulldurchgangs-Signal S und eine Ausgabe von dem zweiten NOR-Gatter 33 und erzeugt ein erstes Datenübertragungs-Steuersignal DATA_A. Das zweite NOR-Gatter 33 empfängt das von dem Inverter 31 invertierte Nulldurchgangs-Signal S und eine Ausgabe von dem ersten NOR-Gatter 32 und erzeugt ein zweites Datenübertragungs-Steuersignal DATA_B.
Wie aus 1 ersichtlich ist, umfasst die erste Datenübertragungsschaltung 40 N AND-Gatter (wobei N eine natürliche Zahl ist), die das von der Datenübertragungs-Steuereinheit 30 als gemeinsame Eingabe erzeugte Datenübertragungs-Steuersignal DATA_A empfangen. Die N AND-Gatter empfangen ferner N Bit-Ausgabe-Signale a0 bis a_n-1, die von dem ersten Zähler 20 als deren jeweils zweite Eingabesignale erzeugt werden. Die N AND-Gatter bestimmen dadurch, ob die Ausgangssignale von dem ersten Zähler 20 entsprechend dem eingegangenen ersten Datenübertragungs-Steuersignal DATA_A übertragen werden sollen.
Die zweite Datenübertragungsschaltung 41 umfasst N AND-Gatter (wobei N eine natürliche Zahl ist), die das von der Datenübertragungs-Steuereinheit 30 als gemeinsame Eingabe erzeugte Datenübertragungs-Steuersignal DATA_B empfangen. Die N AND-Gatter empfangen ferner N Bit-Ausgabe-Signale b0 bis b_n-1, die von dem zweiten Zähler 21 als deren jeweils zweite Eingabesignale erzeugt werden. Die N AND-Gatter bestimmen dadurch, ob die Ausgangssignale von dem zweiten Zähler 21 entsprechend dem eingegangenen zweiten Datenübertragungs-Steuersignal DATA_B übertragen werden sollen.
Der Einerkomplement-Umwandler 50 umfasst N NOR-Gatter (wobei N eine natürliche Zahl ist), die die Ausgangssignale von der ersten Datenübertragungsschaltung 40 als jeweils eine Eingabe und die Ausgangssignale von der Datenübertragungsschaltung 41 als jeweils eine weitere Eingabe empfangen. Die N NOR-Gatter bewirken, dass aus den Ausgangssignalen das Einerkomplement gebildet wird.
Der Binärdatenumwandler 80 umfasst N EX-NOR-Gatter (wobei N eine natürliche Zahl ist), die das höchstwertige Übertragungsbitsignal C0 von dem N-Bit-Volladdierer 70 als jeweils eine gemeinsame Eingabe und N Summenbit-Ausgaben S0 bis S0-, als jeweils weitere Eingaben empfangen (wobei N eine natürliche Zahl ist). Diese N EX-NOR-Gatter wandeln das Summenbitsignal durch Puffern in Binärdaten um oder invertieren die Summenbit-Signalausgabe entsprechend dem Übertragungsbit C0 des höchstwertigen Bits.
Bezugnehmend auf 10 umfasst ein Festplatten-Motorspindelantrieb unter Verwendung eines digital gekoppelten Regelkreises gemäß der vorliegenden Erfindung einen digital gekoppelten Regelkreis 110, der ein digitales Eingangssignal entsprechend einem digitalen Referenzsignal dadurch koppeln bzw. festlegen kann, dass anstelle eines spannungsgesteuerten Oszillators VCO ein digitaler Zähler, ein Zählwerk und eine arithmetische logische Schaltung verwendet wird.
Vorgesehen ist eine Telegraf-Anlaufschaltung 120, die zum Antrieb eines Motors mit einem in der Anlaufphase hohem Anlaufdrehmoment ausgelegt ist, um die durch Totpunkt, Kopfreibung und ungenügendes Anlaufdrehmoment gegebene Nachteile auszuschalten.
Eine referenzmodellfolgende Sanftumschalt-Schaltung 130 verringert ein Abweichungsverhältnis des Einschaltstroms, verhindert eine durch den Schaltvorgang erzeugte Stromwelligkeit und vermeidet die Verwendung einer Snubberschaltung bzw. einer RC-Löschkombinationsschaltung durch Steuerung der EIN/AUS-Zeit eines Schaltelements im Antriebsschaltzustand des Motors.
Eine digitale, referenzmodellfolgende Winkelverzögerungs-Schaltung 140 ermittelt den optimalen Schaltpunkt (Mittelpunkt) durch Verzögerung des Digitalwinkels nach Erkennung des Nulldurchlaufpunkts.
Eine digitale, referenzmodellfolgende Ausblendschaltung 150 blendet Geräuschsignale aus, die durch Leistungsschalten oder sonstige unbekannte Energiequellen erzeugt werden.
Ein referenzmodellfolgendende Kommutationssignal-Generator 160 umfasst ein 6-Bit-Schieberegister und erzeugt sequentielle Kommutationssignale in sechs Zuständen, die dem Antriebszustand des Motors zugeleitet werden.
Ein Komparator 170 erkennt Gegen-EMK-(elektromotorische Kraft)-Nulldurchgänge durch Vergleichen der Gegen-EMK jeder Motorphase und ändert die Spannung der Gegen-EMK in einen logischen Pegel.
Ein Phasenwähler 180 empfängt ein von dem referenzmodellfolgenden Kommutationssignal-Generator 160 erzeugtes Kommutationssignal, wählt die Phase des Eingangssignals und wirkt mit der Referenzmodellfolge-Ausblendschaltung 150 zusammen.
Eine Motorantriebsschaltung 190 empfängt das Kommutierungssignal von dem Kommutierungssignal-Generator 160 und treibt den Motor entsprechend der EIN/AUS-Schaltung eines internen Schaltelements je nach Kommutiationssignal-Eingabe an.
Die Wirkungsweise des digital gekoppelten Regelkreises wird nun unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.
Die erste und die zweite Zählertakt-Steuereinheit 10 und 11 in 4 und 5 liefern ein Zählertaktsignal an den ersten bzw. zweiten Zähler 20 bzw. 21 in 1, die dadurch abwechselnd in Tätigkeit treten. Die erste Zählertakt-Steuereinheit 10 und die zweite Zählertakt-Steuereinheit 11 sind baugleich. Die Wirkungsweise dieser beiden Zählertakt-Steuereinheiten wird nachstehend beschrieben.
Der zweite Zähler 21 beginnt mit der Zählung eines von der zweiten Zählertakt-Steuereinheit erzeugten Taktsignals an der steigenden Flanke des Nulldurchgangs-Signals und beendet die Zählung an der fallenden Flanke des Nulldurchgangs-Signals.
Der erste Zähler 20 arbeitet umgekehrt dazu, so dass bei Beendigung des Zählvorgangs durch den zweiten Zähler der erste Zähler mit dem Zählen beginnt. Auf diese Weise beginnt der erste Zähler 20 mit der Zählung eines von der ersten Zählertakt-Steuereinheit erzeugten Taktsignals an der fallenden Flanke des Nulldurchgangs-Signals und beendet die Zählung an der steigenden Flanke des Nulldurchgangs-Signals.
Der erste Zähler 20 und der zweite Zähler 21 sind vor Beginn einer weiteren Zählperiode zurückzustellen.
Die Rückstellung erfolgt am Ende einer Ausblendzeit zum Ausblenden eines Geräusch- oder Störspitzensignals, bevor bei angetriebenem Motor die Flanke des Nulldurchgangs-Signals wechselt. Alternativ kann der Rückstellvorgang auch am Ende einer Sanftumschaltzeit erfolgen, in der eine kontinuierliche Sanftumschalt-Schaltoperation von einem speziellen Startpunkt vor einem Schaltpunkt zur Kommutation an bis zu einem erweiterten Punkt nach dem Schaltpunkt erfolgt, bevor bei angetriebenem Motor die Flanke des Nulldurchgangs-Signals wechselt.
Als Nächstes zeigt 2 ein Detailschaltbild eines ersten Zählerüberlauf-Steuersignal-Generators in dem in 1 dargestellten digital gekoppelten Regelkreis und 3 ein Detailschaltbild eines zweiten Zählerüberlauf-Steuersignal-Generators in dem in 1 dargestellten digital gekoppelten Regelkreis.
Falls es in dem ersten oder zweiten Zähler zu einem Überlauf kommt, insbesondere beim Anlaufen des Motors, wird der Zählvorgang beim ersten bzw. zweiten Zähler durch ein von einem ersten Zählerüberlauf-Steuersignal-Generator oder einem zweiten Zählerüberlauf-Steuersignal-Generator erzeugtes Signal sofort angehalten und das jüngste Zählergebnis wird in dem betreffenden Zähler gespeichert.
Bei Vorliegen eines Zählerüberlaufs in dem zweiten Zähler, während der erste Zähler zählt, gibt es jedoch zwei Probleme, des es zu lösen gilt.
Das eine besteht darin, dass kein Nulldurchgangs-Signal erfolgt. Das andere besteht darin, dass das Nulldurchgangs-Signal, selbst wenn es erfolgt, lang ist. Im ersten Fall beginnt der erste Zähler sofort mit der Zählung und im zweiten Fall beginnt der erste Zähler erst mit der Zählung, wenn die Flanke des Nulldurchgangs-Signals von hoch zu niedrig wechselt.
1 ist ein Blockschaltbild, das einen digital gekoppelten Regelkreis gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung darstellt, und zeigt den Gesamtaufbau eines digital gekoppelten Regelkreissystems. Das digital gekoppelte Regelkreissystem umfasst zwei N-Bit-Zähler (einen ersten und einen zweiten Zähler).
Hierbei bestimmen die von der Datenübertragungs-Steuereinheit 30 erzeugten ersten und zweiten Datenübertragungs-Steuersignale DATA_A und DATA_B darüber, ob die von dem jeweiligen Zähler gezählten Daten übertragen werden sollen oder nicht.
6A und 6B sind jeweils ein Detailschaltbild der ersten bzw. zweiten Zählerdaten-Übertraguns-Steuereinheit in dem digital gekoppelten Regelkreis gemäß 1. Die Wirkungsweise der Datenübertragungs-Steuereinheit wird nachstehend anhand der Logiktabelle näher erläutert.
Wenn das eingehende Nulldurchgangs-Signal "1" ist, werden das Nulldurchgangs-Signal und ein von dem Inverter 31 invertiertes Signal in einen Eingang der zwei NOR-Gatter 32 und 33 eingegeben, dadurch wird die Ausgabe Q des NOR-Gatters 33 "1" und dessen invertierte Ausgabe Q wird "0".
Die Ausgabe Q von dem NOR-Gatter 33 wird das zweite Datenübertragungs-Steuersignal DATA_B und die invertierte Ausgabe Q davon wird das erste Datenübertragungs-Steuersignal DATA_A. Umgekehrt wird, wenn das eingehende Nulldurchgangs-Signal "0" ist, das zweite Datenübertragungs-Steuersignal DATA_B "0" und das erste Datenübertragungs-Steuersignal DATA_A wird "1".
Dementsprechend kann je nach dem Logikpegel des Nulldurchgangs-Signals nur ein Zählergebnis des Zählers zu der nächsten Stufe übertragen werden. Wenn also zum Beispiel das Nulldurchgangs-Signal "1" ist, wird die in 1 dargestellte Datenübertragungsschaltung 41 von dem zweiten Datenübertragungs-Steuersignal DATA_B freigegeben; dadurch wird das Zählergebnis des zweiten Zählers 21 an den Einerkomplement-Umwandler 50 übertragen und ein Ausgangssignal von dem Einerkomplement-Umwandler 50 wird in den parallelen N-Bit-Volladdierer 70 als Subtrahend Y0 bis Y_n-1, eingegeben. In gleicher Weise wird, wenn das Nulldurchgangs-Signal "0" ist, die Datenübertragungsschaltung 40 von dem ersten Datenübertragungs-Steuersignal DATA_A freigegeben, wodurch das Zählergebnis des ersten Zählers 20 übertragen wird.
Als Nächstes wird nun die Wirkungsweise des in 1 dargestellten N-Bit-Registers 60 näher erläutert.
Das N-Bit-Register 60 ist ein Register mit seriellem Anschluss, welches zur Speicherung von Daten dient, die von einem externen Rechner eingegeben oder über einen externen seriellen Datenkanal programmiert werden. So kann zum Beispiel über einen seriellen E/A-Kanal eine gewünschte Motordrehzahl in das serielle Register eingegeben werden. Ein Ausgangssignal des seriellen Registers 60 wird dann direkt in den parallelen N-Bit-Volladdierer 70 als X0 bis X_n-1, eingegeben.
7 ist ein Detailschaltbild eines Digital-Analog-Wandlers in dem digital gekoppelten Regelkreis gemäß 1, dargestellt als R/2R-Leiternetzwerk (wobei "R" hier für Widerstand steht). Ein Benutzer kann den R/2R-Leiternetzwerk-Digital-Analog-Wandler dann unter Berücksichtigung von dessen Leistungsfähigkeit und Kosten entsprechend auswählen.
Als Nächstes wird nun ein Verfahren zur Steuerung der Motordrehzahl unter Verwendung des Zählers und des parallelen N-Bit-Volladdierer näher erläutert.
Die gewünschte Referenzdrehzahl des Motors kann digital programmiert oder über einen externen Mikrocomputer eingegeben und dann in dem N-Bit-Register 60 gespeichert werden.
Eine dynamische bzw. Betriebsdrehzahl, die von dem ersten Zähler 20 oder dem zweiten Zähler 21 gemessen wird, kann in einem (nicht dargestellten) parallelen Zählregister vorübergehend gespeichert oder direkt über eine Datenbus-Steuereinheit an den N-Bit-Volladdierer übermittelt werden. Der Drehzahlunterschied oder Fehler zwischen der Betriebs- bzw. Istdrehzahl und der Solldrehzahl kann von dem parallelen N-Bit-Volladdierer berechnet werden.
Wenn der Drehzahlunterschied bzw. Fehler zwischen der Istdrehzahl und der Solldrehzahl durch den parallelen N-Bit-Volladdierer berechnet wird lässt sich mit Hilfe des Zweierkomplement-Systems eine negative Zahl darstellen und die Subtraktion durchführen. Bei der Subtraktion werden der als Istdrehzahl des Motors gezählte Wert, der abzuziehen ist, als Subtrahend in sein Zweierkomplement umgewandelt und zu dem Minuend (der Referenzdrehzahl) addiert, der in dem seriellen Register gespeichert ist.
Zur Umwandlung des als Istdrehzahl des Motors festgestellten Drehzahlwerts in dessen Zweierkomplement wird dieser zunächst durch den in 1 dargestellten Einerkomplement-Umwandler 50 in sein Einerkomplement umgewandelt und das spezielle Übertragungsbit Ci des N-Bit-Volladdierers 70 wird auf eine logische "1" gesetzt, wodurch die Subtraktion durch das Zweierkomplement erfolgt. Die Ausgabe des parallelen N-Bit-Volladdierers stellt somit den Unterschied zwischen der dynamischen, d.h. der Istdrehzahl des Motors und der Solldrehzahl dar.
Das höchstwertige Übertragungsbit C0 gibt an, ob das Ergebnis der Subtraktion negativ oder positiv ist. Wenn das höchstwertige Übertragungsbit C0 "1" ist, dann ist das Ergebnis der Subtraktion positiv. In diesem Fall liegt das Ergebnis der Subtraktion in binärer Form vor. Ist das höchstwertige Übertragungsbit C0 jedoch "0", so ist das Ergebnis negativ und liegt in der Zweierkomplement-Form vor.
Entsprechend muss der Wert des Zweierkomplement in die binäre Form umgewandelt werden. Der in 1 dargestellte Binärdatenumwandler 80 wandelt die Daten in Zweierkomplement-Form in Daten in Binärform um. Der Binärdatenumwandler 80 umfasst N EX-NOR-Gatter (wobei N eine natürliche Zahl ist). Das heißt, durch Vergleichen des ausgegebenen Summenbit-Signals S0 bis S_n-1, jedes parallelen N-Bit-Volladdierers mit dem höchstwertigen Übertragungsbit führt der Binärdatenumwandler 80 eine Pufferfunktion aus, wenn das Ergebnis der Subtraktion positiv ist (C0 = "1") und gibt das Ergebnis der Subtraktion aus wie es ist, und wenn das Ergebnis der Subtraktion negativ ist (C0 = "0"), erzeugt der Binärdatenumwandler 80 die Daten in binärer Form durch Umwandlung des Ergebnisses der Subtraktion in sein Einerkomplement.
Demzufolge besteht die Funktion der N EX-NOR-Gatter des Binärdatenumwandlers darin, das Ergebnis der Subtraktion in Daten in binärer Form umzuwandeln, bevor dieses an den N-Bit-Digital/Analog-Wandler 90 übermittelt wird.
In gleicher Weise kann der Binärdatenumwandler 80 das Ergebnis der Subtraktion einfach nur in das Einerkomplement umwandeln, wenn das Ergebnis der Subtraktion positiv ist, wie dies weiter oben beschrieben wurde. Zur Umwandlung des Einerkomplements in das Zweierkomplement muss zu dem erzeugten Einerkomplement der Wert 1 (eins) addiert werden. Die Verwendung eines weiteren Addierers zur Umwandlung des Einerkomplements in das Zweierkomplement ist jedoch kostenträchtig. Falls erwünscht, kann daher eine Kosten-Leistungsanalyse vorgenommen werden, um festzustellen, ob man den Addierer zur Umwandlung des Einerkomplements in das Zweierkomplement an dieser Stelle vorsieht oder weglässt. Obwohl im letzteren Fall bei negativem Ergebnis der Subtraktion, das heißt wenn die dynamische, d.h. die Istdrehzahl des Motors geringer ist als die Solldrehzahl, eine Genauigkeitseinbuße von einem Bit in Kauf genommen werden muss, kann sich eine solche Analyse bei bestimmten Anwendungen dennoch als wünschenswert erweisen, insbesondere dann, wenn die Genauigkeit nicht absolut sein muss.
Nach Bildung des Zweierkomplements wird ein dem Unterschied zwischen der Istdrehzahl und der Solldrehzahl entsprechendes Fehlersignal ausgegeben und an den N-Bit-Digital/Analog-Wandler 90 übermittelt. Wie schon weiter oben erwähnt, arbeitet der Digital-Analog-Wandler als N-Bit-Digital/Analog-Wandler, da das Signal bei positivem Fehler in binärer Form vorliegt. Ist das Signal jedoch negativ, arbeitet der Digital-Analog-Wandler als N-1-Bit Digital-Analog-Wandler, weil die 1-Bit-Genauigkeit nicht mehr gegeben ist.
Diese Genauigkeitseinbuße um ein Bit lässt sich durch die Länge der Bits des Digital-Analog-Wandlers etwas kompensieren. Wenn die Bitlänge des Digital-Analog-Wandlers groß genug ist, ist die 1-Bit Genauigkeitseinbuße geringer und kann daher vernachlässigt werden.
Der Drehzahlfehler bzw. die Drehzahlabweichung ist eine Reihe von digitalen Bits, bei denen das Übertragungsbit C0 das Vorzeichenbit des Ergebnisses darstellt, und es gibt an, ob das Ergebnis positiv (C0 = "1") oder negativ (C0 = "0") ist. Ist das Vorzeichen positiv, so bedeutet dies, dass die Motordrehzahl geringer ist als die Solldrehzahl und der Motor daher beschleu-nigt werden muss. Ist das Vorzeichenbit negativ, so bedeutet dies, dass die Motordrehzahl höher ist als die Solldrehzahl und daher verringert werden muss. Ist die Abweichung null, dann heißt dies, dass die Motordrehzahl korrekt ist und demzufolge kein Handlungsbedarf besteht.
8 ist ein Blockschaltbild, aus dem das allgemeine Arbeitsprinzip des in 1 dargestellten digital gekoppelten Regelkreises ersichtlich ist.
Baustein 200 in 8 zeigt die Subtraktionsoperation durch den parallelen N-Bit-Volladdierer bei einer Bezugsdrehzahl X des Motors und einer dynamischen bzw. Istdrehzahl Y. Baustein 210 zeigt eine Schleifenfilter-Übertragungsfunktion F(s), Baustein 220 zeigt eine Umwand-lungsverstärkung K entsprechend der Digital-Analog-Umwandlung und Baustein 230 eine Einheitsrückmeldeverstärkung I.
Der Schleifenfilter ist eine Schaltung, die zur Steuerung der Dynamik der digital gekoppelten Schleife und daher des Betriebsverhaltens des Systems verwendet wird. Der Term F(s) bezeichnet die Laplace-Übertragungsfunktion des Filters.
Eine Übertragungsfunktion des geschlossenen digital gekoppelten Regelkreises gemäß 1 lässt sich durch die Gleichung (1) darstellen: H(s) = do(s)/di(s) = KF(s)/{s + KF(s)} (1)Dabei bedeuten:

H(s): die Übertragungsfunktion des geschlossenen Kreises
s: die Laplace-Variable
di(s): das Referenz-Eingangssignal
do(s): ein Ausgangssignal
K: die Umwandlungsverstärkung
F(s): die Schleifenfehler-Übertragungsfunktion

Die Schleifenfehler-Funktion lässt sich durch die Gleichung (2) darstellen: {di(s) – do(s)}/di(s) = di(s)/di(s) = s/{s + KF(s)} (2)Dabei bedeutet:

de(s): ein Schleifenfehler-Signal

Eine Übertragungsfunktion des offenen digital gekoppelten Regelkreises gemäß 1 lässt sich durch die Gleichung (3) darstellen: G(s) = KF(s)/s (3)
Ein Verfahren zur Steuerung des digital gekoppelten Regelkreissystems gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung wird nun im Folgenden unter Bezugnahme auf 9 näher erläutert, wobei 9 ein Ablaufdiagramm ist, aus dem die einzelnen Schritte bei dem Verfahren zur Steuerung des in 1 dargestellten digital gekoppelten Regelkreises ersichtlich sind.
Zunächst erfolgt die Eingabe eines digitalen Referenzsignals X (Schritt 10) und die Eingabe des dynamischen Digitalsignals Y, das mit dem eingegebenen digitalen Referenzsignal X verglichen werden soll (Schritt 20). Das dynamische Digitalsignal wird dann von dem eingegebenen digitalen Referenzsignal subtrahiert (Schritt 30).
Das digital gekoppelte Regelkreissystem ermittelt nun, ob das Fehlersignal, das als Ergebnis dieser Subtraktion erzeugt wird, positiv ist (Schritt 40). Ist das Fehlersignal positiv, wandelt der N-Bit-Digital/Analog-Wandler das Fehlersignal in ein Analogsignal um (Schritt 50). Ist das Fehlersignal jedoch nicht positiv, wird dieses in sein Zweierkomplement umgewandelt (Schrift 60) und an den N-Bit-Digital/Analog-Wandler 90 übertragen, wo es in ein Analog-signal umgewandelt wird (Schritt 50). Das Ausgangssignal des N-Bit-Digital/Analog-Wandler 90 wird gefiltert und an eine Ladepumpe übertragen (Schritt 70).
10 ist ein Blockschaltbild des digital gekoppelten Regelkreis in einem Festplatten-Spindelmotorantrieb und zeigt das digital gekoppelte Regelkreissystem, an das eine Telegraf-Anlaufschaltung, eine referenzmodellfolgende Sanftumschalt-Schaltung, eine referenzmodellfolgende Winkelverzögerungs-Schaltung und eine referenzmodellfolgende Ausblendschaltung angeschlossen sind.
Das digital gekoppelten Regelkreissystem unterhält mittels Rückmeldeinformation eine spezielle digitale Beziehung zwischen dem digitalen Referenzsignal und dem dynamischen Digitalsignal.
Wie vorstehend beschrieben, werden die Nachteile des konventionellen Standes der Technik dadurch vermieden, dass ein digital gekoppelten Regelkreissystem vorgesehen ist, welches bei integrierten Motorantriebsschaltungen für Anwendungen bei bürstenlosen Mehrphasen-Gleichstrommotor-Antrieben mit Permanentmagnet das digitale Eingangssignal entsprechend einem digitalen Referenzsignal koppeln kann, und zwar durch Verwendung eines digitalen Zählers, eines Registers und einer arithmetischen logischen Schaltung anstelle eines phasengekoppelten und eines frequenzgekoppelten Regelkreises. Die Schaltung ist so ausgelegt, dass auf einen spannungsgesteuerten Oszillator verzichtet werden kann.
Selbstverständlich können verschiedene weitere Änderungen bzw. Abwandlungen der vorstehend beschriebenen Maßnahmen einfach vorgenommen werden, ohne dass dabei der Umfang der vorliegenden Erfindung, wie er in den beigefügten Patentansprüchen definiert ist, verlassen wird.

Claims

Digitalgekoppelter Regelkreis, mit: ersten und zweiten Zählertakt-Steuereinheiten (10, 11), die eine Einrichtung zum Empfangen eines Taktsignals und eines Nulldurchgangs-Signals und einer Einrichtung zum entsprechenden Erzeugen von ersten und zweiten Zählertakt-Signalen aufweisen; ersten und zweiten Zählern (20, 21) mit einer Einrichtung zum Empfangen eines Zähler-Freigabe-Signals und einem Rücksetzsignal, wobei die Zähler jeweils zum Empfangen der ersten und zweiten Zählertakt-Signale eingerichtet sind, welche durch die erste und zweite Zählertakt-Steuereinheit (10, 11) erzeugt werden, und welche zum abwechselnden Zählen von Zeitabschnitten zwischen steigenden und fallenden Flanken des Nulldurchgangs-Signals eingerichtet sind; einer Datenübertragungs-Steuereinheit (30) mit einer Einrichtung zum Empfangen des Nulldurchgangs-Signals und einer Einrichtung zum Erzeugen von ersten und zweiten Datenübertragungs-Steuersignalen, so dass nur der erste oder der zweite Zähler während eines logisch hochliegenden Zeitabschnitts oder eines logisch tiefliegenden Zeitabschnitts des Nulldurchgangs-Signals Daten auf einer Datenbuslinie übertragen kann; einer ersten Datenübertragungsschaltung (40) mit einer Einrichtung zum Empfangen eines Ausgangssignals des ersten Zählers (20) und des durch die Datenübertragungs-Steuereinheit (30) erzeugten Datenübertragungs-Steuersignals, und mit einer Einrichtung zum Ausgeben eines den in dem ersten Zähler (20) gespeicherten Daten entsprechenden Signals aus dem ersten Zähler (20) in Entsprechung zu dem eingegebenen ersten Datenübertragungs-Steuersignal unter dem logisch tiefliegenden Zeitabschnitt des Nulldurchgangs-Signals; einer zweiten Datenübertragungsschaltung (41) mit einer Einrichtung zum Empfangen eines Ausgangssignals aus dem zweiten Zähler (21) und dem von der Datenübertragungs-Steuereinheit (30) erzeugten zweiten Datenübertragungs-Steuersignals, sowie mit einer Einrichtung zum Ausgeben eines den in dem zweiten Zähler (21) gespeicherten Daten entsprechenden Signals aus dem zweiten Zähler (21) in Entsprechung zu dem eingegebenen zweiten Datenübertragungs-Steuersignal unter dem logisch hochliegenden Zeitabschnitt des Nulldurchgangs-Signals; einem Einerkomplement-Umwandler (50) mit einer Einrichtung zum Empfangen von Ausgangssignalen aus der ersten und der zweiten Datenübertragungs-Schaltung, zum Durchführen einer logischen OR-Operation auf die Eingangs-Signale in einer exakten bitweisen Ordnung und zum Umwandeln des Ergebnisses in ein Einerkomplement-Signal durch Invertieren des Ergebnisses; einem N-Bit-Register (60) mit einer Einrichtung zum Empfangen eines Lese-/Schreib-Signals eines Rücksetzsignals, eines seriellen Taktsignals und eines externen, seriellen Digitalsignals, welches über einen externen Mikroprozessor oder einen seriellen Eingabe-Ausgabe-Anschluss programmiert ist, und zum Ausgeben eines digitalen Referenzsignals; einem N-Bit-Addierer (70) mit einer Einrichtung zum Empfangen des Einerkomplement-Signals und des digitalen Referenzsignals, zum Empfangen einer logischen „1" durch ein Übertragungsbit-Signal und zum Eingeben dieser logischen „1" in die niederwertigste Bit-Position, wodurch „1" zu dem niederwertigsten Bit des Einerkomplements addiert wird, um dadurch ein Zweierkomplement zu bilden, und zum Subtrahieren der übertragenen Digitaldaten von dem digitalen Referenzsignal durch Addieren des Zweierkomplements mit dem durch das N-Bit-Register (60) eingegebene, digitale Referenzsignal; einem Binärdatenumwandler (80) mit einer Einrichtung zum Empfangen der subtrahierten Ausgabe von dem N-Bit-Addierer (70) und einem Übertragungsbit des höchstwertigsten Bits, und zum Umwandeln der von dem N-Bit-Addierer (70) ausgegebenen Eingabe-Differenz in Binärdaten durch Erzeugen einer Dif ferenz ohne Abweichung oder eines Einerkomplements der Differenz entsprechend dem Wert des Übertragungsbits des höchstwertigsten Bits; einem N-Bit-Digital/Analog-Umwandler (90) mit einer Einrichtung zum Empfangen eines Ausgangssignals von dem Binärdatenumwandler und des Übertragungsbit des höchstwertigsten Bits, und zum Umwandeln des Digitalsignals von dem Binärdatenumwandler (80) in ein Analog-Signal; und einem Filter (100) mit einer Einrichtung zum Empfang eines Ausgangssignals von dem N-Bit-Digital/Analog-Umwandler (90), und zum Bereitstellen einer Kompensation für den digital gekoppelten Regelkreis.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei die Datenübertragungs-Steuereinheit (30) einen Invertierer (31) und erste und zweite NOR-Gatter (32, 33) umfasst; und das erste NOR-Gatter (32) zum Empfangen des Nulldurchgangs-Signals und einer Ausgabe von dem zweiten NOR-Gatter (33) eingerichtet ist und eine Einrichtung zum Erzeugen eines ersten Datenübertragungs-Steuersignals durch Ausführen einer logischen NOO-Operation aufweist; und das zweite NOR-Gatter (33) zum Empfangen des Nulldurchgangs-Signals, nachdem dieses durch den Invertierer (31) invertiert worden ist, und einer Ausgabe aus dem ersten NOR-Gatter (32) eingerichtet ist, und eine Einrichtung zum Erzeugen eines zweiten Datenübertragungs-Steuersignals durch Ausführen einer logischen NOR-Operation aufweist.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei die erste Datenübertragungsschaltung (40) N AND-Gatter umfasst, wobei N eine natürliche Zahl ist und die N AND-Gatter zum Empfangen des von der Datenübetragungs-Steuereinheit (30) erzeugten ersten Datenübertragungs-Steuersignals als eine Eingabe eingerichtet sind und eine Einrichtung zum Empfangen von N-Bit-Aus gabe-Signalen aufweisen, welche von dem ersten Zähler (20) als weitere Eingabe erzeugt werden, und zum Bestimmen, ob das Ausgangssignal aus dem ersten Zähler (20) entsprechend des ersten Datenübertragungs-Steuersignals übertragen werden soll.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei die zweite Datenübertragungsschaltung (41) N AND-Gatter umfasst, wobei N eine natürliche Zahl ist, und die N AND-Gatter zum Empfangen des von der Datenübertragungs-Steuereinheit (30) erzeugten zweiten Datenübertragung-Steuersignals als eine Eingabe eingerichtet sind und eine Einrichtung zum Empfangen von N-Bit-Ausgabe-Signalen aufweist, welche von dem zweiten Zähler (21) als weitere Eingabe erzeugt werden, und wobei die zweite Datenübertragungsschaltung (41) eingerichtet ist, um dadurch zu bestimmen, ob das Ausgangssignal von dem zweiten Zähler (21) entsprechend des eingegebenen zweiten Datenübertragungs-Steuersignals übertragen werden soll.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei der Einerkomplement-Umwandler (50) N NOR-Gatter umfasst, wobei N die natürliche Zahl ist, und die N NOR-Gatter zum Empfangen von Ausgangssignalen von der ersten Datenübertragungsschaltung (40) als eine Eingabe eingerichtet sind und eine Einrichtung zum Empfangen von Ausgangssignalen von der zweiten Datenübertragungsschaltung (41) als eine weitere Eingabe aufweisen; und wobei der Einerkomplement-Umwandler (50) zum Ausführen einer logischen OR-Operation auf die beiden Signale eingerichtet ist und das Ergebnis der logischen OR-Operation invertiert, um dadurch ein Einerkomplement zu formen.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei der Binärdatenumwandler (80) N EX-NOR-Gatter aufweist, wobei N eine natürliche Zahl ist und die N EX-NOR-Gatter zum Empfangen des Übertragungsbits des höchstwertigsten Bits von dem N-Bit-Addierer (70) als eine Eingabe eingerichtet sind und eine Einrichtung zum Empfangen von N Summenbit-Ausgaben als eine andere Eingabe aufweisen und wobei der Binärdatenumwandler (80) durch Puffern der Daten oder durch Invertieren der Summenbit-Signalausgabe entsprechend des eingegebenen Übertragungsbits des höchstwertigen Bits Binärdaten bildet.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei der N-Bit-Addierer (70) ein N-Bit-Parallel-Volladdierer ist.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei die Übertragungsfunktion durch die folgende Gleichung dargestellt wird: H(s) = do(s)/di(s) = KF(s)/{s + KF(s)}wobei H(s) die Übertragungsfunktion des geschlossenen Kreises ist, s die Laplace-Variable, di (s) das Referenz-Eingangssignal, do (s) ein Ausgangssignal, K die Umwandlungsverstärkung, und F(s) die Schleifenfehler-Übertragungsfunktion.
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei das Schleifenfehler-Signal durch die folgende Gleichung dargestellt wird: {di(s) – do(s)}/di(s) = de(s)/di(s) = s/{s + KF(s)}
Digitalgekoppelter Regelkreis nach Anspruch 1, wobei die Übertragungsfunktion des offenen Kreises G(s) durch die folgende Gleichung ausgedrückt wird: G(s) = KF(s)/s.
Verfahren zum Steuern eines digitalgekoppelten Regelkreises, welches die folgenden Schritte aufweist: Empfangen eines digitalen Referenzsignals und eines dynamischen Digitalsignals; Erzeugen eines Fehlersignals durch Subtrahieren des dynamischen Digitalsignals von dem digitalen Referenzsignal; Bestimmen, ob das Fehlersignal positiv ist; Umwandeln des Fehlersignals in ein Analogsignal, falls das Fehlersignal positiv ist; Umwandeln des Fehlersignals in ein Zweierkomplement und anschließend Umwandeln des Zweierkomplements in ein Analogsignal, falls das Fehlersignal negativ ist; und Filtern des Analogsignals, um ein Ausgangssignal zu erzeugen und das Ausgangssignal an eine Ladungspumpe liefern.