JP3757322B2 - デジタル同期ループ - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、入力される実際のデジタル信号と基準デジタル信号を同期させるためにフィードバックループを使用するシステムとして定義できるようなデジタル同期ループに関し、より詳しくは、永久磁石形ブラシレス多位相直流モータ駆動回路における位相同期ループ(PLL:Phase Locked Loop) と周波数同期ループ(FLL:Frequency Locked Loop) の代わりに、デジタルカウンタとレジスタ、そして算術論理回路を使用して、入力されるデジタル信号を基準デジタル信号に同期させることができ、しかも電圧制御発振器を使用しないで構成でき、デジタルデータ通信、デジタル映像処理およびマルチ・メディア通信分野に応用範囲の拡張ができるデジタル同期ループに関する。
【０００２】
【従来の技術】
位相同期ループ(PLL) と周波数同期ループ(FLL) は位相と周波数を制御するために多様な電子分野で使用される。
【０００３】
しかしながら、前記位相同期ループ(PLL) または周波数同期ループ(FLL) システムはシステムが制限された周波数範囲内でのみしか動作しないという一番大きな問題点がある。また、システムに重大な機械的または電子的な外乱(disturbance) が与えられた場合には特定周波数範囲でのロック状態を逸脱する恐れがあるという問題点もある。
【０００４】
このような位相同期ループシステムの問題点を解決するため、周波数同期ループシステムと位相同期ループシステムを一つのシステムにて構成して二つのループと二つの検出器が作られた。
【０００５】
このような方法の従来技術として、共通的に二つのループを有し、ループフィルターと電圧制御発振器(VCO) が連結されているループ・ブランチ(loop branch) に共通に結合されている周波数検出器と位相検出器とで構成されたテレビジョン受像機に関する技術が米国特許番号第5,272,534 号（登録日付：1992年５月５日) の“自動チューニング制御装置を有するテレビジョン受像機(Television receiver with automatic tuning control）”に開示されている。
【０００６】
また、相互接続されている位相同期ループと周波数同期ループを形成する電圧制御発振器に関する技術が米国特許番号第4,929,918 号( 登録日付：1989年６月７日) の“システムレベルで自由発振周波数をセッティングして流動的に調節できる電圧制御発振器(Setting and dynamically adjusting VCO free-running frequency at system level)”に開示されている。
【０００７】
このような技術で、周波数同期ループは一つのデジタル／アナログ変換器を有しており、位相同期ループは他の一つのデジタル／アナログ変換器と共に電圧制御発振器を有している。
【０００８】
また、他の例として、第１番目のフィードバック経路を構成する周波数同期ループと第２番目のフィードバック経路を構成する位相同期ループに使用される電圧制御発振器に関する技術が米国特許番号第4,890,071 号( 登録日付：1989年12月26日) の“位相同期ループと周波数同期ループを複合した方式を使用した信号発生器(Signal generator utilizing a combined phase locked and frequency locked loop)”に開示されている。
【０００９】
【発明が解決しようとする課題】
上記従来技術では、上記のように必ず電圧制御発振器を含んでいる。
しかしながら、電圧制御発振器がもともとアナログ装置であることは既に知られた周知のことである。そして、かかる電圧制御発振器の使用時の問題は位相同期ループの模擬実験(simulation)で存在するが、内部にフィードバック・ループを有する位相同期ループでは特にアナログ信号がデジタル信号に変換される時に問題点が発生する。例えば、モータの速度制御において、位相同期ループのロックイン・タイム(Lock-in time)、検証特性(Verification characteristics)およびトランジスタ・レベル模擬実験では常に困難で煩わしい点があり、位相同期ループを最適化させることはもっと難しい作業になる。
【００１０】
【課題を解決するための手段】
本発明は上述の課題を解決するために、クロック信号とゼロ・クロス信号を入力として受けて、前記入力されたゼロ・クロス信号の論理的レベルが“ロー”区間の間と“ハイ”区間の間に各々交互にカウントできるようにカウンタクロック信号を発生させる第１、第２カウンタクロック制御器と、
クリア信号、リセット信号および前記第１及び第２カウンタクロック制御器から出力されるカウンタクロック信号を入力として受けて、前記入力されたカウンタクロック信号により前記ゼロ・クロス信号の下降縁と上昇縁とから各々交互にゼロ・クロス信号の各区間周期をカウントする第１、第２カウンタと、
ゼロ・クロス信号を入力として受けて、ゼロ・クロス信号の論理的レベルが“ロー”区間の間または“ハイ”区間の間にデータバスを通じて前記第１カウンタまたは第２カウンタのカウンティング・データが伝送されるように制御するための第１、第２データ伝送制御信号を発生させるデータ伝送制御器と、
前記第１カウンタの出力信号と前記データ伝送制御器から出力された第１データ伝送制御信号を入力として受けて、前記入力された第１データ伝送制御信号により前記ゼロ・クロス信号の論理的レベルが“ロー”である区間の間に前記第１カウンタの出力信号を次の段に伝送する第１データ伝送部と、
前記第２カウンタの出力信号と前記データ伝送制御器から出力された第２データ伝送制御信号を入力として受けて、前記入力された第２データ伝送制御信号により前記ゼロ・クロス信号の論理的レベルが“ハイ”である区間の間に前記第２カウンタの出力信号を次の段に伝送する第２データ伝送部と、
この第１、第２データ伝送部の出力を入力として受けて、前記入力された各ビット別の２つの信号を論理和した後、その結果を再び反転させて１の補数に変換させる１の補数変換部と、
リード／ライト信号、リセット信号、直列クロック信号および外部のマイクロプロセッサまたは入出力直列ポートを通じてプログラムされる外部デジタル直列信号を入力として受けて、前記入力されたデジタル直列信号を貯蔵して基準デジタル信号として次の段に伝達する機能を有するＮ−ビット・レジスタと、
前記１の補数変換部の出力信号および前記Ｎ−ビット・レジスタに貯蔵された信号を入力として受け、かつキャリビットとして論理“１" を最下位ビットに受けて、前記１の補数変換部の出力信号（１の補数形態) の最下位ビットに前記キャリビットである論理“１" を加えることにより２の補数形態を作った後、これと前記Ｎ−ビット・レジスタを通じて入力される基準デジタル信号とを加えることにより、前記基準デジタル信号（被減数) と前記第１または第２データ伝送部を通じて入力されるデジタルデータ（減数) を減算するＮ−ビット加算手段と、このＮ−ビット加算手段からの減算されたデータと最上位キャリビットを入力として受けて、前記入力された最上位キャリビットに応じて前記減算されたデータをそのまま出力する、または、１の補数に変換して出力することにより前記減算されたデータを２進形態のデータに変換させる２進データ変換部と、
この２進データ変換部の出力信号と前記最上位キャリビットを入力として受けて、前記入力された２進データ変換部のデジタル出力信号をアナログ信号に変換して出力するＮ−ビット・デジタル／アナログ変換部と、
前記Ｎ−ビット・デジタル／アナログ変換器の出力信号を入力として受けて、全体回路の利得を補正する補正手段とを具備するデジタル同期ループとする。
【００１１】
また、本発明は、デジタル基準信号を入力として受けるステップと、比較対象として流動的なデジタル信号を入力として受けるステップと、前記入力されたデジタル基準信号から前記流動的なデジタル信号を減算するステップと、前記で減算した結果から出た誤差信号が正数であるかどうかを判断するステップと、前記で判断した結果から出た誤差信号が正数である場合、誤差信号をＮ−ビット・デジタル／アナログ変換器でアナログ信号に変換するステップと、前記で判断した結果から出た誤差信号が正数でない場合、２の補数に変換してＮ−ビット・デジタル／アナログ変換器に送るステップと、前記Ｎ−ビット・デジタル／アナログ変換器の出力信号をフィルタリングして充電ポンプに送るステップとからなるデジタル同期ループの制御方法とする。
【００１２】
【発明の実施の形態】
次に添付図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に基づくデジタル同期ループのブロック回路図である。
この図１に示されているように、本発明の実施の形態に基づくデジタル同期ループは、
クロック信号とゼロ・クロス信号を入力として受けて、入力されたゼロ・クロス信号の論理的レベルの“ロー" 区間の間と“ハイ" 区間の間に各々交互にカウンティングできるようにカウンタクロック信号を発生させる第１、第２カウンタクロック制御器10、11と、
クリア信号、リセット信号、および前記第１、第２カウンタクロック制御器10、11から出力されたカウンタクロック信号を入力として受けて、入力されるカウンタクロック信号に従い前記ゼロ・クロス信号の下降縁と上昇縁から各々交互にゼロ・クロス信号の各区間周期をカウンティングする第１、第２カウンタ20、21と、
前記ゼロ・クロス信号を入力として受けて、ゼロ・クロス信号の論理的レベルの“ロー" 区間の間または“ハイ" 区間の間にデータバスを通じて前記第１カウンタ20または第２カウンタ21のカウンティングデータが伝送できるように制御する第１、第２データ伝送制御信号DATA＿A 、DATA＿B を発生させるデータ伝送制御器30と、
前記第１カウンタ20の出力信号a0〜a n-1 と前記データ伝送制御器30から出力された第１データ伝送制御信号DATA＿A を入力として受けて、入力された第１データ伝送制御信号DATA＿A により前記ゼロ・クロス信号の論理的レベルが“ロー" である区間の間に前記第１カウンタ20の出力信号を次の段に伝送する第１データ伝送部40と、
前記第２カウンタ21の出力信号b0〜b n-1 と前記データ伝送制御器30から出力された第２データ伝送制御信号DATA＿B を入力として受けて、入力された第２データ伝送制御信号DATA＿B により前記ゼロ・クロス信号の論理的レベルが“ハイ" である区間の間に前記第２カウンタ21の出力信号を次の段に伝送する第２データ伝送部41と、
前記第１、第２データ伝送部40、41の出力を入力として受けて、入力される各ビット別の２つの信号を論理和した後、その結果を再び反転させて１の補数に変換させる１の補数変換部50と、
リード／ライト信号、リセット信号、直列クロック信号及び外部のマイクロプロセッサまたは入出力直列ポートを通ってプログラムされる外部デジタル直列信号を入力として受け、入力されたデジタル直列信号を貯蔵し、基準デジタル信号として次の段に伝達する機能を有するＮ−ビット・レジスタ60と、
前記１の補数変換部50の出力信号および前記Ｎ−ビット・レジスタ60の出力信号Q0〜Q n-1 を入力として受け、かつキャリビットCiとして論理“１" を最下位ビットLSB として受けて、前記１の補数変換部50の出力信号（１の補数形態) の最下位ビットに前記キャリビットである論理“１" を加えることにより２の補数形態を作った後、これと前記Ｎ−ビット・レジスタ60を通じて入力される基準デジタル信号とを加えることにより、前記基準デジタル信号X n-1 〜X0と前記第１または第２データ伝送部40、41を通じて入力されるデジタル信号Y n-1 〜Y0を加算するＮ−ビット加算手段としてのＮ−ビット並列全加算器70と、
このＮ−ビット並列全加算器70を通って出力される減算されたデータS n-1 〜S0と最上位キャリビットC0を入力として受けて、入力された最上位キャリビットC0に応じて前記減算されたデータをそのまま出力する、または、１の補数に変換させて出力することにより、前記減算されたデータを２進形態のデータに変換させる２進データ変換部80と、
この２進データ変換部80の出力信号と前記最上位キャリビットC0を入力として受けて、入力された２進データ変換部80のデジタル出力信号をアナログ信号に変換して出力するＮ−ビット・デジタル／アナログ変換器90と、
このＮ−ビット・デジタル／アナログ変換器90の出力信号を入力として受けて、全体回路の利得を補正して充電ポンプに送るフィルタ100 とからなっている。
【００１３】
図６は前記データ伝送制御器３０の詳細回路および真理値表である。この図６に示されているように、前記データ伝送制御器30は、インバータ31と、第１、第２NOR ゲート32、33とで構成されているが、前記第1NORゲート32は、ゼロ・クロス信号と前記第２NOR ゲート33からの出力を入力として受けて、否定論理和を実行して第１データ伝送制御信号DATA＿A を発生させ、前記第２NOR ゲート33は、前記インバータ31により反転されたゼロ・クロス信号と前記第１NOR ゲート32からの出力を入力として受けて、否定論理和を実行して第２データ伝送制御信号DATA＿B)を発生させるようになっている。
【００１４】
また、図１に示されているように、前記第１データ伝送部40は、前記第１データ伝送制御信号DATA＿A を各々一つの入力として受け、かつ前記第１カウンタ20から出力されるＮ−ビットの出力信号a0〜a n-1 を各々他の一つの入力として受けて、入力された第１データ伝送制御信号DATA＿A に従い第１カウンタ20の出力信号を伝送するかどうかを決定するＮ個のAND ゲート 401〜40n から構成されている。
【００１５】
さらに、前記第２データ伝送部41は、前記第２データ伝送制御信号DATA＿B を各々一つの入力として受け、かつ前記第２カウンタ21から出力されるＮ−ビットの出力信号b0〜b n-1 を各々他の一つの入力として受けて、入力された第２データ伝送制御信号DATA＿B に従い第２カウンタ21の出力信号を伝送するかどうかを決定するＮ個のAND ゲート401 〜40n から構成されている。
【００１６】
また、前記１の補数変換部50は、前記第１データ伝送部40の出力信号を各々一つの入力として受け、かつ前記第２データ伝送部41の出力信号を各々他の一つの入力として受けて、入力された２つの信号を論理和して、その結果を反転させて１の補数に変換させるＮ個のNOR ゲート501 〜50n から構成されている。
【００１７】
さらに、前記２進データ変換部80は、前記Ｎ−ビット並列全加算器70の出力信号の最上位キャリビット信号C0を各々一つの入力として受け、かつ減算されたデータであるＮ個の和ビット出力信号S0〜S n-1 を各々他の一つの入力として受けて、入力された最上位キャリビットC0に従いバッファ機能を実行する、または、前記和ビット出力信号を反転させて２進データに変換させるＮ個の排他−否定論理和（EX-NOR) ゲート801 〜80n から構成されている。
【００１８】
図10は本発明の実施の形態に基づくデジタル同期ループを用いたハードディスクスピンドルモータ駆動回路を示す。この駆動回路は、電圧制御発振器を使用しないで、デジタルカウンタとレジスタ、そして算術論理回路を使用して入力される実際デジタル信号を基準デジタル信号に同期させるデジタル同期ループ110 と、
センサのないブラシレス永久磁石形直流モータ駆動において、デッドポイント(dead point)、ヘッドスティキング(head sticking) および初期起動トルクの不足による問題を解決するため、大きい起動トルクを発生させてモータを起動させられるテレグラフ・スタート回路120 と、
モータの駆動出力段に位置しているスイッチング素子のターン・オフ時間を制御することによりスイッチング電流の変化比を減らし、スパイクなどにより誘発されるパワーラインへの再循環電流を防ぎ、スナバ回路の使用を減少させるモデル追従形ソフト・スイッチング回路130 と、
ゼロ・クロスポイントの検出後、デジタル角を遅延させて最適のスイッチングポイント( センターポイント) を検出するモデル追従形デジタル角遅延回路140 と、
位相整流後、間違って認識されたゼロ・クロスにより誘発されるノイズ信号をマスキングするモデル追従形デジタルマスキング回路150 と、
６−ビット・シフトレジスタからなり、モータの駆動出力段に供給する６つの状態の整流順次信号を発生させるモデル追従形整流信号発生回路160 と、
各モータのコイルで発生する逆起電力を比較して逆起電力のゼロ・クロス信号を検出し、逆起電力の電圧を論理レベルに変化させる比較器170 と、
前記モデル追従形整流信号発生回路160 から出力される整流信号を入力として受けて、入力された信号の位相を選択して前記モデル追従形デジタルマスキング回路に出力する位相選択器180 と、
前記モデル追従形整流信号発生回路160 から出力される整流信号を入力として受けて、入力された整流信号による内部スイッチング素子のオン／オフによりモータを駆動させるモータ駆動回路190 とで構成されている。
【００１９】
上記のように構成されている本発明の実施の形態に基づくデジタル同期ループの動作は次のようである。
【００２０】
まず、図４と図５に示されている第１、第２カウンタクロック制御器10、11は図１に示されている第１、第２カウンタ20、21が交互に動作できるようにカウンタクロックを提供する機能を有する。
図４の第１カウンタクロック制御器10は、インバータ10−１、第１アーミング（Arming）フリップフロップ10−２、ゲートコントロールフリップフロップ10−３、ナンドゲート10−４、アンドゲート10−５、アンドゲート10−６で構成される。図５の第２カウンタクロック制御器11は、インバータ11−１、第２アーミング（Arming）フリップフロップ11−２、ゲートコントロールフリップフロップ11−３、オアゲート11−４、アンドゲート11−５で構成される。これら２つのカウンタクロック制御器10、11は基本的には同一のものである。
【００２１】
この第１、第２カウンタクロック制御器10、11および第１、第２カウンタ20、21の動作を考察して見ると、まず、ゼロ・クロス信号の上昇縁になると、前記第２カウンタクロック制御器11から出力されるクロック信号により第２カウンタ21はカウンティングを開始し、第１カウンタ20はカウンティング動作を中止する。しかしながら、ゼロ・クロス信号の下降縁になると、前記第１カウンタクロック制御器10がクロック信号を前記第１カウンタ20に供給することにより、前記第２カウンタ21はカウンティング動作を中止し、前記第１カウンタ20はカウンティング動作を開始する。この時、前記第１、第２カウンタ20、21はまた他の新しい時点でゼロ・クロス信号が発生する前にリセットされるべきである。
【００２２】
前記のようなリセット動作は、モータが起動している間のゼロ・クロス信号のエッジが変わる前の雑音またはスパイク信号をマスキングするための時間であるマスキング・タイムの終わりに、または、モータが運転している間のゼロ・クロス信号のエッジが変わる前の整流のためのスイッチングポイント前の特定開始点からスイッチングポイント後の拡張点まで連続的なソフトスイッチング作業が進行される時間であるソフト・スイッチング・タイムの終わりに発生する。
【００２３】
図２および図３は本発明の実施の形態に基づくデジタル同期ループにおける第１、第２カウンタオーバーフロー制御信号発生器を示す。図２の第１カウンタオーバーフロー制御信号発生器は、アンドゲート22とインバータ23で構成される。図３の第２カウンタオーバーフロー制御信号発生器は、アンドゲート24とインバータ25で構成される。
【００２４】
ここで、もし、第１または第２カウンタ20、21にオーバーフロー( 飽和) が発生すると、特にモータ起動時にオーバーフローが発生すると、前記第１または第２オーバーフロー制御信号発生器から出力されるオーバーフロー制御信号は直ちに第１または第２カウンタ20、21のカウンティング作業を中止させ、一番最近のカウンティングデータを貯蔵する。しかしながら、前記第１カウンタ20がカウンティング動作をしている間に第２カウンタ21でオーバーフローが発生する場合は次のように決定すべき２つの条件が要求される。即ち、その一つはゼロ・クロス信号が現れないことであり、他の一つはもしゼロ・クロス信号が現れる場合でも長い時間のゼロ・クロス信号でないことである。そして、前者の条件が満足されると、第１カウンタ20が直ちにカウンティングを開始でき、後者の条件が満足されると、第１カウンタ20はゼロ・クロス信号のエッジが“ロー”から“ハイ”に変わるまで待ってからカウンティングを開始できる。
【００２５】
図１は本発明の実施の形態に基づくデジタル同期ループのブロック図であり、デジタル同期ループシステムの全体構成を示している。この構成では、２つのＮ−ビットカウンタ( 第１カウンタ20、第２カウンタ21) が存在し、そして、各々のカウンタでカウンティングしたデータはデータ伝送制御器30から出力される第１、第２データ伝送制御信号DATA＿A 、DATA＿B により伝送可否が決定される。
【００２６】
データ伝送制御器30の詳細回路とその真理表が図６に図示されている。データ伝送制御器30の動作を真理表を通じて考察してみると、入力されたゼロ・クロス信号が“１" である場合、前記ゼロ・クロス信号とインバータ31により反転された信号が２つのNOR ゲート31、32の各々の一つの入力として入力されることにより、第２NOR ゲート33の出力Ｑは“１" になり、その反転出力Ｑバーは“０" になる。ここで、第２NOR ゲート33の出力Ｑは第２データ伝送制御信号DATA＿B になり、その反転出力Ｑバーは第１データ伝送制御信号DATA＿A になる。逆に、入力されたゼロ・クロス信号が“０" である場合、第２データ伝送制御信号DATA＿B は“０" 、第１データ伝送制御信号DATA＿A は“１" になる。
【００２７】
従って、ゼロ・クロス信号の論理レベルにより一つのカウンタのカウンティング結果のみを次の段に伝送できるようになる。例えば、ゼロ・クロス信号の論理的レベルが“ハイ" である場合、前記第２データ伝送制御信号DATA＿B により図１の第２データ伝送部41がイネーブルされて第２カウンタ21のカウンティング結果が１の補数変換部50に伝送されるようになり、前記１の補数変換部50の出力信号はＮ−ビット並列全加算器70の減数入力Y0〜Y n-1 として入力されるようになる。逆に、ゼロ・クロス信号が" ０" である場合、前記第１データ伝送制御信号DATA＿A により第１データ伝送部40がイネーブルされて第１カウンタ20のカウンティング結果が伝送される。
【００２８】
次に、図１に図示されているＮ−ビット・レジスタ60について説明する。Ｎ−ビット・レジスタ60は、外部マイクロコンピュータを通じて入力されるデータを貯蔵する、または、外部直列ポートを通じてプログラミングできるように設計された直列ポートレジスタである。モータの速度制御において、要求されるモータの速度が入出力直列ポートより直列ポートレジスタ（Ｎ−ビット・レジスタ60）に入力される。そして、直列ポートレジスタ（Ｎ−ビット・レジスタ60）の出力信号は直接にＮ−ビット並列全加算器70の被減数入力X0〜X n-1 に供給される。
【００２９】
図７は図１に示されているデジタル同期ループにおいて、デジタル／アナログ変換器90の詳細回路図である。このデジタル／アナログ変換器10は、インバータ901 〜90n 、抵抗Ｒ、２Ｒ、スイッチ911 〜91n 、演算増幅器92を有して、R/2Rラダー・ネットワーク構造にて構成されている。使用者はこのR/2Rラダー・ネットワーク形デジタル／アナログ変換器を性能と費用を考慮して適切に選択すれば良い。
【００３０】
以下、カウンタとＮ−ビット並列全加算器を使用してモータ速度を制御する方法についてより詳細に説明する。前述したように、モータ速度において、要求されるモータの基準速度は外部の直列ポートによりデジタル形式にてプログラムされる、または、外部マイクロコンピュータにより入力されてＮ−ビット・レジスタ60に貯蔵される。
【００３１】
次に、前記第１または第２カウンタ20、21によりカウンティングされるモータの流動的な実際速度は、一時的に並列カウンタレジスタ（図示せず）に貯蔵される、または、データバス制御器により直接にＮ−ビット並列全加算器70に伝達され、このようなモータの基準速度と実際速度との間の差異は前記Ｎ−ビット並列全加算器70により計算される。
【００３２】
前記Ｎ−ビット並列全加算器70によりモータの基準速度と実際速度間の差異を計算する場合において、２の補数システムを使用することにより負数を表現して減算を実行できる。減算の実行において、減算されるべきモータの実際速度がカウンティングされたデータは減数であり、２の補数に変わって既に入力されたモータの基準速度を表示するデータである被減数に加えられる。ここで、前記モータの実際速度がカウンティングされたデータを２の補数に変えるため、一応図１に示されている１の補数変換部50により１の補数に変換させた後、前記Ｎ−ビット並列全加算器70の特定キャリビットCiを論理“１" にてセッティングさせることにより２の補数による減算が可能になる。
【００３３】
結果的に、前記Ｎ−ビット並列全加算器70の出力はモータの基準速度と実際速度間の差異を示す。さらに、前記Ｎ−ビット並列全加算器70の最上位キャリビットC0は減算結果が負数または正数であるかを示すようになる。そして、もし最上位キャリビットC0が“１" である場合、減算結果は正数であり、その減算結果は２進形態のデータである。逆に、最上位キャリビットC0が“０" である場合、減算結果は負数であり、その減算結果は２の補数形態のデータである。この場合には２の補数形態のデータを２進形態のデータにまた変換させるべきである。
【００３４】
２の補数形態のデータを２進形態のデータに変換させるため、図１に示された２進データ変換部80を使用するが、この２進データ変換部80はＮ個のEX-NORゲート801 〜80n で構成されている。即ち、Ｎ個のEX−NOR ゲート801 〜80n は、前記Ｎ−ビット並列全加算器70の各々の和ビット出力S0〜S n-1 と最上位キャリビットC0とを比較することにより、もし減算結果が正数である場合（C0＝“１”）はバッファ機能として作用して減算結果をそのまま出力し、もし減算結果が負数である場合（C0＝“０”）は１の補数に変換させて２進形態のデータを出力する。結局、Ｎ個のEX-NORゲート801 〜80n で構成されている２進データ変換部80の機能は、減算結果をＮ−ビット・デジタル／アナログ変換器90に送る前に２進形態のデータに変換させることである。
【００３５】
ところが、前述したように、前記２進データ変換部80は減算結果が負数である場合、単に１の補数への変換のみが可能である。１の補数を２の補数に変換させるためには、出力された“１" の補数に“１" を加えないといけない。しかしながら、かかる作業のための他の一つの加算器を使用するとすれば、費用的に非常に負担になる問題があって、性能と費用を相互に考慮しないといけないので、実際はそれができなくなる。そして、減算結果が負数である場合、ワン・カウントの正確度を失うということであり、モータの実際回転速度が基準速度より遅いということを意味する。
【００３６】
しかし、前記のような変換作業を通じて、前記Ｎ−ビット・デジタル／アナログ変換器90に送るモータの基準速度と実際速度との差異である誤差信号を得ることができる。そして、もし減算結果の誤差信号が正数であると、この信号は２進形態のデータであるから、前記Ｎ−ビット・デジタル／アナログ変換器90はＮ−ビットが全部使用されて作動されるようになり、もし減算結果の誤差信号が負数であると、ワン・カウントの正確度が損失されるから前記Ｎ−ビット・デジタル／アナログ変換器90は上位( Ｎ−１) のみが使用されるようになる。このようにワン・ビットの正確度の損失はデジタル／アナログ変換器90のビットの数により解決できる。言い換えると、デジタル／アナログ変換器90の総ビット数が充分に多いと、前記のようなワン・ビットの損失は非常に小さくて無視できる。
【００３７】
最上位キャリビットC0は減算結果を示す符号ビットであると同時に、前述のよに減算結果が正数の場合（C0＝“１”) であるか、または負数の場合（C0＝“０”) であるかを示す。ここで、もし減算結果が正数である場合はモータの実際速度が基準速度より早いということを意味するのでモータは減速される必要がある。逆に、減算結果が負数である場合はモータの実際速度が基準速度より遅いということを意味するのでモータは加速される必要がある。もし、減算結果の誤差信号が“１" であると、モータ速度が一番望ましい状態であり、この場合、何等の動作も要求されない。
【００３８】
図８は、本発明の実施の形態に基づくデジタル同期ループの全体的な動作を概念的に示したブロック図である。この図８に示されているブロック200 はＮ−ビット並列全加算器70によるモータの基準速度(X) と実際速度(Y) との減算動作を示す。また、ブロック210 はループ・フィルタ伝達関数F(s)であり、ブロック220 はデジタル／アナログ変換による変換利得(K) であり、ブロック230 は単位フィードバック利得(1) である。前記ループ・フィルタはデジタル同期ループシステムを制御するために使用される回路であり、F(s)は前記フィルタの伝達関数をラプラス変換して示したものである。
【００３９】
ここで、図８に示されているデジタル同期ループの閉ループ伝達関数を数式にて表現すると、次のようである。
H(s) ＝ do(s) / di(s)＝ KF(s) /｛ s＋KF(s) ｝………… (1)
｛ H(s) ：閉ループ伝達関数、s ：ラプラス変数、
K：デジタル／アナログ変換による変換利得、
di(s)：基準入力信号、do(s) ：出力信号、
F(s) ：ループ・フィルター伝達関数｝
【００４０】
また、ループ誤差関数を数式にて表現すると、次のようである。
｛ di(s)ーdo(s) ｝/ di(s) ＝ de(s) / di(s)＝ s /｛ s＋KF(s) ｝…(2)
｛ de(s)：ループ誤差信号｝
【００４１】
また、図８に示されているデジタル同期ループの開ループ伝達関数を数式にて表現すると、次のようである。
G(s)＝ KF(s) / s
｛ G(s) ：開ループ伝達関数｝
【００４２】
次に、本発明の実施の形態に基づくデジタル同期ループシステムの制御方法について説明する。図９は、図１に示されているデジタル同期ループの制御方法を示す制御流れ図である。この図に示されるように、まず、デジタル基準信号(X) を入力として受けて（ステップS10)、その後、入力されたデジタル基準信号(X) と比較するために流動的に変化するデジタル信号(Y) を入力として受ける（ステップS20)。そして、前記デジタル基準信号(X) から前記流動的なデジタル信号(Y) を減算する（ステップS30)。そして、減算結果から出た誤差信号が正数であるかを判断し（ステップS40)、その結果、もし誤差信号が正数である場合、その誤差信号をＮ−ビット・デジタル／アナログ変換器によりアナログ信号に変換させ（ステップS50)、もし誤差信号が正数でない場合、その誤差信号を２の補数に変換してＮ−ビット・デジタル／アナログ変換器に送る（ステップS60,S50)。そして、Ｎ−ビット・デジタル／アナログ変換器の出力信号をフィルタリングして充電ポンプに送る（ステップS70)。
【００４３】
最後に、図10は本発明の実施の形態に基づくハードディスクスピンドルモータ駆動回路におけるデジタル同期ループの全体ブロック図であり、本発明の実施の形態に基づくデジタル同期ループシステムにテレグラフ・スタート回路120 、モデル追従形ソフト・スイッチング回路130 、デジタル角遅延回路140 、および、デジタルマスキング回路150 を結合させたシステムである。
【００４４】
結論的に、本発明で提案するデジタル同期ループシステムは基準デジタル信号と出力される信号との特定なデジタル関係を維持するためにフィードバックを使用するシステムとして定義することができる。
【００４５】
【発明の効果】
このように本発明のデジタル同期ループによれば、永久磁石形ブラシレス多位相直流モータ駆動回路において、位相同期ループと周波数同期ループの代わりに、デジタルカウンタとレジスタ、および、算術論理回路を使用して、入力されるデジタル信号を基準デジタル信号に同期させることができ、しかも電圧制御発振器を使用しないで構成でき、デジタルデータ通信、デジタル映像処理およびマルチメディア通信分野などへの応用範囲の拡張も可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に基づくデジタル同期ループのブロック回路図。
【図２】図１に示したデジタル同期ループにおける第１カウンタオーバーフロー制御信号発生器の詳細回路図。
【図３】図１に示したデジタル同期ループにおける第２カウンタオーバーフロー制御信号発生器の詳細回路図。
【図４】図１に示したデジタル同期ループにおける第１カウンタクロック制御器の詳細回路図および信号波形図。
【図５】図１に示したデジタル同期ループにおける第２カウンタクロック制御器の詳細回路図および信号波形図。
【図６】図１に示したデジタル同期ループにおけるデータ伝送制御器の詳細回路図および真理値図。
【図７】図１に示したデジタル同期ループにおけるデジタル／アナログ変換器の詳細回路図。
【図８】図１に示したデジタル同期ループにおける全体的な動作を概念的に示したブロック図。
【図９】図１に示したデジタル同期ループにおける制御方法を示す制御流れ図。
【図１０】本発明の実施の形態に基づくデジタル同期ループを用いたハードディスクスピンドルモータ駆動回路の全体ブロック図。
【符号の説明】
１０、１１ 第１、第２カウンタクロック制御器
２０、２１ 第１、第２カウンタ
３０ データ伝送制御器
３１ インバータ
３２ 第１NOR ゲート
３３ 第２NOR ゲート
４０、４１ 第１、第２データ伝送部
４０1 〜４０n 、４１1 〜４１n ＡＮＤゲート
５０ １の補数変換部
５０1 〜５０n ＮＯＲゲート
６０ Ｎ−ビット・レジスタ
７０ Ｎ−ビット並列全加算器
８０ ２進データ変換部
８０1 〜８０n 排他−否定論理和ゲート
９０ Ｎ−ビット・デジタル／アナログ変換器
１００ フィルタ
１１０ デジタル同期ループ
１２０ テレグラフ・スタート回路
１３０ モデル追従形ソフト・スイッチング回路
１４０ モデル追従形デジタル角遅延回路
１５０ モデル追従形デジタルマスキング回路
１６０ モデル追従形整流信号発生回路
１７０ 比較器
１８０ 位相選択器
１９０ モータ駆動回路
【発明が属する技術分野】
本発明は、入力される実際のデジタル信号と基準デジタル信号を同期させるためにフィードバックループを使用するシステムとして定義できるようなデジタル同期ループに関し、より詳しくは、永久磁石形ブラシレス多位相直流モータ駆動回路における位相同期ループ(PLL:Phase Locked Loop) と周波数同期ループ(FLL:Frequency Locked Loop) の代わりに、デジタルカウンタとレジスタ、そして算術論理回路を使用して、入力されるデジタル信号を基準デジタル信号に同期させることができ、しかも電圧制御発振器を使用しないで構成でき、デジタルデータ通信、デジタル映像処理およびマルチ・メディア通信分野に応用範囲の拡張ができるデジタル同期ループに関する。
【０００２】
【従来の技術】
位相同期ループ(PLL) と周波数同期ループ(FLL) は位相と周波数を制御するために多様な電子分野で使用される。
【０００３】
しかしながら、前記位相同期ループ(PLL) または周波数同期ループ(FLL) システムはシステムが制限された周波数範囲内でのみしか動作しないという一番大きな問題点がある。また、システムに重大な機械的または電子的な外乱(disturbance) が与えられた場合には特定周波数範囲でのロック状態を逸脱する恐れがあるという問題点もある。
【０００４】
このような位相同期ループシステムの問題点を解決するため、周波数同期ループシステムと位相同期ループシステムを一つのシステムにて構成して二つのループと二つの検出器が作られた。
【０００５】
このような方法の従来技術として、共通的に二つのループを有し、ループフィルターと電圧制御発振器(VCO) が連結されているループ・ブランチ(loop branch) に共通に結合されている周波数検出器と位相検出器とで構成されたテレビジョン受像機に関する技術が米国特許番号第5,272,534 号（登録日付：1992年５月５日) の“自動チューニング制御装置を有するテレビジョン受像機(Television receiver with automatic tuning control）”に開示されている。
【０００６】
また、相互接続されている位相同期ループと周波数同期ループを形成する電圧制御発振器に関する技術が米国特許番号第4,929,918 号( 登録日付：1989年６月７日) の“システムレベルで自由発振周波数をセッティングして流動的に調節できる電圧制御発振器(Setting and dynamically adjusting VCO free-running frequency at system level)”に開示されている。
【０００７】
このような技術で、周波数同期ループは一つのデジタル／アナログ変換器を有しており、位相同期ループは他の一つのデジタル／アナログ変換器と共に電圧制御発振器を有している。
【０００８】
また、他の例として、第１番目のフィードバック経路を構成する周波数同期ループと第２番目のフィードバック経路を構成する位相同期ループに使用される電圧制御発振器に関する技術が米国特許番号第4,890,071 号( 登録日付：1989年12月26日) の“位相同期ループと周波数同期ループを複合した方式を使用した信号発生器(Signal generator utilizing a combined phase locked and frequency locked loop)”に開示されている。
【０００９】
【発明が解決しようとする課題】
上記従来技術では、上記のように必ず電圧制御発振器を含んでいる。
しかしながら、電圧制御発振器がもともとアナログ装置であることは既に知られた周知のことである。そして、かかる電圧制御発振器の使用時の問題は位相同期ループの模擬実験(simulation)で存在するが、内部にフィードバック・ループを有する位相同期ループでは特にアナログ信号がデジタル信号に変換される時に問題点が発生する。例えば、モータの速度制御において、位相同期ループのロックイン・タイム(Lock-in time)、検証特性(Verification characteristics)およびトランジスタ・レベル模擬実験では常に困難で煩わしい点があり、位相同期ループを最適化させることはもっと難しい作業になる。
【００１０】
【課題を解決するための手段】
本発明は上述の課題を解決するために、クロック信号とゼロ・クロス信号を入力として受けて、前記入力されたゼロ・クロス信号の論理的レベルが“ロー”区間の間と“ハイ”区間の間に各々交互にカウントできるようにカウンタクロック信号を発生させる第１、第２カウンタクロック制御器と、
クリア信号、リセット信号および前記第１及び第２カウンタクロック制御器から出力されるカウンタクロック信号を入力として受けて、前記入力されたカウンタクロック信号により前記ゼロ・クロス信号の下降縁と上昇縁とから各々交互にゼロ・クロス信号の各区間周期をカウントする第１、第２カウンタと、
ゼロ・クロス信号を入力として受けて、ゼロ・クロス信号の論理的レベルが“ロー”区間の間または“ハイ”区間の間にデータバスを通じて前記第１カウンタまたは第２カウンタのカウンティング・データが伝送されるように制御するための第１、第２データ伝送制御信号を発生させるデータ伝送制御器と、
前記第１カウンタの出力信号と前記データ伝送制御器から出力された第１データ伝送制御信号を入力として受けて、前記入力された第１データ伝送制御信号により前記ゼロ・クロス信号の論理的レベルが“ロー”である区間の間に前記第１カウンタの出力信号を次の段に伝送する第１データ伝送部と、
前記第２カウンタの出力信号と前記データ伝送制御器から出力された第２データ伝送制御信号を入力として受けて、前記入力された第２データ伝送制御信号により前記ゼロ・クロス信号の論理的レベルが“ハイ”である区間の間に前記第２カウンタの出力信号を次の段に伝送する第２データ伝送部と、
この第１、第２データ伝送部の出力を入力として受けて、前記入力された各ビット別の２つの信号を論理和した後、その結果を再び反転させて１の補数に変換させる１の補数変換部と、
リード／ライト信号、リセット信号、直列クロック信号および外部のマイクロプロセッサまたは入出力直列ポートを通じてプログラムされる外部デジタル直列信号を入力として受けて、前記入力されたデジタル直列信号を貯蔵して基準デジタル信号として次の段に伝達する機能を有するＮ−ビット・レジスタと、
前記１の補数変換部の出力信号および前記Ｎ−ビット・レジスタに貯蔵された信号を入力として受け、かつキャリビットとして論理“１" を最下位ビットに受けて、前記１の補数変換部の出力信号（１の補数形態) の最下位ビットに前記キャリビットである論理“１" を加えることにより２の補数形態を作った後、これと前記Ｎ−ビット・レジスタを通じて入力される基準デジタル信号とを加えることにより、前記基準デジタル信号（被減数) と前記第１または第２データ伝送部を通じて入力されるデジタルデータ（減数) を減算するＮ−ビット加算手段と、このＮ−ビット加算手段からの減算されたデータと最上位キャリビットを入力として受けて、前記入力された最上位キャリビットに応じて前記減算されたデータをそのまま出力する、または、１の補数に変換して出力することにより前記減算されたデータを２進形態のデータに変換させる２進データ変換部と、
この２進データ変換部の出力信号と前記最上位キャリビットを入力として受けて、前記入力された２進データ変換部のデジタル出力信号をアナログ信号に変換して出力するＮ−ビット・デジタル／アナログ変換部と、
前記Ｎ−ビット・デジタル／アナログ変換器の出力信号を入力として受けて、全体回路の利得を補正する補正手段とを具備するデジタル同期ループとする。
【００１１】
また、本発明は、デジタル基準信号を入力として受けるステップと、比較対象として流動的なデジタル信号を入力として受けるステップと、前記入力されたデジタル基準信号から前記流動的なデジタル信号を減算するステップと、前記で減算した結果から出た誤差信号が正数であるかどうかを判断するステップと、前記で判断した結果から出た誤差信号が正数である場合、誤差信号をＮ−ビット・デジタル／アナログ変換器でアナログ信号に変換するステップと、前記で判断した結果から出た誤差信号が正数でない場合、２の補数に変換してＮ−ビット・デジタル／アナログ変換器に送るステップと、前記Ｎ−ビット・デジタル／アナログ変換器の出力信号をフィルタリングして充電ポンプに送るステップとからなるデジタル同期ループの制御方法とする。
【００１２】
【発明の実施の形態】
次に添付図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に基づくデジタル同期ループのブロック回路図である。
この図１に示されているように、本発明の実施の形態に基づくデジタル同期ループは、
クロック信号とゼロ・クロス信号を入力として受けて、入力されたゼロ・クロス信号の論理的レベルの“ロー" 区間の間と“ハイ" 区間の間に各々交互にカウンティングできるようにカウンタクロック信号を発生させる第１、第２カウンタクロック制御器10、11と、
クリア信号、リセット信号、および前記第１、第２カウンタクロック制御器10、11から出力されたカウンタクロック信号を入力として受けて、入力されるカウンタクロック信号に従い前記ゼロ・クロス信号の下降縁と上昇縁から各々交互にゼロ・クロス信号の各区間周期をカウンティングする第１、第２カウンタ20、21と、
前記ゼロ・クロス信号を入力として受けて、ゼロ・クロス信号の論理的レベルの“ロー" 区間の間または“ハイ" 区間の間にデータバスを通じて前記第１カウンタ20または第２カウンタ21のカウンティングデータが伝送できるように制御する第１、第２データ伝送制御信号DATA＿A 、DATA＿B を発生させるデータ伝送制御器30と、
前記第１カウンタ20の出力信号a0〜a n-1 と前記データ伝送制御器30から出力された第１データ伝送制御信号DATA＿A を入力として受けて、入力された第１データ伝送制御信号DATA＿A により前記ゼロ・クロス信号の論理的レベルが“ロー" である区間の間に前記第１カウンタ20の出力信号を次の段に伝送する第１データ伝送部40と、
前記第２カウンタ21の出力信号b0〜b n-1 と前記データ伝送制御器30から出力された第２データ伝送制御信号DATA＿B を入力として受けて、入力された第２データ伝送制御信号DATA＿B により前記ゼロ・クロス信号の論理的レベルが“ハイ" である区間の間に前記第２カウンタ21の出力信号を次の段に伝送する第２データ伝送部41と、
前記第１、第２データ伝送部40、41の出力を入力として受けて、入力される各ビット別の２つの信号を論理和した後、その結果を再び反転させて１の補数に変換させる１の補数変換部50と、
リード／ライト信号、リセット信号、直列クロック信号及び外部のマイクロプロセッサまたは入出力直列ポートを通ってプログラムされる外部デジタル直列信号を入力として受け、入力されたデジタル直列信号を貯蔵し、基準デジタル信号として次の段に伝達する機能を有するＮ−ビット・レジスタ60と、
前記１の補数変換部50の出力信号および前記Ｎ−ビット・レジスタ60の出力信号Q0〜Q n-1 を入力として受け、かつキャリビットCiとして論理“１" を最下位ビットLSB として受けて、前記１の補数変換部50の出力信号（１の補数形態) の最下位ビットに前記キャリビットである論理“１" を加えることにより２の補数形態を作った後、これと前記Ｎ−ビット・レジスタ60を通じて入力される基準デジタル信号とを加えることにより、前記基準デジタル信号X n-1 〜X0と前記第１または第２データ伝送部40、41を通じて入力されるデジタル信号Y n-1 〜Y0を加算するＮ−ビット加算手段としてのＮ−ビット並列全加算器70と、
このＮ−ビット並列全加算器70を通って出力される減算されたデータS n-1 〜S0と最上位キャリビットC0を入力として受けて、入力された最上位キャリビットC0に応じて前記減算されたデータをそのまま出力する、または、１の補数に変換させて出力することにより、前記減算されたデータを２進形態のデータに変換させる２進データ変換部80と、
この２進データ変換部80の出力信号と前記最上位キャリビットC0を入力として受けて、入力された２進データ変換部80のデジタル出力信号をアナログ信号に変換して出力するＮ−ビット・デジタル／アナログ変換器90と、
このＮ−ビット・デジタル／アナログ変換器90の出力信号を入力として受けて、全体回路の利得を補正して充電ポンプに送るフィルタ100 とからなっている。
【００１３】
図６は前記データ伝送制御器３０の詳細回路および真理値表である。この図６に示されているように、前記データ伝送制御器30は、インバータ31と、第１、第２NOR ゲート32、33とで構成されているが、前記第1NORゲート32は、ゼロ・クロス信号と前記第２NOR ゲート33からの出力を入力として受けて、否定論理和を実行して第１データ伝送制御信号DATA＿A を発生させ、前記第２NOR ゲート33は、前記インバータ31により反転されたゼロ・クロス信号と前記第１NOR ゲート32からの出力を入力として受けて、否定論理和を実行して第２データ伝送制御信号DATA＿B)を発生させるようになっている。
【００１４】
また、図１に示されているように、前記第１データ伝送部40は、前記第１データ伝送制御信号DATA＿A を各々一つの入力として受け、かつ前記第１カウンタ20から出力されるＮ−ビットの出力信号a0〜a n-1 を各々他の一つの入力として受けて、入力された第１データ伝送制御信号DATA＿A に従い第１カウンタ20の出力信号を伝送するかどうかを決定するＮ個のAND ゲート 401〜40n から構成されている。
【００１５】
さらに、前記第２データ伝送部41は、前記第２データ伝送制御信号DATA＿B を各々一つの入力として受け、かつ前記第２カウンタ21から出力されるＮ−ビットの出力信号b0〜b n-1 を各々他の一つの入力として受けて、入力された第２データ伝送制御信号DATA＿B に従い第２カウンタ21の出力信号を伝送するかどうかを決定するＮ個のAND ゲート401 〜40n から構成されている。
【００１６】
また、前記１の補数変換部50は、前記第１データ伝送部40の出力信号を各々一つの入力として受け、かつ前記第２データ伝送部41の出力信号を各々他の一つの入力として受けて、入力された２つの信号を論理和して、その結果を反転させて１の補数に変換させるＮ個のNOR ゲート501 〜50n から構成されている。
【００１７】
さらに、前記２進データ変換部80は、前記Ｎ−ビット並列全加算器70の出力信号の最上位キャリビット信号C0を各々一つの入力として受け、かつ減算されたデータであるＮ個の和ビット出力信号S0〜S n-1 を各々他の一つの入力として受けて、入力された最上位キャリビットC0に従いバッファ機能を実行する、または、前記和ビット出力信号を反転させて２進データに変換させるＮ個の排他−否定論理和（EX-NOR) ゲート801 〜80n から構成されている。
【００１８】
図10は本発明の実施の形態に基づくデジタル同期ループを用いたハードディスクスピンドルモータ駆動回路を示す。この駆動回路は、電圧制御発振器を使用しないで、デジタルカウンタとレジスタ、そして算術論理回路を使用して入力される実際デジタル信号を基準デジタル信号に同期させるデジタル同期ループ110 と、
センサのないブラシレス永久磁石形直流モータ駆動において、デッドポイント(dead point)、ヘッドスティキング(head sticking) および初期起動トルクの不足による問題を解決するため、大きい起動トルクを発生させてモータを起動させられるテレグラフ・スタート回路120 と、
モータの駆動出力段に位置しているスイッチング素子のターン・オフ時間を制御することによりスイッチング電流の変化比を減らし、スパイクなどにより誘発されるパワーラインへの再循環電流を防ぎ、スナバ回路の使用を減少させるモデル追従形ソフト・スイッチング回路130 と、
ゼロ・クロスポイントの検出後、デジタル角を遅延させて最適のスイッチングポイント( センターポイント) を検出するモデル追従形デジタル角遅延回路140 と、
位相整流後、間違って認識されたゼロ・クロスにより誘発されるノイズ信号をマスキングするモデル追従形デジタルマスキング回路150 と、
６−ビット・シフトレジスタからなり、モータの駆動出力段に供給する６つの状態の整流順次信号を発生させるモデル追従形整流信号発生回路160 と、
各モータのコイルで発生する逆起電力を比較して逆起電力のゼロ・クロス信号を検出し、逆起電力の電圧を論理レベルに変化させる比較器170 と、
前記モデル追従形整流信号発生回路160 から出力される整流信号を入力として受けて、入力された信号の位相を選択して前記モデル追従形デジタルマスキング回路に出力する位相選択器180 と、
前記モデル追従形整流信号発生回路160 から出力される整流信号を入力として受けて、入力された整流信号による内部スイッチング素子のオン／オフによりモータを駆動させるモータ駆動回路190 とで構成されている。
【００１９】
上記のように構成されている本発明の実施の形態に基づくデジタル同期ループの動作は次のようである。
【００２０】
まず、図４と図５に示されている第１、第２カウンタクロック制御器10、11は図１に示されている第１、第２カウンタ20、21が交互に動作できるようにカウンタクロックを提供する機能を有する。
図４の第１カウンタクロック制御器10は、インバータ10−１、第１アーミング（Arming）フリップフロップ10−２、ゲートコントロールフリップフロップ10−３、ナンドゲート10−４、アンドゲート10−５、アンドゲート10−６で構成される。図５の第２カウンタクロック制御器11は、インバータ11−１、第２アーミング（Arming）フリップフロップ11−２、ゲートコントロールフリップフロップ11−３、オアゲート11−４、アンドゲート11−５で構成される。これら２つのカウンタクロック制御器10、11は基本的には同一のものである。
【００２１】
この第１、第２カウンタクロック制御器10、11および第１、第２カウンタ20、21の動作を考察して見ると、まず、ゼロ・クロス信号の上昇縁になると、前記第２カウンタクロック制御器11から出力されるクロック信号により第２カウンタ21はカウンティングを開始し、第１カウンタ20はカウンティング動作を中止する。しかしながら、ゼロ・クロス信号の下降縁になると、前記第１カウンタクロック制御器10がクロック信号を前記第１カウンタ20に供給することにより、前記第２カウンタ21はカウンティング動作を中止し、前記第１カウンタ20はカウンティング動作を開始する。この時、前記第１、第２カウンタ20、21はまた他の新しい時点でゼロ・クロス信号が発生する前にリセットされるべきである。
【００２２】
前記のようなリセット動作は、モータが起動している間のゼロ・クロス信号のエッジが変わる前の雑音またはスパイク信号をマスキングするための時間であるマスキング・タイムの終わりに、または、モータが運転している間のゼロ・クロス信号のエッジが変わる前の整流のためのスイッチングポイント前の特定開始点からスイッチングポイント後の拡張点まで連続的なソフトスイッチング作業が進行される時間であるソフト・スイッチング・タイムの終わりに発生する。
【００２３】
図２および図３は本発明の実施の形態に基づくデジタル同期ループにおける第１、第２カウンタオーバーフロー制御信号発生器を示す。図２の第１カウンタオーバーフロー制御信号発生器は、アンドゲート22とインバータ23で構成される。図３の第２カウンタオーバーフロー制御信号発生器は、アンドゲート24とインバータ25で構成される。
【００２４】
ここで、もし、第１または第２カウンタ20、21にオーバーフロー( 飽和) が発生すると、特にモータ起動時にオーバーフローが発生すると、前記第１または第２オーバーフロー制御信号発生器から出力されるオーバーフロー制御信号は直ちに第１または第２カウンタ20、21のカウンティング作業を中止させ、一番最近のカウンティングデータを貯蔵する。しかしながら、前記第１カウンタ20がカウンティング動作をしている間に第２カウンタ21でオーバーフローが発生する場合は次のように決定すべき２つの条件が要求される。即ち、その一つはゼロ・クロス信号が現れないことであり、他の一つはもしゼロ・クロス信号が現れる場合でも長い時間のゼロ・クロス信号でないことである。そして、前者の条件が満足されると、第１カウンタ20が直ちにカウンティングを開始でき、後者の条件が満足されると、第１カウンタ20はゼロ・クロス信号のエッジが“ロー”から“ハイ”に変わるまで待ってからカウンティングを開始できる。
【００２５】
図１は本発明の実施の形態に基づくデジタル同期ループのブロック図であり、デジタル同期ループシステムの全体構成を示している。この構成では、２つのＮ−ビットカウンタ( 第１カウンタ20、第２カウンタ21) が存在し、そして、各々のカウンタでカウンティングしたデータはデータ伝送制御器30から出力される第１、第２データ伝送制御信号DATA＿A 、DATA＿B により伝送可否が決定される。
【００２６】
データ伝送制御器30の詳細回路とその真理表が図６に図示されている。データ伝送制御器30の動作を真理表を通じて考察してみると、入力されたゼロ・クロス信号が“１" である場合、前記ゼロ・クロス信号とインバータ31により反転された信号が２つのNOR ゲート31、32の各々の一つの入力として入力されることにより、第２NOR ゲート33の出力Ｑは“１" になり、その反転出力Ｑバーは“０" になる。ここで、第２NOR ゲート33の出力Ｑは第２データ伝送制御信号DATA＿B になり、その反転出力Ｑバーは第１データ伝送制御信号DATA＿A になる。逆に、入力されたゼロ・クロス信号が“０" である場合、第２データ伝送制御信号DATA＿B は“０" 、第１データ伝送制御信号DATA＿A は“１" になる。
【００２７】
従って、ゼロ・クロス信号の論理レベルにより一つのカウンタのカウンティング結果のみを次の段に伝送できるようになる。例えば、ゼロ・クロス信号の論理的レベルが“ハイ" である場合、前記第２データ伝送制御信号DATA＿B により図１の第２データ伝送部41がイネーブルされて第２カウンタ21のカウンティング結果が１の補数変換部50に伝送されるようになり、前記１の補数変換部50の出力信号はＮ−ビット並列全加算器70の減数入力Y0〜Y n-1 として入力されるようになる。逆に、ゼロ・クロス信号が" ０" である場合、前記第１データ伝送制御信号DATA＿A により第１データ伝送部40がイネーブルされて第１カウンタ20のカウンティング結果が伝送される。
【００２８】
次に、図１に図示されているＮ−ビット・レジスタ60について説明する。Ｎ−ビット・レジスタ60は、外部マイクロコンピュータを通じて入力されるデータを貯蔵する、または、外部直列ポートを通じてプログラミングできるように設計された直列ポートレジスタである。モータの速度制御において、要求されるモータの速度が入出力直列ポートより直列ポートレジスタ（Ｎ−ビット・レジスタ60）に入力される。そして、直列ポートレジスタ（Ｎ−ビット・レジスタ60）の出力信号は直接にＮ−ビット並列全加算器70の被減数入力X0〜X n-1 に供給される。
【００２９】
図７は図１に示されているデジタル同期ループにおいて、デジタル／アナログ変換器90の詳細回路図である。このデジタル／アナログ変換器10は、インバータ901 〜90n 、抵抗Ｒ、２Ｒ、スイッチ911 〜91n 、演算増幅器92を有して、R/2Rラダー・ネットワーク構造にて構成されている。使用者はこのR/2Rラダー・ネットワーク形デジタル／アナログ変換器を性能と費用を考慮して適切に選択すれば良い。
【００３０】
以下、カウンタとＮ−ビット並列全加算器を使用してモータ速度を制御する方法についてより詳細に説明する。前述したように、モータ速度において、要求されるモータの基準速度は外部の直列ポートによりデジタル形式にてプログラムされる、または、外部マイクロコンピュータにより入力されてＮ−ビット・レジスタ60に貯蔵される。
【００３１】
次に、前記第１または第２カウンタ20、21によりカウンティングされるモータの流動的な実際速度は、一時的に並列カウンタレジスタ（図示せず）に貯蔵される、または、データバス制御器により直接にＮ−ビット並列全加算器70に伝達され、このようなモータの基準速度と実際速度との間の差異は前記Ｎ−ビット並列全加算器70により計算される。
【００３２】
前記Ｎ−ビット並列全加算器70によりモータの基準速度と実際速度間の差異を計算する場合において、２の補数システムを使用することにより負数を表現して減算を実行できる。減算の実行において、減算されるべきモータの実際速度がカウンティングされたデータは減数であり、２の補数に変わって既に入力されたモータの基準速度を表示するデータである被減数に加えられる。ここで、前記モータの実際速度がカウンティングされたデータを２の補数に変えるため、一応図１に示されている１の補数変換部50により１の補数に変換させた後、前記Ｎ−ビット並列全加算器70の特定キャリビットCiを論理“１" にてセッティングさせることにより２の補数による減算が可能になる。
【００３３】
結果的に、前記Ｎ−ビット並列全加算器70の出力はモータの基準速度と実際速度間の差異を示す。さらに、前記Ｎ−ビット並列全加算器70の最上位キャリビットC0は減算結果が負数または正数であるかを示すようになる。そして、もし最上位キャリビットC0が“１" である場合、減算結果は正数であり、その減算結果は２進形態のデータである。逆に、最上位キャリビットC0が“０" である場合、減算結果は負数であり、その減算結果は２の補数形態のデータである。この場合には２の補数形態のデータを２進形態のデータにまた変換させるべきである。
【００３４】
２の補数形態のデータを２進形態のデータに変換させるため、図１に示された２進データ変換部80を使用するが、この２進データ変換部80はＮ個のEX-NORゲート801 〜80n で構成されている。即ち、Ｎ個のEX−NOR ゲート801 〜80n は、前記Ｎ−ビット並列全加算器70の各々の和ビット出力S0〜S n-1 と最上位キャリビットC0とを比較することにより、もし減算結果が正数である場合（C0＝“１”）はバッファ機能として作用して減算結果をそのまま出力し、もし減算結果が負数である場合（C0＝“０”）は１の補数に変換させて２進形態のデータを出力する。結局、Ｎ個のEX-NORゲート801 〜80n で構成されている２進データ変換部80の機能は、減算結果をＮ−ビット・デジタル／アナログ変換器90に送る前に２進形態のデータに変換させることである。
【００３５】
ところが、前述したように、前記２進データ変換部80は減算結果が負数である場合、単に１の補数への変換のみが可能である。１の補数を２の補数に変換させるためには、出力された“１" の補数に“１" を加えないといけない。しかしながら、かかる作業のための他の一つの加算器を使用するとすれば、費用的に非常に負担になる問題があって、性能と費用を相互に考慮しないといけないので、実際はそれができなくなる。そして、減算結果が負数である場合、ワン・カウントの正確度を失うということであり、モータの実際回転速度が基準速度より遅いということを意味する。
【００３６】
しかし、前記のような変換作業を通じて、前記Ｎ−ビット・デジタル／アナログ変換器90に送るモータの基準速度と実際速度との差異である誤差信号を得ることができる。そして、もし減算結果の誤差信号が正数であると、この信号は２進形態のデータであるから、前記Ｎ−ビット・デジタル／アナログ変換器90はＮ−ビットが全部使用されて作動されるようになり、もし減算結果の誤差信号が負数であると、ワン・カウントの正確度が損失されるから前記Ｎ−ビット・デジタル／アナログ変換器90は上位( Ｎ−１) のみが使用されるようになる。このようにワン・ビットの正確度の損失はデジタル／アナログ変換器90のビットの数により解決できる。言い換えると、デジタル／アナログ変換器90の総ビット数が充分に多いと、前記のようなワン・ビットの損失は非常に小さくて無視できる。
【００３７】
最上位キャリビットC0は減算結果を示す符号ビットであると同時に、前述のよに減算結果が正数の場合（C0＝“１”) であるか、または負数の場合（C0＝“０”) であるかを示す。ここで、もし減算結果が正数である場合はモータの実際速度が基準速度より早いということを意味するのでモータは減速される必要がある。逆に、減算結果が負数である場合はモータの実際速度が基準速度より遅いということを意味するのでモータは加速される必要がある。もし、減算結果の誤差信号が“１" であると、モータ速度が一番望ましい状態であり、この場合、何等の動作も要求されない。
【００３８】
図８は、本発明の実施の形態に基づくデジタル同期ループの全体的な動作を概念的に示したブロック図である。この図８に示されているブロック200 はＮ−ビット並列全加算器70によるモータの基準速度(X) と実際速度(Y) との減算動作を示す。また、ブロック210 はループ・フィルタ伝達関数F(s)であり、ブロック220 はデジタル／アナログ変換による変換利得(K) であり、ブロック230 は単位フィードバック利得(1) である。前記ループ・フィルタはデジタル同期ループシステムを制御するために使用される回路であり、F(s)は前記フィルタの伝達関数をラプラス変換して示したものである。
【００３９】
ここで、図８に示されているデジタル同期ループの閉ループ伝達関数を数式にて表現すると、次のようである。
H(s) ＝ do(s) / di(s)＝ KF(s) /｛ s＋KF(s) ｝………… (1)
｛ H(s) ：閉ループ伝達関数、s ：ラプラス変数、
K：デジタル／アナログ変換による変換利得、
di(s)：基準入力信号、do(s) ：出力信号、
F(s) ：ループ・フィルター伝達関数｝
【００４０】
また、ループ誤差関数を数式にて表現すると、次のようである。
｛ di(s)ーdo(s) ｝/ di(s) ＝ de(s) / di(s)＝ s /｛ s＋KF(s) ｝…(2)
｛ de(s)：ループ誤差信号｝
【００４１】
また、図８に示されているデジタル同期ループの開ループ伝達関数を数式にて表現すると、次のようである。
G(s)＝ KF(s) / s
｛ G(s) ：開ループ伝達関数｝
【００４２】
次に、本発明の実施の形態に基づくデジタル同期ループシステムの制御方法について説明する。図９は、図１に示されているデジタル同期ループの制御方法を示す制御流れ図である。この図に示されるように、まず、デジタル基準信号(X) を入力として受けて（ステップS10)、その後、入力されたデジタル基準信号(X) と比較するために流動的に変化するデジタル信号(Y) を入力として受ける（ステップS20)。そして、前記デジタル基準信号(X) から前記流動的なデジタル信号(Y) を減算する（ステップS30)。そして、減算結果から出た誤差信号が正数であるかを判断し（ステップS40)、その結果、もし誤差信号が正数である場合、その誤差信号をＮ−ビット・デジタル／アナログ変換器によりアナログ信号に変換させ（ステップS50)、もし誤差信号が正数でない場合、その誤差信号を２の補数に変換してＮ−ビット・デジタル／アナログ変換器に送る（ステップS60,S50)。そして、Ｎ−ビット・デジタル／アナログ変換器の出力信号をフィルタリングして充電ポンプに送る（ステップS70)。
【００４３】
最後に、図10は本発明の実施の形態に基づくハードディスクスピンドルモータ駆動回路におけるデジタル同期ループの全体ブロック図であり、本発明の実施の形態に基づくデジタル同期ループシステムにテレグラフ・スタート回路120 、モデル追従形ソフト・スイッチング回路130 、デジタル角遅延回路140 、および、デジタルマスキング回路150 を結合させたシステムである。
【００４４】
結論的に、本発明で提案するデジタル同期ループシステムは基準デジタル信号と出力される信号との特定なデジタル関係を維持するためにフィードバックを使用するシステムとして定義することができる。
【００４５】
【発明の効果】
このように本発明のデジタル同期ループによれば、永久磁石形ブラシレス多位相直流モータ駆動回路において、位相同期ループと周波数同期ループの代わりに、デジタルカウンタとレジスタ、および、算術論理回路を使用して、入力されるデジタル信号を基準デジタル信号に同期させることができ、しかも電圧制御発振器を使用しないで構成でき、デジタルデータ通信、デジタル映像処理およびマルチメディア通信分野などへの応用範囲の拡張も可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に基づくデジタル同期ループのブロック回路図。
【図２】図１に示したデジタル同期ループにおける第１カウンタオーバーフロー制御信号発生器の詳細回路図。
【図３】図１に示したデジタル同期ループにおける第２カウンタオーバーフロー制御信号発生器の詳細回路図。
【図４】図１に示したデジタル同期ループにおける第１カウンタクロック制御器の詳細回路図および信号波形図。
【図５】図１に示したデジタル同期ループにおける第２カウンタクロック制御器の詳細回路図および信号波形図。
【図６】図１に示したデジタル同期ループにおけるデータ伝送制御器の詳細回路図および真理値図。
【図７】図１に示したデジタル同期ループにおけるデジタル／アナログ変換器の詳細回路図。
【図８】図１に示したデジタル同期ループにおける全体的な動作を概念的に示したブロック図。
【図９】図１に示したデジタル同期ループにおける制御方法を示す制御流れ図。
【図１０】本発明の実施の形態に基づくデジタル同期ループを用いたハードディスクスピンドルモータ駆動回路の全体ブロック図。
【符号の説明】
１０、１１ 第１、第２カウンタクロック制御器
２０、２１ 第１、第２カウンタ
３０ データ伝送制御器
３１ インバータ
３２ 第１NOR ゲート
３３ 第２NOR ゲート
４０、４１ 第１、第２データ伝送部
４０1 〜４０n 、４１1 〜４１n ＡＮＤゲート
５０ １の補数変換部
５０1 〜５０n ＮＯＲゲート
６０ Ｎ−ビット・レジスタ
７０ Ｎ−ビット並列全加算器
８０ ２進データ変換部
８０1 〜８０n 排他−否定論理和ゲート
９０ Ｎ−ビット・デジタル／アナログ変換器
１００ フィルタ
１１０ デジタル同期ループ
１２０ テレグラフ・スタート回路
１３０ モデル追従形ソフト・スイッチング回路
１４０ モデル追従形デジタル角遅延回路
１５０ モデル追従形デジタルマスキング回路
１６０ モデル追従形整流信号発生回路
１７０ 比較器
１８０ 位相選択器
１９０ モータ駆動回路
Claims (12)
- クロック信号とゼロ・クロス信号を入力として受けて、前記入力されたゼロ・クロス信号の論理的レベルが“ロー”区間の間と“ハイ”区間の間に各々交互にカウントできるようにカウンタクロック信号を発生させる第１、第２カウンタクロック制御器と、
クリア信号、リセット信号および前記第１及び第２カウンタクロック制御器から出力されるカウンタクロック信号を入力として受けて、前記入力されたカウンタクロック信号により前記ゼロ・クロス信号の下降縁と上昇縁とから各々交互にゼロ・クロス信号の各区間周期をカウントする第１、第２カウンタと、
ゼロ・クロス信号を入力として受けて、ゼロ・クロス信号の論理的レベルが“ロー”区間の間または“ハイ”区間の間にデータバスを通じて前記第１カウンタまたは第２カウンタのカウンティング・データが伝送されるように制御するための第１、第２データ伝送制御信号を発生させるデータ伝送制御器と、
前記第１カウンタの出力信号と前記データ伝送制御器から出力された第１データ伝送制御信号を入力として受けて、前記入力された第１データ伝送制御信号により前記ゼロ・クロス信号の論理的レベルが“ロー”である区間の間に前記第１カウンタの出力信号を次の段に伝送する第１データ伝送部と、
前記第２カウンタの出力信号と前記データ伝送制御器から出力された第２データ伝送制御信号を入力として受けて、前記入力された第２データ伝送制御信号により前記ゼロ・クロス信号の論理的レベルが“ハイ”である区間の間に前記第２カウンタの出力信号を次の段に伝送する第２データ伝送部と、
前記第１、第２データ伝送部の出力を入力として受けて、前記入力された各ビット別の２つの信号を論理和した後、その結果を再び反転させて１の補数に変換させる１の補数変換部と、
リード／ライト信号、リセット信号、直列クロック信号および外部のマイクロプロセッサまたは入出力直列ポートを通じてプログラムされる外部デジタル直列信号を入力として受けて、前記入力されたデジタル直列信号を貯蔵して基準デジタル信号として次の段に伝達する機能を有するＮ−ビット・レジスタと、
前記１の補数変換部の出力信号および前記Ｎ−ビット・レジスタに貯蔵された信号を入力として受け、かつキャリビットとして論理“１”を最下位ビットに受けて、前記１の補数変換部の出力信号（１の補数形態）の最下位ビットに前記キャリビットである論理“１”を加えることにより２の補数形態を作った後、これと前記Ｎ−ビット・レジスタを通じて入力される基準デジタル信号と加えることにより、前記基準デジタル信号（被減数）と前記第１または第２データ伝送部を通じて入力されるデジタルデータ（減数）を減算するＮ−ビット加算手段と、
前記Ｎ−ビット加算手段からの減算されたデータと最上位キャリビットを入力として受けて、前記入力された最上位キャリビットに応じて前記減算されたデータをそのまま出力する、または、１の補数に変換して出力することにより前記減算されたデータを２進形態のデータに変換させる２進データ変換部と、
前記２進データ変換部の出力信号と前記最上位キャリビットを入力として受けて、前記入力された２進データ変換部のデジタル出力信号をアナログ信号に変換して出力するＮ−ビット・デジタル／アナログ変換器と、
前記Ｎ−ビット・デジタル／アナログ変換器の出力信号を入力として受けて、全体回路の利得を補正する補正手段とを具備することを特徴とするデジタル同期ループ。 - 前記データ伝送制御器は、インバータ、第１NOR ゲート及び第２NOR ゲートとからなっており、
前記第１NOR ゲートは、ゼロ・クロス信号と前記第２NOR ゲートの出力を入力として受けて、否定論理和を実行して第１データ伝送制御信号を発生させ、
前記第２NOR ゲートは、前記インバータにより反転されたゼロ・クロス信号と前記第１NOR ゲートの出力を入力として受けて、否定論理和を実行して第２データ伝送制御信号を発生させるように構成されることを特徴とする請求項１記載のデジタル同期ループ。 - 前記第１データ伝送部は、前記データ伝送制御器から出力される第１データ伝送制御信号を各々一つの入力として受け、かつ前記第１カウンタから出力されるＮ−ビットの出力信号を各々他の一つの入力として受けて、入力された第１データ伝送制御信号に応じて第１カウンタの出力信号を伝送するかどうかを決定するＮ個のAND ゲートからなることを特徴とする請求項１記載のデジタル同期ループ。
- 前記第２データ伝送部は、前記データ伝送制御器から出力される第２データ伝送制御信号を各々一つの入力として受け、かつ前記第２カウンタから出力されるＮ−ビットの出力信号を各々他の一つの入力として受けて、入力された第２データ伝送制御信号に応じて第２カウンタの出力信号を伝送するかどうかを決定するＮ個のAND ゲートからなることを特徴とする請求項１記載のデジタル同期ループ。
- 前記１の補数変換部は、前記第１データ伝送部の出力信号を各々一つの入力として受け、かつ前記第２データ伝送部の出力信号を各々他の一つの入力として受けて、入力された２つの信号を各々ビット論理和し、その結果を反転させて１の補数に変換させるＮ個のNOR ゲートからなることを特徴とする請求項１記載のデジタル同期ループ。
- 前記２進データ変換部は、前記Ｎ−ビット加算手段の最上位キャリビットを各々一つの入力として受け、かつＮ個の和ビット信号出力を各々他の入力として受けて、入力された最上位キャリビットに応じてバッファ機能を実行する、または、和ビット信号出力を反転させることにより２進データに変換させるＮ個の排他−否定論理和ゲートからなることを特徴とする請求項１記載のデジタル同期ループ。
- 前記Ｎ−ビット加算手段は、Ｎ−ビット並列全加算器からなることを特徴とする請求項１記載のデジタル同期ループ。
- 次のような閉ループ伝達関数を有することを特徴とする請求項１記載のデジタル同期ループ。
H(s) ＝ do(s)／di(s)＝ KF(s)／｛s＋KF(s)｝
｛H(s)：閉ループ伝達関数、s ：ラプラス変数、
K：デジタル／アナログ変換による変換利得、
di(s)：基準入力信号、do(s) ：出力信号、
F(s)：ループフィルター伝達関数｝ - 次のようなループ誤差関数を有することを特徴とする請求項１記載のデジタル同期ループ。
｛di(s)−do(s)｝／di(s) ＝ de(s)／di(s)＝ s／｛s＋KF(s)｝
｛de(s)：ループ誤差信号｝ - 次のような開ループ伝達関数を有することを特徴とする請求項１記載のデジタル同期ループ。
G(s)＝ KF(s)／s
｛G(s) ：開ループ伝達関数｝ - デジタル基準信号を入力として受けるステップと、
比較対象として流動的なデジタル信号を入力として受けるステップと、
前記入力されたデジタル基準信号から前記流動的なデジタル信号を減算するステップと、
前記で減算した結果から出た誤差信号が正数であるかどうかを判断するステップと、
前記で判断した結果、誤差信号が正数である場合、誤差信号をＮ−ビット・デジタル／アナログ変換器でアナログ信号に変換するステップと、
前記で判断した結果、誤差信号が正数でない場合、２の補数に変換しＮ−ビット・デジタル／アナログ変換器に送るステップと、
前記Ｎ−ビット・デジタル／アナログ変換器の出力信号をフィルタリングして充電ポンプに送るステップとからなることを特徴とするデジタル同期ループの制御方法。 - ハードディスクスピンドルモータ駆動回路の同期ループとして用い られることを特徴とする請求項１記載のデジタル同期ループ。
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