JP2924365B2 - ディジタル速度検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電動機のディジタル速
度制御装置のディジタル速度検出回路に関するものであ
る。

【０００２】

【従来の技術】近年、電動機のディジタル速度制御装置
の高性能化が進んでいる。これにともないディジタル速
度検出回路の高性能化が考案されている。

【０００３】図２に電動機のディジタル速度制御装置の
一般的構成を示す。図において、１７はマイコン、１８
は電力変換器、１９は電動機、２０はロータリエンコー
ダ、２１はＡ／Ｄコンバータ、２２はてい倍回路、２３
はディジタル速度検出回路、２４はタイマである。図に
示すように、ロータリエンコーダ２０の出力する電動機
１９の回転速度に比例した周波数を持つ９０度位相差２
相パルスＳ１１及びＳ１２は、てい倍回路２２により回
転方向別直列パルス即ちアップパルスＳ１３及びダウン
パルスＳ１４に変換されディジタル速度検出回路２３に
入力される。ディジタル速度検出回路２３は、タイマ２
４より出力されるサンプリングパルスＳ１６に同期し
て、今までに入力されたアップパルスＳ１３の総数と、
今までに入力されたダウンパルスＳ１４の総数の差、即
ち、サンプリング時点での位置データＤ１２と、前回の
サンプリングパルスＳ１６の入力に同期して出力した位
置データＤ１２を得た時点から、今回出力する位置デー
タＤ１２を得た時点までの時間データＤ１３をマイコン
１７に対して割り込みパルスＳ１５と同時に出力する。
マイコン１７は、ディジタル速度検出回路２３からの割
り込みパルスＳ１５により、ディジタル速度検出回路２
３から位置データＤ１２及び時間データＤ１３、また外
部から速度指令データＤ９を読み込み、前回の割り込み
パルスＳ１５の入力時に読み込んだ位置データＤ１２と
今回読み込んだ位置データＤ１２の差を今回読み込んだ
時間データＤ１３で除して必要な係数を乗ずることによ
り電動機の回転速度、即ち、速度フィードバックデータ
を得、さらに速度指令データと速度フィードバックデー
タから電流指令データを計算する。さらにマイコン２３
は、計算した電流指令データとＡ／Ｄコンバータ２１か
らの電流フィードバックデータＤ１１の差から電圧指令
Ｄ１０を計算し電力変換器１８に入力する。電力変換器
１８はマイコン２３からの電圧指令Ｄ１０に応じた電圧
を電動機１９に供給し、電動機は速度指令どうりの速度
で回転する。

【０００４】図３に従来のディジタル速度検出回路を示
す。図３において、２５はアップダウンカウンタ、２
６，２７，３０，３１はレジスタ、２８は基準クロック
発振回路、２９はアップカウンタ、３２は動作制御回
路、３３はＯＲゲート、３４は論理回路、３５，３６は
遅延回路である。

【０００５】以上のように構成された従来のディジタル
速度検出回路について、図３及び図５を参照しながらそ
の動作について説明する。アップダウンカウンタ２５は
アップパルスＳ１７の立ち上がりエッジでカウントアッ
プ，ダウンパルスＳ１８の立ち上がりエッジでカウント
ダウンする。レジスタ２６は、アップダウンカウンタ２
５の内容Ｄ１４をＳ２２の立ち上がりエッジでラッチす
る。レジスタ２７は、レジスタ２６の内容Ｄ１５をサン
プリングパルスＳ１９の立ち上がりエッジでラッチす
る。アップカウンタ２９は、アップパルスＳ１７及びダ
ウンパルスＳ１８より十分高い一定の周波数で発振する
基準クロック発振回路２８の出力するクロックＳ２４を
カウントアップし、信号Ｓ２３の立ち上がりエッジでク
リアされる。レジスタ３０は、アップカウンタ２９の内
容Ｄ１７を信号Ｓ２２の立ち上がりエッジでラッチす
る。レジスタ３１は、レジスタ３０の内容Ｄ１８をサン
プリングパルスＳ１９の立ち上がりエッジでラッチす
る。動作制御回路３２は、アップカウンタ２９をクリア
するタイミングを決定する信号Ｓ２３、レジスタ２６及
び３０がアップダウンカウンタ２５の内容Ｄ１４及びア
ップカウンタ２９の内容Ｄ１７をそれぞれラッチするタ
イミングを決定する信号Ｓ２２、及びマイコンへの割り
込みパルスを以下のように発生する。まず、動作制御回
路１０はＯＲゲート３３によりアップパルスＳ１７及び
ダウンパルスＳ１８の論理和信号Ｓ２０を発生させ、信
号Ｓ２０及びサンプリングパルスＳ１９を用いて論理回
路３４により、サンプリングパルスＳ１９入力後、次の
サンプリングパルスＳ１９が入力するまでの間に最初に
入力されるアップパルスＳ１７またはダウンパルスＳ１
８を検出する。この論理回路３４の出力信号Ｓ２１を遅
延回路３５で遅延させ信号Ｓ２２を発生する。さらに信
号Ｓ２２を遅延回路３６で遅延させ信号Ｓ２３を発生す
る。なお、マイコンへの割り込みパルスはサンプリング
パルスＳ１９をそのまま出力する。

【０００６】上記構成から明かなように図３の構成のデ
ィジタル速度検出回路では、サンプリングパルスＳ１９
発生周期間に必ずアップパルスまたはダウンパルスが入
力された場合、レジスタ２７の内容Ｄ１６は、ディジタ
ル速度検出回路が動作を開始してから前回のサンプリン
グパルスＳ１９の立ち上がりエッジが入力された直後に
入力されたアップパルスＳ１７またはダウンパルスＳ１
８の入力時点までに入力されたアップパルスＳ１７の総
数とダウンパルスＳ１８の総数の差、即ち、前回のサン
プリングパルスＳ１９発生後最初に入力されたアップパ
ルスＳ１７またはダウンパルスＳ１８の入力時点までの
位置データを表し、レジスタ３１の内容Ｄ１９は、前々
回のサンプリングパルスＳ１９の立ち上がりエッジが入
力された直後に入力されたアップパルスＳ１７またはダ
ウンパルスＳ１８の入力時点から、前回のサンプリング
パルスＳ１９の立ち上がりエッジが入力された直後に入
力されたアップパルスＳ１７またはダウンパルスＳ１８
の入力時点までの間にアップカウンタ２９がカウントし
たクロックＳ２４の数、即ち、サンプリングパルスＳ１
９発生後、前々回のサンプリングパルスＳ１９発生後最
初に入力されたアップパルスＳ１７またはダウンパルス
Ｓ１８の入力時点から前回のサンプリングパルスＳ１９
発生後最初に入力されたアップパルスＳ１７またはダウ
ンパルスＳ１９の入力時点までの時間データを表す。ま
た、サンプリングパルス発生周期間に全くアップパルス
またはダウンパルスが入力されない場合、レジスタ２７
の内容Ｄ１６は最後に入力されたアップパルスまたはダ
ウンパルスの入力直後のサンプリングパルス発生後の位
置データを次にアップパルスまたはダウンパルスが入力
される直後のサンプリングパルス発生時点まで保持し、
レジスタ３１の内容Ｄ１９は最後に入力されたアップパ
ルスまたはダウンパルスの入力直後のサンプリングパル
ス発生後の時間データを次にアップパルスまたはダウン
パルスが入力される直後のサンプリングパルス発生時点
まで保持する。

【０００７】したがって、例えば、図５のＭ番目のサン
プリングパルスＳ１９の立ち上がりエッジが入力されて
からＭ＋１番目のサンプリングパルスＳ１９の立ち上が
りエッジが入力されるまでのレジスタ２７の内容Ｄ１６
は、ディジタル速度検出回路が動作を開始してからＭ−
１番目のサンプリングパルスＳ１９の立ち上がりエッジ
が入力された直後に入力されたアップパルスＳ１７の入
力時点までに入力されたアップパルスＳ１７の総数とダ
ウンパルスＳ１８の総数の差、即ち、Ｍ−１番目のサン
プリングパルスＳ１９の立ち上がりエッジが入力された
直後に入力されたアップパルスＳ１７の入力時点での位
置データとなり、Ｍ番目のサンプリングパルスＳ１９の
立ち上がりエッジが入力されてからＭ＋１番目のサンプ
リングパルスＳ１９の立ち上がりエッジが入力されるま
でのレジスタ３１の内容Ｄ１９は、Ｍ−２番目のサンプ
リングパルスＳ１９の立ち上がりエッジが入力された直
後に入力されたアップパルスＳ１７の入力時点から、Ｍ
−１番目のサンプリングパルスＳ１９の立ち上がりエッ
ジが入力された直後に入力されたアップパルスＳ１７の
入力時点までの間にアップカウンタ２９がカウントした
クロックＳ２４の数、即ち、Ｍ−２番目のサンプリング
パルスＳ１９の立ち上がりエッジが入力された直後に入
力されたアップパルスＳ１７の入力時点から、Ｍ−１番
目のサンプリングパルスＳ１９の立ち上がりエッジが入
力された直後に入力されたアップパルスＳ１７の入力時
点までの時間データとなる。したがって、マイコンはマ
イコンへのＭ番目の割り込みパルス（サンプリングパル
スＳ１９）でレジスタ２７の内容Ｄ１６及びレジスタ３
１の内容Ｄ１９を読み込み、Ｍ番目の割り込みパルス
（サンプリングパルスＳ１９）で読み込んだレジスタ２
７の内容Ｄ１６とＭ−１番目の割り込みパルス（サンプ
リングパルスＳ１９）で読み込んだレジスタ２７の内容
Ｄ１６との差をＭ番目の割り込みパルス（サンプリング
パルスＳ１９）で読み込んだレジスタ３１の内容Ｄ１９
で除し必要な係数を乗ずることにより、Ｍ−２番目の割
り込みパルス（サンプリングパルスＳ１９）が入力した
直後に入力したアップパルスＳ１７の入力時点から、Ｍ
−１番目の割り込みパルス（サンプリングパルスＳ１
９）が入力した直後に入力したアップパルスＳ１７の入
力時点までの平均速度フィードバックデータを得ること
ができる。

【０００８】また、例えば、図５のＭ＋２番目のサンプ
リングパルスＳ１９の立ち上がりエッジが入力された時
点からＭ＋３番目のサンプリングパルスＳ１９の立ち上
がりエッジが入力される時点までの間は、アップパルス
Ｓ１７及びダウンパルスＳ１８のいずれもが入力されて
いないので、Ｍ＋３番目のサンプリングパルスＳ１９の
立ち上がりエッジが入力されてからＭ＋４番目のサンプ
リングパルスＳ１９の立ち上がりエッジが入力されるま
でのレジスタ２７の内容Ｄ１６は、Ｍ＋２番目のサンプ
リングパルスＳ１９の立ち上がりエッジが入力されてか
らＭ＋３番目のサンプリングパルスＳ１９の立ち上がり
エッジが入力されるまでのレジスタ２７の内容Ｄ１６と
同じとなる。即ち、Ｍ＋３番目のサンプリングパルスＳ
１９により得られた位置データは、Ｍ＋２番目のサンプ
リングパルスＳ１９により得られた位置データと同じと
なる。Ｍ＋３番目のサンプリングパルスＳ１９の立ち上
がりエッジが入力されてからＭ＋４番目のサンプリング
パルスＳ１９の立ち上がりエッジが入力されるまでのレ
ジスタ３１の内容Ｄ１９は、Ｍ＋２番目のサンプリング
パルスＳ１９の立ち上がりエッジが入力されてからＭ＋
３番目のサンプリングパルスＳ１９の立ち上がりエッジ
が入力されるまでのレジスタ３１の内容Ｄ１９と同じと
なる。即ち、Ｍ＋３番目のサンプリングパルスＳ１９に
より得られた時間データは、Ｍ＋２番目のサンプリング
パルスＳ１９により得られた時間データと同じとなる。
したがって、この場合マイコンはマイコンへのＭ＋３番
目の割り込みパルス（サンプリングパルスＳ１９）でレ
ジスタ２７の内容Ｄ１６及びレジスタ３１の内容Ｄ１９
を読み込み、速度フィードバックデータを計算するとＭ
＋２番目の割り込みパルス（サンプリングパルスＳ１
９）で計算したものと同じ結果が得られる。

【０００９】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、サンプリングパルス発生後、前々回のサン
プリングパルス発生後最初に入力されたアップパルスま
たはダウンパルスの入力時点から前回のサンプリングパ
ルス発生後最初に入力されたアップパルスまたはダウン
パルスの入力時点までの位置データ及び時間データを用
いて平均速度フィードバックデータを計算することにな
るので、サンプリングパルス発生直前の最新の速度フィ
ードバックデータを得ることができない。また、サンプ
リングパルス発生周期間にアップパルスまたはダウンパ
ルスが全く入力されない場合、最後に入力されたアップ
パルスまたはダウンパルスの入力時点での位置データ及
び時間データしか得ることができないため、この場合も
やはり最新の速度フィードバックデータを得ることがで
きない。したがってディジタル速度制御装置にこのよう
なディジタル速度検出回路を用いたのでは速度検出の遅
れが大きくなるため制御系の安定性が悪くなり、ディジ
タル速度制御装置の性能を向上させることができないと
いう問題を有していた。

【００１０】本発明は上記従来の問題点を解決するもの
で、速度検出の遅れを最小限にし、制御系の安定性の向
上したディジタル速度制御装置を構成するための高性能
なディジタル速度検出回路を最小限のハードウエアで提
供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に本発明のディジタル速度検出回路は、アップパルスに
よりカウントアップし、ダウンパルスによりカウントダ
ウンするアップダウンカウンタと、上記アップダウンカ
ウンタの内容をサンプリングパルスの入力タイミングに
同期してラッチする第１のレジスタと、一定周波数で発
振する基準クロックをカウントアップする第１及び第２
のアップカウンタと、上記第１及び上記第２のアップカ
ウンタの内容のいずれか一方を選択するデータセレクタ
と、上記データセレクタの出力を上記アップパルス及び
上記ダウンパルスの入力タイミングに同期してラッチす
る第２のレジスタと、上記サンプリングパルスの入力タ
イミングに同期して上記第２のレジスタの内容をラッチ
する第３のレジスタと、動作制御回路を具備し、上記動
作制御回路は、上記第１のアップカウンタを上記アップ
パルス及びダウンパルスが入力される度にクリアし、か
つ、上記データセレクタに上記第２のアップカウンタの
内容を選択させる第１の状態と、上記第２のアップカウ
ンタを上記アップパルス及びダウンパルスが入力される
度にクリアし、かつ、上記データセレクタに上記第１の
アップカウンタの内容を選択させる第２の状態の２つの
状態を有し、上記サンプリングパルスの入力タイミング
間隔にアップパルスまたはダウンパルスが入力されたと
きに限り、上記アップパルスまたはダウンパルスが入力
された直後の上記サンプリングパルスの入力タイミング
に同期して、上記第１のレジスタ及び上記第３のレジス
タが上記アップダウンカウンタの内容及び上記第２のレ
ジスタの内容をそれぞれラッチした直後に上記２つの状
態を交互に切換えることを特徴とし、さらに、上記デー
タセレクタの内容を、上記サンプリングパルスの入力タ
イミングに同期して、上記第１のレジスタ及び上記第３
のレジスタが上記アップダウンカウンタの内容及び上記
第２のレジスタの内容をそれぞれラッチするのと同一タ
イミングでラッチする第４のレジスタを備えた構成を有
している。

【００１２】

【作用】この構成によってサンプリングパルス発生直前
に入力されたアップパルスまたはダウンパルスの入力時
点での位置データ及び時間データを得ることができるの
で、これらのデータを用いてサンプリングパルス発生直
前の最新の速度フィードバックデータを得ることができ
る。

【００１３】また、前回サンプリングパルスが発生して
から次にサンプリングパルスが発生するまでアップパル
スまたはダウンパルスが全く入力されない場合も、前回
のサンプリングパルスが発生した時点以前に入力された
最後のアップパルスまたはダウンパルスの入力時点か
ら、サンプリングパルスの発生時点までの時間を第４の
レジスタにより知ることができるので、マイコン側で第
４のレジスタの値と前回の速度フィードバックデータや
電流指令データ等を用いてアップパルスまたはダウンパ
ルスのいずれもが入力されないサンプリング期間内の速
度フィードバックデータを推定することができる。した
がって、本発明のディジタル速度検出回路を用いた速度
制御装置では速度検出の遅れを最小限とすることができ
制御系の安定性を高めることができる。

【００１４】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。

【００１５】図１において、１はアップダウンカウン
タ、２，７，８，９はレジスタ、３は基準クロック発振
回路、４，５はアップカウンタ、６はデータセレクタ、
１０は動作制御回路、１１はＯＲゲート、１２はＳＲフ
リップフロップ、１３は遅延回路、１４はＴフリップフ
ロップ、１５，１６はＡＮＤゲートである。以上のよう
に構成された本発明のディジタル速度検出回路につい
て、図１及び図４を参照しながらその動作について説明
する。アップダウンカウンタ１はアップパルスＳ１の立
ち上がりエッジでカウントアップ、ダウンパルスＳ２の
立ち上がりエッジでカウントダウンする。レジスタ２
は、アップダウンカウンタ１の内容Ｄ１をサンプリング
パルスＳ３の立ち上がりエッジでにラッチする。アップ
カウンタ４及び５は、アップパルスＳ１及びダウンパル
スＳ２より十分高い一定の周波数で発振する基準クロッ
ク発振回路３の出力するクロックＳ１０をカウントアッ
プし信号Ｓ８及びＳ９の立ち上がりエッジでそれぞれク
リアされる。データセレクタ６は、信号Ｓ７がハイレベ
ルのときアップカウンタ５の内容Ｄ４を、信号７がロー
レベルのときアップカウンタ４の内容Ｄ３をＤ５として
出力する。レジスタ７は、データセレクタ６の出力Ｄ５
を信号Ｓ４の立ち上がりエッジでラッチする。レジスタ
８は、レジスタ７の内容Ｄ６をサンプリングパルスＳ３
の立ち上がりエッジでラッチする。レジスタ９は、デー
タセレクタ６の出力Ｄ５をサンプリングパルスＳ３の立
ち上がりエッジでラッチする。動作制御回路１０は、デ
ータセレクタ６がＤ３またはＤ４のいずれかを選択する
かを決定する信号Ｓ７、アップカウンタ４をクリアする
タイミングを決定する信号Ｓ８、アップカウンタ５をク
リアするタイミングを決定する信号Ｓ９、レジスタ７が
データセレクタ６の内容Ｄ５をラッチするタイミングを
決定する信号Ｓ４、及びマイコンへの割り込みパルスを
以下のように発生する。まず、動作制御回路１０はＯＲ
ゲート１１によりアップパルスＳ１及びダウンパルスＳ
２の論理和信号Ｓ４を発生させ、ＲＳフッリプフロップ
１２を信号Ｓ４でセット、サンプリングパルスＳ３でリ
セットすることにより信号Ｓ５を発生し、この信号Ｓ５
を遅延回路１２で遅延させ信号Ｓ６を発生する。この信
号Ｓ６がハイレベルのときだけサンプリングパルスＳ３
の立ち下がりエッジでＴフリップフロップ１４にトグル
動作を行うことを許可し、このＴフリップフロップ１４
の出力信号Ｓ７と信号Ｓ４の論理積信号Ｓ８をＡＮＤゲ
ート１５により発生させ、さらにＴフリップフロップ１
４の出力信号Ｓ７の否定と信号Ｓ４の論理積信号Ｓ９を
ＡＮＤゲート１６により発生させる。なお、マイコンへ
の割り込みパルスはサンプリングパルスＳ３をそのまま
出力する。

【００１６】したがって動作制御回路１０は、信号Ｓ７
がハイレベルのとき、データセレクタ６にアップカウン
タ５の内容Ｄ４を選択させ、同時にアップパルスＳ１及
びダウンパルスＳ２が入力する度にアップカウンタ４を
クリアする信号Ｓ８を発生する状態となり、また、信号
Ｓ７がローレベルのとき、データセレクタ６にアップカ
ウンタ４の内容Ｄ３を選択させ、同時にアップパルスＳ
１及びダウンパルスＳ２が入力する度にアップカウンタ
５をクリアする信号Ｓ９を発生させる状態となる。そし
て、動作制御回路１０の上記２つの状態は、アップパル
スＳ１またはダウンパルスＳ２の入力直後のサンプリン
グパルスＳ３の立ち下がりエッジで交互に切換わる。

【００１７】上記構成から明らかなように図１の構成の
ディジタル速度検出回路では、サンプリングパルスＳ３
の発生周期間にアップパルスＳ１またはダウンパルスＳ
２が入力された場合、レジスタ２の内容Ｄ２は、ディジ
タル速度検出回路が動作を開始してからサンプリングパ
ルスＳ３の立ち上がりエッジが入力されるまでに入力さ
れたアップパルスＳ１の総数とダウンパルスＳ２の総数
の差、即ち、サンプリングパルスＳ３の発生直前に入力
されたアップパルスＳ１またはダウンパルスＳ２の入力
時点までの位置データを表し、レジスタ８の内容Ｄ７
は、前回のサンプリングパルスＳ３の立ち上がりエッジ
が入力される直前に入力されたアップパルスＳ１または
ダウンパルスＳ２の入力時点から、今回のサンプリング
パルスＳ３の立ち上がりエッジが入力される直前に入力
されたアップパルスＳ１またはダウンパルスＳ２の入力
時点までの間に発生したクロックＳ１０の数、即ち、サ
ンプリングパルスＳ３発生後、前回のサンプリングパル
スＳ３の発生直前に入力されたアップパルスＳ１または
ダウンパルスＳ２の入力時点から今回のサンプリングパ
ルスＳ３の発生直前に入力されたアップパルスＳ２また
はダウンパルスＳ３の入力時点までの時間データを表
す。また、サンプリングパルスＳ３の発生周期間に全く
アップパルスＳ１またはダウンパルスＳ２が入力されな
い場合、レジスタ２の内容Ｄ２は最後に入力されたアッ
プパルスＳ１またはダウンパルスＳ２の入力直後のサン
プリングパルスＳ３の発生後の位置データを次にアップ
パルスＳ１またはダウンパルスＳ２が入力される直後の
サンプリングパルスＳ３の発生時点まで保持し、レジス
タ８の内容Ｄ７は最後に入力されたアップパルスＳ１ま
たはダウンパルスＳ２の入力直後のサンプリングパルス
Ｓ３の発生後の時間データを次にアップパルスＳ１また
はダウンパルスＳ２が入力される直後のサンプリングパ
ルスＳ３の発生時点まで保持する。また、レジスタ９の
内容Ｄ８は上記２つのいずれの場合においても、サンプ
リングパルスＳ３の発生毎に、前回のサンプリングパル
スＳ３の発生時点より以前に入力されたアップパルスＳ
１またはダウンパルスＳ２のうち最後に入力されたアッ
プパルスＳ１またはダウンパルスＳ２の入力時点から、
今回のサンプリングパルスＳ３の発生時点までの時間デ
ータを表す。

【００１８】したがって、例えば、図４のＭ番目のサン
プリングパルスＳ３の立ち上がりエッジが入力されてか
らＭ＋１番目のサンプリングパルスＳ３の立ち上がりエ
ッジが入力されるまでのレジスタ２の内容Ｄ２は、ディ
ジタル速度検出回路が動作を開始してからＭ番目のサン
プリングパルスＳ３の立ち上がりエッジが入力されるま
でに入力されたアップパルスＳ１の総数とダウンパルス
Ｓ２の総数の差、即ち、Ｍ番目のサンプリングパルスＳ
３の立ち上がりエッジが入力され時点での位置データと
なり、Ｍ番目のサンプリングパルスＳ３の立ち上がりエ
ッジが入力されてからＭ＋１番目のサンプリングパルス
Ｓ３の立ち上がりエッジが入力されるまでのレジスタ８
の内容Ｄ７は、Ｍ−１番目のサンプリングパルスＳ３の
立ち上がりエッジが入力される直前に入力されたアップ
パルスＳ１の入力時点から、Ｍ番目のサンプリングパル
スＳ３の立ち上がりエッジが入力される直前に入力され
たアップパルスＳ１の入力時点までの間にアップカウン
タ４がカウントしたクロックＳ１０の数、即ち、Ｍ−１
番目のサンプリングパルスＳ３の立ち上がりエッジが入
力される直前に入力されたアップパルスＳ１の入力時点
から、Ｍ番目のサンプリングパルスＳ３の立ち上がりエ
ッジが入力される直前に入力されたアップパルスＳ１の
入力時点までの時間データとなり、Ｍ番目のサンプリン
グパルスＳ３の立ち上がりエッジが入力されてからＭ＋
１番目のサンプリングパルスＳ３の立ち上がりエッジが
入力されるまでのレジスタ９の内容Ｄ８は、Ｍ−１番目
のサンプリングパルスＳ３の立ち上がりエッジが入力さ
れる直前に入力されたアップパルスＳ１の入力時点か
ら、Ｍ番目のサンプリングパルスＳ３の立ち上がりエッ
ジが入力された時点までの間にアップカウンタ４がカウ
ントしたクロックＳ１０の数、即ち、Ｍ−１番目のサン
プリングパルスＳ３の立ち上がりエッジが入力される直
前に入力されたアップパルスＳ１の入力時点から、Ｍ番
目のサンプリングパルスＳ３の立ち上がりエッジが入力
された時点までの時間データとなる。

【００１９】したがって、マイコンはマイコンへのＭ番
目の割り込みパルス（サンプリングパルスＳ２）でレジ
スタ２の内容Ｄ２及びレジスタ８の内容Ｄ７を読み込
み、Ｍ番目の割り込みパルス（サンプリングパルスＳ
２）で読み込んだレジスタ２の内容Ｄ２とＭ−１番目の
割り込みパルス（サンプリングパルスＳ２）で読み込ん
だレジスタ２の内容Ｄ２との差をＭ番目の割り込みパル
ス（サンプリングパルスＳ２）で読み込んだレジスタ８
の内容Ｄ７で除し必要な係数を乗ずることにより、Ｍ−
１番目の割り込みパルス（サンプリングパルスＳ２）が
入力する直前に入力したアップパルスＳ１の入力時点か
ら、Ｍ番目の割り込みパルス（サンプリングパルスＳ
２）が入力する直前入力したアップパルスＳ１の入力時
点までの平均速度フィードバックデータを得ることがで
きる。

【００２０】また、例えば、図４のＭ＋２番目のサンプ
リングパルスＳ３の立ち上がりエッジが入力された時点
からＭ＋３番目のサンプリングパルスＳ３の立ち上がり
エッジが入力される時点までの間は、アップパルスＳ１
及びダウンパルスＳ２のいずれもが入力されていないの
で、Ｍ＋３番目のサンプリングパルスＳ３の立ち上がり
エッジが入力されてからＭ＋４番目のサンプリングパル
スＳ３の立ち上がりエッジが入力されるまでのレジスタ
２の内容Ｄ２は、Ｍ＋２番目のサンプリングパルスＳ３
の立ち上がりエッジが入力されてからＭ＋３番目のサン
プリングパルスＳ３の立ち上がりエッジが入力されるま
でのレジスタ２の内容Ｄ２と同じとなる。即ち、Ｍ＋３
番目のサンプリングパルスＳ３により得られた位置デー
タはＭ＋２番目のサンプリングパルスＳ３により得られ
た位置データと同じとなる。Ｍ＋３番目のサンプリング
パルスＳ３の立ち上がりエッジが入力されてからＭ＋４
番目のサンプリングパルスＳ３の立ち上がりエッジが入
力されるまでのレジスタ８の内容Ｄ７は、Ｍ＋２番目の
サンプリングパルスＳ３の立ち上がりエッジが入力され
てからＭ＋３番目のサンプリングパルスＳ３の立ち上が
りエッジが入力されるまでのレジスタ８の内容Ｄ７と同
じとなる。即ち、Ｍ＋３番目のサンプリングパルスＳ３
により得られたレジスタ８の内容Ｄ７はＭ＋２番目のサ
ンプリングパルスＳ３により得られたレジスタ８の内容
Ｄ７と同じとなる。Ｍ＋３番目のサンプリングパルスＳ
３の立ち上がりエッジが入力されてからＭ＋４番目のサ
ンプリングパルスＳ３の立ち上がりエッジが入力される
までのレジスタ９の内容Ｄ８は、Ｍ＋２番目のサンプリ
ングパルスＳ３の立ち上がりエッジが入力される直前に
入力されたアップパルスＳ１の入力時点から、Ｍ＋３番
目のサンプリングパルスＳ３の立ち上がりエッジが入力
された時点までの時間の間にアップカウンタ５がカウン
トしたクロックＳ１０の数となる。即ち、Ｍ＋３番目の
サンプリングパルスＳ３の立ち上がりエッジが入力され
てからＭ＋４番目のサンプリングパルスＳ３の立ち上が
りエッジが入力されるまでのレジスタ９の内容Ｄ８は、
Ｍ＋２番目のサンプリングパルスＳ３の立ち上がりエッ
ジが入力される直前に入力されたアップパルスＳ１の入
力時点から、Ｍ＋３番目のサンプリングパルスＳ３の立
ち上がりエッジが入力された時点までの時間データとな
る。したがって、この場合マイコンはマイコンへのＭ＋
３番目の割り込みパルス（サンプリングパルスＳ２）で
レジスタ２の内容Ｄ２及びレジスタ８の内容Ｄ７を読み
込み、Ｍ＋３番目の割り込みパルス（サンプリングパル
スＳ２）で読み込んだレジスタ２の内容Ｄ２とＭ＋２番
目の割り込みパルス（サンプリングパルスＳ２）で読み
込んだレジスタ２の内容Ｄ２との差をＭ＋３番目の割り
込みパルスで読み込んだレジスタ８の内容Ｄ７で除し必
要な係数を乗ずることにより平均速度フィードバックデ
ータを計算すると結果は零となる。マイコンは、この場
合平均速度フィードバックデータを零として制御を行っ
てもよいし、マイコンへのＭ＋３番目の割り込みパルス
（サンプリングパルスＳ２）時のレジスタ９の内容Ｄ
８、さらにＭ＋２番目の割り込みパルス（サンプリング
パルスＳ２）以前に読み込んだレジスタ２の内容Ｄ２、
レジスタ８の内容Ｄ７及びレジスタ９の内容Ｄ８や電流
指令データ等を用いて適当なアルゴリズムにより、Ｍ＋
３番目の割り込みパルス（サンプリングパルスＳ２）の
発生直前の速度フィードバックデータを推定することも
できる。

【００２１】なお、図１は例えばアップパルスＳ１、ダ
ウンパルスＳ２及びサンプリングパルスＳ３は同時発生
はなく、また、各種ディジタル素子による遅延はないな
どの仮定に基づいた実施例であるので、実際の応用では
適当な部分にタイミング調整回路が必要であるというこ
とはいうまでもない。

【００２２】

【発明の効果】以上のように本発明は、この目的を達成
するために本発明のディジタル速度検出回路は、アップ
パルスによりカウントアップし、ダウンパルスによりカ
ウントダウンするアップダウンカウンタと、上記アップ
ダウンカウンタの内容をサンプリングパルスの入力タイ
ミングに同期してラッチする第１のレジスタと、一定周
波数で発振する基準クロックをカウントアップする第１
及び第２のアップカウンタと、上記第１及び上記第２の
アップカウンタの内容のいずれか一方を選択するデータ
セレクタと、上記データセレクタの出力を上記アップパ
ルス及び上記ダウンパルスの入力タイミングに同期して
ラッチする第２のレジスタと、上記サンプリングパルス
の入力タイミングに同期して上記第２のレジスタの内容
をラッチする第３のレジスタと、動作制御回路を具備
し、上記動作制御回路は、上記第１のアップカウンタを
上記アップパルス及びダウンパルスが入力される度にク
リアし、かつ、上記データセレクタに上記第２のアップ
カウンタの内容を選択させる第１の状態と、上記第２の
アップカウンタを上記アップパルス及びダウンパルスが
入力される度にクリアし、かつ、上記データセレクタに
上記第１のアップカウンタの内容を選択させる第２の状
態の２つの状態を有し、上記サンプリングパルスの入力
タイミング間隔にアップパルスまたはダウンパルスが入
力されたときに限り、上記アップパルスまたはダウンパ
ルスが入力された直後の上記サンプリングパルスの入力
タイミングに同期して、上記第１のレジスタ及び上記第
３のレジスタが上記アップダウンカウンタの内容及び上
記第２のレジスタの内容をそれぞれラッチした直後に上
記２つの状態を交互に切換えることを特徴とし、さら
に、上記データセレクタの内容を、上記サンプリングパ
ルスの入力タイミングに同期して、上記第１のレジスタ
及び上記第３のレジスタが上記アップダウンカウンタの
内容及び上記第２のレジスタの内容をそれぞれラッチす
るのと同一タイミングでラッチする第４のレジスタを備
えた構成を有することにより、サンプリングパルス発生
直前に入力されたアップパルスまたはダウンパルスの入
力時点でのデータを用いて速度フィードバックデータを
計算することができるので、サンプリングパルス発生直
前の最新の速度フィードバックデータを得ることができ
る優れたディジタル速度検出回路を最小限のハードウエ
アで実現できるものである。

【図面の簡単な説明】

【図１】本発明の一実施例のディジタル速度検出回路の
構成を示す図

【図２】一般的なディジタル速度制御装置の構成を示す
図

【図３】従来のディジタル速度検出回路の構成を示す図

【図４】本発明の一実施例のディジタル速度検出回路の
動作を示す図

【図５】従来のディジタル速度検出回路の動作を示す図

【符号の説明】

１，２５ アップダウンカウンタ ２，７，８，９，２６，２７，３０，３１ レジスタ ３，２８ 基準クロック発振回路 ４，５，２９ アップカウンタ ６ データセレクタ １１，３３ ＯＲゲート １２ ＲＳフリップフロップ １３，３５，３６ 遅延回路 １４ Ｔフリップフロップ １５，１６ ＡＮＤゲート ３４ 論理回路 １７ マイコン １８ 電力変換器 １９ 電動機 ２０ ロータリエンコーダ ２１ Ａ／Ｄコンバータ ２２ てい倍回路 ２３ ディジタル速度検出回路 ２４ タイマ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】アップパルスによりカウントアップし、ダ
   ウンパルスによりカウントダウンするアップダウンカウ
   ンタと、上記アップダウンカウンタの内容をサンプリン
   グパルスの入力タイミングに同期してラッチする第１の
   レジスタと、一定周波数で発振する基準クロックをカウ
   ントアップする第１及び第２のアップカウンタと、上記
   第１及び上記第２のアップカウンタの内容のいずれか一
   方を選択するデータセレクタと、上記データセレクタの
   出力を上記アップパルス及び上記ダウンパルスの入力タ
   イミングに同期してラッチする第２のレジスタと、上記
   サンプリングパルスの入力タイミングに同期して上記第
   ２のレジスタの内容をラッチする第３のレジスタと、動
   作制御回路を具備し、上記動作制御回路は、上記第１の
   アップカウンタを上記アップパルス及びダウンパルスが
   入力される度にクリアし、かつ、上記データセレクタに
   上記第２のアップカウンタの内容を選択させる第１の状
   態と、上記第２のアップカウンタを上記アップパルス及
   びダウンパルスが入力される度にクリアし、かつ、上記
   データセレクタに上記第１のアップカウンタの内容を選
   択させる第２の状態の２つの状態を有し、上記サンプリ
   ングパルスの入力タイミング間隔にアップパルスまたは
   ダウンパルスが入力されたときに限り、上記アップパル
   スまたはダウンパルスが入力された直後の上記サンプリ
   ングパルスの入力タイミングに同期して、上記第１のレ
   ジスタ及び上記第３のレジスタが上記アップダウンカウ
   ンタの内容及び上記第２のレジスタの内容をそれぞれラ
   ッチした直後に上記２つの状態を交互に切換えることを
   特徴とするディジタル速度検出回路。
2. 【請求項２】上記データセレクタの内容を上記サンプリ
   ングパルスの入力タイミングに同期して、上記第１のレ
   ジスタ及び上記第３のレジスタが上記アップダウンカウ
   ンタの内容及び上記第２のレジスタの内容をそれぞれラ
   ッチするのと同一タイミングでラッチする第４のレジス
   タを備えた請求項１記載のディジタル速度検出回路。