JP3137246B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP3137246B2 JP3137246B2 JP04068600A JP6860092A JP3137246B2 JP 3137246 B2 JP3137246 B2 JP 3137246B2 JP 04068600 A JP04068600 A JP 04068600A JP 6860092 A JP6860092 A JP 6860092A JP 3137246 B2 JP3137246 B2 JP 3137246B2
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Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、更
に詳しくは、粗同調回路の粗同調時間の短縮に関する。
に詳しくは、粗同調回路の粗同調時間の短縮に関する。
【０００２】
【従来の技術】一般に位相同期回路（Phase Locked Loo
p Circuit:以下ＰＬＬ回路という）では、電圧制御発振
器（Voltage Controlled Oscillator:以下ＶＣＯとい
う）の発振周波数を同期可能な範囲まで追い込むため
に、従来から粗同調回路が用いられている。
p Circuit:以下ＰＬＬ回路という）では、電圧制御発振
器（Voltage Controlled Oscillator:以下ＶＣＯとい
う）の発振周波数を同期可能な範囲まで追い込むため
に、従来から粗同調回路が用いられている。
【０００３】図４はこのような従来のＰＬＬ回路の一例
を示すブロック図である。図において、ＶＣＯ１の出力
周波数ｆＶＣＯは周波数変換器２で周波数変換され、位
相比較器３で参照信号入力の周波数ｆＲと比較される。
位相比較器３の出力は加算器１０で粗同調回路９の出力
と加算され、ループフィルタ５を介してＶＣＯ１の制御
入力になる。粗同調回路９により、ＶＣＯ１の出力周波
数ｆＶＣＯは同期可能な周波数範囲（キャプチャレン
ジ）に調整される。その結果、ＶＣＯ１の出力周波数ｆ
ＶＣＯは参照信号周波数ｆＲに対し周波数変換器２の分
周比等で決まる所定の周波数に制御される。
を示すブロック図である。図において、ＶＣＯ１の出力
周波数ｆＶＣＯは周波数変換器２で周波数変換され、位
相比較器３で参照信号入力の周波数ｆＲと比較される。
位相比較器３の出力は加算器１０で粗同調回路９の出力
と加算され、ループフィルタ５を介してＶＣＯ１の制御
入力になる。粗同調回路９により、ＶＣＯ１の出力周波
数ｆＶＣＯは同期可能な周波数範囲（キャプチャレン
ジ）に調整される。その結果、ＶＣＯ１の出力周波数ｆ
ＶＣＯは参照信号周波数ｆＲに対し周波数変換器２の分
周比等で決まる所定の周波数に制御される。
【０００４】図４の位相同期回路において、位相同期が
行われると周波数変換器２の出力周波数ｆＩは参照信号
周波数ｆＲと等しくなる。この場合、粗同調回路９の出
力Ｖ Ｐは０となり、位相比較器３の出力がそのままルー
プフィルタ５を介してＶＣＯ１の周波数制御端子に入力
される。
行われると周波数変換器２の出力周波数ｆＩは参照信号
周波数ｆＲと等しくなる。この場合、粗同調回路９の出
力Ｖ Ｐは０となり、位相比較器３の出力がそのままルー
プフィルタ５を介してＶＣＯ１の周波数制御端子に入力
される。
【０００５】位相同期が外れている状態において、ＶＣ
Ｏ１の発振周波数ｆＶＣＯが上限周波数より高い場合に
は発振周波数ｆＶＣＯを下げるような制御信号ＶＰが粗
同調回路９から出力され、ＶＣＯ１の発振周波数ｆ
ＶＣＯが下限周波数より低い場合には発振周波数ｆ
ＶＣＯを上げるような制御信号ＶＰが粗同調回路９から
出力される。
Ｏ１の発振周波数ｆＶＣＯが上限周波数より高い場合に
は発振周波数ｆＶＣＯを下げるような制御信号ＶＰが粗
同調回路９から出力され、ＶＣＯ１の発振周波数ｆ
ＶＣＯが下限周波数より低い場合には発振周波数ｆ
ＶＣＯを上げるような制御信号ＶＰが粗同調回路９から
出力される。
【０００６】図５は粗同調回路９の詳細を示す回路図、
図６はその動作を示すタイミングチャートである。ＶＣ
Ｏ１の出力はクロック信号ｆＣＫがＬレベルの期間だけ
カウンタ９１で計数される。該カウンタ９１の内容はレ
ジスタ９２に移され、レジスタ９３及び９４の内容とそ
れぞれコンパレータ９５及び９６で比較される。発振周
波数ｆＶＣＯを下限周波数ｆ１と上限周波数ｆ２の間に
同調させたい場合、レジスタ９３，９４のＤ０〜Ｄ７端
子には予め次式で示すデータをセットしておく。 レジ
スタ９４のデータ＝ｆ１×Ｔ レジスタ９３のデータ＝ｆ２×Ｔ レジスタ９２にはｆＶＣＯ×Ｔが入力されるので、論理
回路９７〜９９及びスイッチ１００，１０１の動作によ
り、制御信号ＶＰは、 ｆＶＣＯ≦ｆ１のとき ＶＰ＝＋Ｖ ｆ１＜ｆＶＣＯ＜ｆ２のとき ＶＰ＝０ ｆＶＣＯ≧ｆ２のとき ＶＰ＝−Ｖ となる（図６（Ｅ））。
図６はその動作を示すタイミングチャートである。ＶＣ
Ｏ１の出力はクロック信号ｆＣＫがＬレベルの期間だけ
カウンタ９１で計数される。該カウンタ９１の内容はレ
ジスタ９２に移され、レジスタ９３及び９４の内容とそ
れぞれコンパレータ９５及び９６で比較される。発振周
波数ｆＶＣＯを下限周波数ｆ１と上限周波数ｆ２の間に
同調させたい場合、レジスタ９３，９４のＤ０〜Ｄ７端
子には予め次式で示すデータをセットしておく。 レジ
スタ９４のデータ＝ｆ１×Ｔ レジスタ９３のデータ＝ｆ２×Ｔ レジスタ９２にはｆＶＣＯ×Ｔが入力されるので、論理
回路９７〜９９及びスイッチ１００，１０１の動作によ
り、制御信号ＶＰは、 ｆＶＣＯ≦ｆ１のとき ＶＰ＝＋Ｖ ｆ１＜ｆＶＣＯ＜ｆ２のとき ＶＰ＝０ ｆＶＣＯ≧ｆ２のとき ＶＰ＝−Ｖ となる（図６（Ｅ））。
【０００７】ところが、このような構成では、ＰＬＬル
ープのキャプチャレンジが狭い場合に、カウンタの周波
数分解能を上げるために計数時間Ｔを長くとる必要があ
る。そのときにＶＣＯ１の発振周波数ｆＶＣＯを変化さ
せるスピード（図５のＶの値に比例する）が速すぎる
と、粗同調動作の遅れ（Ｔに等しい）によりｆＶＣＯが
目標値の周辺で振動する恐れがある。そのため、ｆ
ＶＣＯを変化させるスピードを十分遅くしなければなら
ず、その結果どうしても粗同調時間が長くかかってしま
うという問題点があった。
ープのキャプチャレンジが狭い場合に、カウンタの周波
数分解能を上げるために計数時間Ｔを長くとる必要があ
る。そのときにＶＣＯ１の発振周波数ｆＶＣＯを変化さ
せるスピード（図５のＶの値に比例する）が速すぎる
と、粗同調動作の遅れ（Ｔに等しい）によりｆＶＣＯが
目標値の周辺で振動する恐れがある。そのため、ｆ
ＶＣＯを変化させるスピードを十分遅くしなければなら
ず、その結果どうしても粗同調時間が長くかかってしま
うという問題点があった。
【０００８】そこで、本発明の出願人は、短い粗同調時
間でＶＣＯの発振周波数を同期範囲に引き込むことがで
きる位相同期回路として、特願平３−４３６４２号（以
下先願という）を出願している。
間でＶＣＯの発振周波数を同期範囲に引き込むことがで
きる位相同期回路として、特願平３−４３６４２号（以
下先願という）を出願している。
【０００９】図７は先願に係る２段階で粗同調動作を行
う粗同調回路の要部構成ブロック図であり、粗同調回路
９以外の構成は図４の位相同期回路と同じである。図に
おいて、２１はＶＣＯ１の発振周波数を計数するカウン
タ、２２はカウンタ２１の計数値を保持するレジスタ、
２３は２種類の下限周波数データのいずれかを選択する
第１のデータセレクタ、２４は２種類の上限周波数デー
タのいずれかを選択する第２のデータセレクタ、２５は
カウンタ２１の計数時間を決めるための２種類のゲート
信号を発生するゲート発生回路、２６はゲート発生回路
２５のゲート信号出力を選択してカウンタ２１およびレ
ジスタ２２を制御する切換スイッチ、２７はレジスタ２
２の出力値をデータセレクタ２３の出力値と比較する第
１のディジタルコンパレータ、２８はレジスタ２２の出
力値をデータセレクタ２４の出力値と比較する第２のデ
ィジタルコンパレータである。ＡＮＤ回路２９，３０お
よび切換スイッチ３２〜３７はディジタルコンパレータ
２７，２８の出力に基づいて各計数時間に対応して異な
る大きさの制御信号ＶＰを発生する出力回路を構成す
る。±Ｖ１，±Ｖ２は異なる大きさの正負の電圧源であ
る。ただし、Ｖ１＞Ｖ ２である。３１は周波数設定入力
およびディジタルコンパレータ２７，２８の出力に対応
してデータセレクタ２３，２４および切換スイッチ２
６，３２，３３を制御する切換回路である。
う粗同調回路の要部構成ブロック図であり、粗同調回路
９以外の構成は図４の位相同期回路と同じである。図に
おいて、２１はＶＣＯ１の発振周波数を計数するカウン
タ、２２はカウンタ２１の計数値を保持するレジスタ、
２３は２種類の下限周波数データのいずれかを選択する
第１のデータセレクタ、２４は２種類の上限周波数デー
タのいずれかを選択する第２のデータセレクタ、２５は
カウンタ２１の計数時間を決めるための２種類のゲート
信号を発生するゲート発生回路、２６はゲート発生回路
２５のゲート信号出力を選択してカウンタ２１およびレ
ジスタ２２を制御する切換スイッチ、２７はレジスタ２
２の出力値をデータセレクタ２３の出力値と比較する第
１のディジタルコンパレータ、２８はレジスタ２２の出
力値をデータセレクタ２４の出力値と比較する第２のデ
ィジタルコンパレータである。ＡＮＤ回路２９，３０お
よび切換スイッチ３２〜３７はディジタルコンパレータ
２７，２８の出力に基づいて各計数時間に対応して異な
る大きさの制御信号ＶＰを発生する出力回路を構成す
る。±Ｖ１，±Ｖ２は異なる大きさの正負の電圧源であ
る。ただし、Ｖ１＞Ｖ ２である。３１は周波数設定入力
およびディジタルコンパレータ２７，２８の出力に対応
してデータセレクタ２３，２４および切換スイッチ２
６，３２，３３を制御する切換回路である。
【００１０】図７の回路の動作を図８の動作説明図およ
び図９のタイミングチャートを用いて説明する。新たな
周波数設定によりＶＣＯ１の発振周波数ｆＶＣＯを変化
させると、切換回路３１は粗同調回路を速い粗同調モー
ドに切り換える。このとき、ゲート発生回路２５および
切換スイッチ２６において計数時間はＴ１が選択され、
データセレクタ２３，２４において周波数データは
Ｄ１，Ｄ３が選択され、出力部の切換スイッチ３２，３
３においてａ側が選択される。そして、図８のようにル
ープのキャプチャレンジをｆＣ、目標周波数をｆＴ、ウ
ィンド幅の比をＮとすると、下限データＤ１と上限デー
タＤ３は次のように設定される。
び図９のタイミングチャートを用いて説明する。新たな
周波数設定によりＶＣＯ１の発振周波数ｆＶＣＯを変化
させると、切換回路３１は粗同調回路を速い粗同調モー
ドに切り換える。このとき、ゲート発生回路２５および
切換スイッチ２６において計数時間はＴ１が選択され、
データセレクタ２３，２４において周波数データは
Ｄ１，Ｄ３が選択され、出力部の切換スイッチ３２，３
３においてａ側が選択される。そして、図８のようにル
ープのキャプチャレンジをｆＣ、目標周波数をｆＴ、ウ
ィンド幅の比をＮとすると、下限データＤ１と上限デー
タＤ３は次のように設定される。
【００１１】 Ｄ１＝（ｆＴ−Ｎ・ｆＣ）・Ｔ１ Ｄ３＝（ｆＴ＋Ｎ・ｆＣ）・Ｔ１ また、カウンタ２１における計数値ＱＶＣＯは、 ＱＶＣＯ＝ｆＶＣＯ・Ｔ１ になるので、 ｆＶＣＯ＜ｆＴ−Ｎ・ｆＣ のときにディジタルコンパレータ２７，２８の各出力Ａ
＜Ｂ，Ａ≦Ｂが１、ＡＮＤ回路２９の出力が１、切換ス
イッチ３４がオンとなって、粗同調出力ＶＰとして＋Ｖ
１が出力され、ｆＶＣＯが上昇する（図８）。同様に、 ｆＶＣＯ＞ｆＴ＋Ｎ・ｆＣ のときに粗同調出力ＶＰとして−Ｖ１が出力され、ｆ
ＶＣＯを下げる（図８，図９）。
＜Ｂ，Ａ≦Ｂが１、ＡＮＤ回路２９の出力が１、切換ス
イッチ３４がオンとなって、粗同調出力ＶＰとして＋Ｖ
１が出力され、ｆＶＣＯが上昇する（図８）。同様に、 ｆＶＣＯ＞ｆＴ＋Ｎ・ｆＣ のときに粗同調出力ＶＰとして−Ｖ１が出力され、ｆ
ＶＣＯを下げる（図８，図９）。
【００１２】そして、 ｆＴ−Ｎ・ｆＣ≦ｆＶＣＯ≦ｆＴ＋Ｎ・ｆＣ となると、切換回路３１は粗同調動作を高分解能の粗同
調モードに切り換える。すなわち、計数時間はＴ１より
長いＴ２が、周波数データはＤ２，Ｄ４が、出力部の切
換スイッチはｂがそれぞれ選択される。ここで、下限デ
ータＤ２と上限データＤ４は次のように設定される。
調モードに切り換える。すなわち、計数時間はＴ１より
長いＴ２が、周波数データはＤ２，Ｄ４が、出力部の切
換スイッチはｂがそれぞれ選択される。ここで、下限デ
ータＤ２と上限データＤ４は次のように設定される。
【００１３】 Ｄ２＝（ｆＴ−ｆＣ）・Ｔ２ Ｄ４＝（ｆＴ＋ｆＣ）・Ｔ２ また、カウンタ２１における計数値ＱＶＣＯは、 ＱＶＣＯ＝ｆＶＣＯ・Ｔ２ になるので、 ｆＶＣＯ＜ｆＴ−ｆＣ のときに＋Ｖ２によりｆＶＣＯを上げ（図８）、 ｆＶＣＯ＞ｆＴ＋ｆＣ のときに−Ｖ２によりｆＶＣＯを下げる（図８，図
９）。
９）。
【００１４】そして、 ｆＴ−ｆＣ≦ｆＶＣＯ≦ｆＴ＋ｆＣ となると、粗同調動作を終了する。
【００１５】このような構成の先願の位相同期回路によ
れば、粗同調動作を２段階にし、ＶＣＯの発振周波数を
変化させるとき、発振周波数がキャプチャレンジから離
れているときは短い計数時間で粗同調し、キャプチャレ
ンジに近付いたときは長い計数時間による高分解能で粗
同調することにより、粗同調時間を短縮できる。
れば、粗同調動作を２段階にし、ＶＣＯの発振周波数を
変化させるとき、発振周波数がキャプチャレンジから離
れているときは短い計数時間で粗同調し、キャプチャレ
ンジに近付いたときは長い計数時間による高分解能で粗
同調することにより、粗同調時間を短縮できる。
【００１６】
【発明が解決しようとする課題】しかし、このような先
願の構成では、図９（Ｆ）に示すように、粗同調出力Ｖ
Ｐが出力されている場合（区間，，）、カウンタ
２１が計数している間にＶＣＯ１の発振周波数ｆＶＣＯ
が粗同調動作により変化してしまうので、計数区間内の
発振周波数ｆＶＣＯの平均値である計数値ＱＶＣＯとの
誤差が大きくなってしまう。
願の構成では、図９（Ｆ）に示すように、粗同調出力Ｖ
Ｐが出力されている場合（区間，，）、カウンタ
２１が計数している間にＶＣＯ１の発振周波数ｆＶＣＯ
が粗同調動作により変化してしまうので、計数区間内の
発振周波数ｆＶＣＯの平均値である計数値ＱＶＣＯとの
誤差が大きくなってしまう。
【００１７】これは、カウンタ２１の周波数測定精度が
低下することになるので、安定に粗同調するためには図
９（Ｆ）の発振周波数ｆＶＣＯの傾きに相当する粗同調
速度をより遅くする必要が生じ、その結果、粗同調時間
が長くなってしまうという欠点があった。
低下することになるので、安定に粗同調するためには図
９（Ｆ）の発振周波数ｆＶＣＯの傾きに相当する粗同調
速度をより遅くする必要が生じ、その結果、粗同調時間
が長くなってしまうという欠点があった。
【００１８】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は、カウンタが電圧制御発振器
の発振周波数をカウントしている期間中に、電圧制御発
振器の発振周波数が変化してしまうことによって生じる
計測誤差を減少させるような補正演算を行うことにより
カウンタの周波数測定精度を向上させ、粗同調時間を短
縮することにある。
たものであり、その目的は、カウンタが電圧制御発振器
の発振周波数をカウントしている期間中に、電圧制御発
振器の発振周波数が変化してしまうことによって生じる
計測誤差を減少させるような補正演算を行うことにより
カウンタの周波数測定精度を向上させ、粗同調時間を短
縮することにある。
【００１９】
【課題を解決するための手段】本発明に係る位相同期回
路は、粗同調回路により電圧制御発振器の発振周波数を
同期可能な範囲まで制御する位相同期回路において、前
記粗同調回路が、電圧制御発振器の発振周波数を計数す
るカウンタと、該カウンタに２種類以上の計数時間を与
えるゲート発生回路と、前記各計数時間に対応して異な
る上下限周波数データと前記カウンタの計数値とを比較
するディジタルコンパレータと、該ディジタルコンパレ
ータの出力に基づき前記各計数時間に対応して異なる大
きさの制御信号を発生する出力回路と、前記ディジタル
コンパレータ出力に対応して前記ゲート発生回路の計数
時間および前記出力回路の制御信号を切り換える切換回
路と、カウンタが電圧制御発振器の発振周波数をカウン
トしている期間中に、電圧制御発振器の発振周波数が変
化してしまうことによって生じる計測誤差を減少させる
ような補正演算を行う計数値補正演算回路とを備え、２
段階以上の粗同調動作を行うように構成したことを特徴
とする。
路は、粗同調回路により電圧制御発振器の発振周波数を
同期可能な範囲まで制御する位相同期回路において、前
記粗同調回路が、電圧制御発振器の発振周波数を計数す
るカウンタと、該カウンタに２種類以上の計数時間を与
えるゲート発生回路と、前記各計数時間に対応して異な
る上下限周波数データと前記カウンタの計数値とを比較
するディジタルコンパレータと、該ディジタルコンパレ
ータの出力に基づき前記各計数時間に対応して異なる大
きさの制御信号を発生する出力回路と、前記ディジタル
コンパレータ出力に対応して前記ゲート発生回路の計数
時間および前記出力回路の制御信号を切り換える切換回
路と、カウンタが電圧制御発振器の発振周波数をカウン
トしている期間中に、電圧制御発振器の発振周波数が変
化してしまうことによって生じる計測誤差を減少させる
ような補正演算を行う計数値補正演算回路とを備え、２
段階以上の粗同調動作を行うように構成したことを特徴
とする。
【００２０】
【作用】計数値補正演算回路は、カウンタが電圧制御発
振器の発振周波数をカウントしている期間中に、電圧制
御発振器の発振周波数が変化してしまうことによって生
じる計測誤差を減少させるような補正演算を行うことに
より、計数区間内の発振周波数の平均値とカウンタの計
数値との誤差は小さくなる。
振器の発振周波数をカウントしている期間中に、電圧制
御発振器の発振周波数が変化してしまうことによって生
じる計測誤差を減少させるような補正演算を行うことに
より、計数区間内の発振周波数の平均値とカウンタの計
数値との誤差は小さくなる。
【００２１】これにより、カウンタの周波数測定精度が
改善されるので、粗同調時間を短縮できる。
改善されるので、粗同調時間を短縮できる。
【００２２】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例のブロック図で
あって、図７の回路に計数値補正演算回路４０を追加し
たものである。図１は、粗同調動作時にＶＣＯ１の発振
周波数ｆＶＣＯが直線的に変化する場合に適した回路構
成であって、４１はダブラーであり、レジスタ２２の出
力データであるカウンタ２１の計数値ＱＶＣＯを２倍に
して加算器４２の一方の入力端子に加える。４３はレジ
スタであり、そのＤ端子には加算器４２の出力端子が接
続され、そのクロック端子にはゲート発生回路２５から
クロックが加えられ、その出力端子Ｑは加算器４２の他
方の入力端子およびディジタルコンパレータ２７，２８
の入力端子Ａに接続されている。
細に説明する。図１は本発明の一実施例のブロック図で
あって、図７の回路に計数値補正演算回路４０を追加し
たものである。図１は、粗同調動作時にＶＣＯ１の発振
周波数ｆＶＣＯが直線的に変化する場合に適した回路構
成であって、４１はダブラーであり、レジスタ２２の出
力データであるカウンタ２１の計数値ＱＶＣＯを２倍に
して加算器４２の一方の入力端子に加える。４３はレジ
スタであり、そのＤ端子には加算器４２の出力端子が接
続され、そのクロック端子にはゲート発生回路２５から
クロックが加えられ、その出力端子Ｑは加算器４２の他
方の入力端子およびディジタルコンパレータ２７，２８
の入力端子Ａに接続されている。
【００２３】図１の回路の動作を図２，図３の動作説明
図を用いて説明する。図２はＶＣＯ１の発振周波数ｆ
ＶＣＯを上げる場合の説明図、図３はＶＣＯ１の発振周
波数ｆ ＶＣＯを下げる場合の説明図であり、ＶＣＯ１の
発振周波数ｆＶＣＯとカウンタ２１の計数値ＱＶＣＯと
計数値補正演算回路４０における計数値の補正演算結果
Ｑ´ＶＣＯの関係を示している。
図を用いて説明する。図２はＶＣＯ１の発振周波数ｆ
ＶＣＯを上げる場合の説明図、図３はＶＣＯ１の発振周
波数ｆ ＶＣＯを下げる場合の説明図であり、ＶＣＯ１の
発振周波数ｆＶＣＯとカウンタ２１の計数値ＱＶＣＯと
計数値補正演算回路４０における計数値の補正演算結果
Ｑ´ＶＣＯの関係を示している。
【００２４】図１の回路構成では、粗同調動作が直線的
であるので、カウンタ２１の計数値ＱＶＣＯは、計数を
開始した時刻ｔ１におけるＶＣＯ１の発振周波数ｆ１と
計数を終了した時刻ｔ２におけるＶＣＯ１の発振周波数
ｆ２の平均値（（ｆ１＋ｆ２）／２）と等しくなる。こ
れらから、 ２・ＱＶＣＯ−Ｑ´ＶＣＯ＝２｛（ｆ１＋ｆ２）／２｝−ｆ１＝ｆ２ の関係が成立し、本来の周波数であるｆ２は補正演算結
果Ｑ´ＶＣＯと等しくなる。
であるので、カウンタ２１の計数値ＱＶＣＯは、計数を
開始した時刻ｔ１におけるＶＣＯ１の発振周波数ｆ１と
計数を終了した時刻ｔ２におけるＶＣＯ１の発振周波数
ｆ２の平均値（（ｆ１＋ｆ２）／２）と等しくなる。こ
れらから、 ２・ＱＶＣＯ−Ｑ´ＶＣＯ＝２｛（ｆ１＋ｆ２）／２｝−ｆ１＝ｆ２ の関係が成立し、本来の周波数であるｆ２は補正演算結
果Ｑ´ＶＣＯと等しくなる。
【００２５】なお、ここで、１クロック前の補正演算結
果Ｑ´ＶＣＯがＶＣＯ１の発振周波数ｆ１と等しいとい
う仮定がなされているが、これは位相同期回路が最初の
設定周波数にロックして十分時間がたった定常状態では
成立する。
果Ｑ´ＶＣＯがＶＣＯ１の発振周波数ｆ１と等しいとい
う仮定がなされているが、これは位相同期回路が最初の
設定周波数にロックして十分時間がたった定常状態では
成立する。
【００２６】また、上述実施例では粗同調動作が直線的
である場合について説明したが、直線的でない場合には
それらの特性に応じた適当な補正演算処理回路を採用す
ればよい。
である場合について説明したが、直線的でない場合には
それらの特性に応じた適当な補正演算処理回路を採用す
ればよい。
【００２７】また、粗同調動作は２段階に限らず任意の
複数段階にすることができる。
複数段階にすることができる。
【００２８】
【発明の効果】以上詳細に説明した本発明によれば、カ
ウンタとディジタルコンパレータで構成される粗同調回
路に計数値補正演算回路を設け、この計数値補正演算回
路は、カウンタが電圧制御発振器の発振周波数をカウン
トしている期間中に、電圧制御発振器の発振周波数が変
化してしまうことによって生じる計測誤差を減少させる
ような補正演算を行うため、カウンタの周波数精度を向
上させることができ、粗同調時間を短縮できる。
ウンタとディジタルコンパレータで構成される粗同調回
路に計数値補正演算回路を設け、この計数値補正演算回
路は、カウンタが電圧制御発振器の発振周波数をカウン
トしている期間中に、電圧制御発振器の発振周波数が変
化してしまうことによって生じる計測誤差を減少させる
ような補正演算を行うため、カウンタの周波数精度を向
上させることができ、粗同調時間を短縮できる。
【００２９】そして、回路は全てディジタル回路で構成
できるので、ＩＣ化による小形化が可能な位相同期回路
を実現できる。
できるので、ＩＣ化による小形化が可能な位相同期回路
を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作説明図である。
【図３】図１の動作説明図である。
【図４】位相同期回路の従来例を示す構成ブロック図で
ある。
ある。
【図５】図４の回路の粗同調回路を示す要部構成ブロッ
ク図である。
ク図である。
【図６】図５の動作を示すタイミングチャートである。
【図７】先願に係る粗同調回路の要部構成ブロック図で
ある。
ある。
【図８】図７の動作説明図である。
【図９】図７の動作を示すタイミングチャートである。
１ 電圧制御発振器（ＶＣＯ） ９ 粗同調回路 ２１ カウンタ ２５ ゲート発生回路 ２７，２８ ディジタルコンパレータ ２９，３０ ＡＮＤ回路 ３１ 切換回路 ３２〜３７ 切換スイッチ ４０ 計数値補正演算回路 ４１ ダブラー ４２ 加算器 ４３ レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−83125（ＪＰ，Ａ) 特開 平３−235521（ＪＰ，Ａ) 実開 平３−103637（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199
Claims (1)
- 【請求項１】粗同調回路により電圧制御発振器の発振周
波数を同期可能な範囲まで制御する位相同期回路におい
て、 前記粗同調回路が、電圧制御発振器の発振周波数を計数
するカウンタと、該カウンタに２種類以上の計数時間を
与えるゲート発生回路と、前記各計数時間に対応して異
なる上下限周波数データと前記カウンタの計数値とを比
較するディジタルコンパレータと、該ディジタルコンパ
レータの出力に基づき前記各計数時間に対応して異なる
大きさの制御信号を発生する出力回路と、前記ディジタ
ルコンパレータ出力に対応して前記ゲート発生回路の計
数時間および前記出力回路の制御信号を切り換える切換
回路と、カウンタが電圧制御発振器の発振周波数をカウ
ントしている期間中に、電圧制御発振器の発振周波数が
変化してしまうことによって生じる計測誤差を減少させ
るような補正演算を行う計数値補正演算回路とを備え、 ２段階以上の粗同調動作を行うように構成したことを特
徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04068600A JP3137246B2 (ja) | 1992-03-26 | 1992-03-26 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04068600A JP3137246B2 (ja) | 1992-03-26 | 1992-03-26 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276026A JPH05276026A (ja) | 1993-10-22 |
| JP3137246B2 true JP3137246B2 (ja) | 2001-02-19 |
Family
ID=13378448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04068600A Expired - Fee Related JP3137246B2 (ja) | 1992-03-26 | 1992-03-26 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137246B2 (ja) |
-
1992
- 1992-03-26 JP JP04068600A patent/JP3137246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276026A (ja) | 1993-10-22 |
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