JPH04183118A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH04183118A JPH04183118A JP2313331A JP31333190A JPH04183118A JP H04183118 A JPH04183118 A JP H04183118A JP 2313331 A JP2313331 A JP 2313331A JP 31333190 A JP31333190 A JP 31333190A JP H04183118 A JPH04183118 A JP H04183118A
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- JP
- Japan
- Prior art keywords
- frequency
- signal
- output
- circuit
- digital comparator
- Prior art date
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- Pending
Links
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 abstract description 3
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＰＬＬ回路に関するものであり、詳しくは、
位相同期動作の高速化に関するものである。
位相同期動作の高速化に関するものである。
〈従来の技術〉
ＰＬＬ回路は、周波数シンセサイザーとして広く用いら
れている。
れている。
第４図は、従来のＰＬＬ回路の一例を示す回路図である
０図において、第１のＰＬＬＩは第１の基準周波数ｆ
ｒｅｆをｎ逓倍するものである。第１のＰＬＬＩは、第
１の基準周波数ｆ ｒｅｆとループ信号の位相差を検出
する位相検出器１と、位相検出器１の出力信号が加えら
れるローパスフィルタ２と、ローパスフィルタ２の出力
信号により発振周波数が制御される電圧制御発振器（Ｖ
ＣＯ）３と、ＶＣＯ３の出力周波数を１／ｎに分周して
位相比較器１に入力する分周器４とで構成されている。
０図において、第１のＰＬＬＩは第１の基準周波数ｆ
ｒｅｆをｎ逓倍するものである。第１のＰＬＬＩは、第
１の基準周波数ｆ ｒｅｆとループ信号の位相差を検出
する位相検出器１と、位相検出器１の出力信号が加えら
れるローパスフィルタ２と、ローパスフィルタ２の出力
信号により発振周波数が制御される電圧制御発振器（Ｖ
ＣＯ）３と、ＶＣＯ３の出力周波数を１／ｎに分周して
位相比較器１に入力する分周器４とで構成されている。
第２のＰＬＬ２は第１のＰＬＬＩの出力周波数ｆｒｅｆ
ｘｎと第２の基準周波数で２を加算した周波数ｆ ｏｕ
ｔ （＝ ｆ ｒｅｆ Ｘ ｎ 十ｆ ２ ）を出力
するものである。第２のＰＬＬ２は、第２の基準周波数
ｆ２とループ信号の位相差を検出する位相検出器５と、
位相検出器５の出力信号に優先してループ内に周波数ア
ップ信号ＵＰまたは周波数ダウン信号り。
ｘｎと第２の基準周波数で２を加算した周波数ｆ ｏｕ
ｔ （＝ ｆ ｒｅｆ Ｘ ｎ 十ｆ ２ ）を出力
するものである。第２のＰＬＬ２は、第２の基準周波数
ｆ２とループ信号の位相差を検出する位相検出器５と、
位相検出器５の出力信号に優先してループ内に周波数ア
ップ信号ＵＰまたは周波数ダウン信号り。
１１１Ｎを加える優先回路６と、優先回路６の出力信号
が入力されるローパスフィルタ７と、ローパスフィルタ
７の出力信号により発振周波数ｆ ｏｕｔが制御される
ｖｃｏｓと、ｖｃｏｓの出力周波数ｆｏｕｔと第１のＰ
ＬＬＩの出力周波数ｆｒｅｆｘｎを混合するミキサ９と
、ミキサ９の出力信号が入力されその出力信号が位相検
出器５に入力されるローパスフィルタ１０とで構成され
ている。ＳＵＢは補助回路で、優先回路６に加えられる
周波数アップ信号ＵＰと周波数ダウン信号ＤＯＷＮを生
成するものであり、第２のＰＬＬ２の出力周波数ｆｏｕ
↑を１／（ｎ＋１）に分周する第１の分周器１１と、第
２のＰＬＬ２の出力周波数ｆ Ｏｕｔを１７（ｎ＋２）
に分周する第２の分周器１２と、第１の基準周波数ｆ
ｒｅｆと第１の分周器１１の出力周波数の差を検出し周
波数アップ信号ＵＰとして優先回路６に出力する第１の
周波数検出器１３と、第１の基準周波数ｆ ｒｅｆと第
２の分周器１２の出力周波数の差を検出し周波数ダウン
信号ＤＯＷＮとしてインバータ１５を介して優先回路６
に出力する第２の周波数検出器１４とで４１！成されて
いる。
が入力されるローパスフィルタ７と、ローパスフィルタ
７の出力信号により発振周波数ｆ ｏｕｔが制御される
ｖｃｏｓと、ｖｃｏｓの出力周波数ｆｏｕｔと第１のＰ
ＬＬＩの出力周波数ｆｒｅｆｘｎを混合するミキサ９と
、ミキサ９の出力信号が入力されその出力信号が位相検
出器５に入力されるローパスフィルタ１０とで構成され
ている。ＳＵＢは補助回路で、優先回路６に加えられる
周波数アップ信号ＵＰと周波数ダウン信号ＤＯＷＮを生
成するものであり、第２のＰＬＬ２の出力周波数ｆｏｕ
↑を１／（ｎ＋１）に分周する第１の分周器１１と、第
２のＰＬＬ２の出力周波数ｆ Ｏｕｔを１７（ｎ＋２）
に分周する第２の分周器１２と、第１の基準周波数ｆ
ｒｅｆと第１の分周器１１の出力周波数の差を検出し周
波数アップ信号ＵＰとして優先回路６に出力する第１の
周波数検出器１３と、第１の基準周波数ｆ ｒｅｆと第
２の分周器１２の出力周波数の差を検出し周波数ダウン
信号ＤＯＷＮとしてインバータ１５を介して優先回路６
に出力する第２の周波数検出器１４とで４１！成されて
いる。
このような構成において、分周器１１．１２の分周比は
分周器４の分周比に応じて変更される。
分周器４の分周比に応じて変更される。
周波数比較器１３はｆ ｒｅｆ ＞ ｆ ｏｕｔ ／
（ｎ＋１）のとき周波数アップ信号ＵＰを出力し、周波
数比較器１４はｆ ｒｅｆ≦ｆ ｏｕｔ ／ （ｎ＋２
）（１’）とき周波数タウン信号ＤＯＷＮを出力する。
（ｎ＋１）のとき周波数アップ信号ＵＰを出力し、周波
数比較器１４はｆ ｒｅｆ≦ｆ ｏｕｔ ／ （ｎ＋２
）（１’）とき周波数タウン信号ＤＯＷＮを出力する。
すなわち、補助回路ＳＵＢは、出力周波数ｆ ｏｕｔが
、 ｆ ｒｅｆ ｘ （ｎ＋１）≦ ｆ ｏｕｔ
＜ ｆ ｒｅｆ ｘ （ｎ＋２）の条件を溝
なすまで周波数アップ信号ｔｌＰまたは周波数ダウン信
号ＤＯ１４Ｎを優先回路６に出力し、この条件が満たさ
れると周波数アップ信号ＵＰまたは周波数ダウン信号Ｄ
ＯＷＮの出力を停止する。そして、回路全体としては、
最終的に、 ｆ ｏｕｔ ＝ ｎ Ｘ ｆ ｒｅｆ ＋ ｆ ２を出
力する。
、 ｆ ｒｅｆ ｘ （ｎ＋１）≦ ｆ ｏｕｔ
＜ ｆ ｒｅｆ ｘ （ｎ＋２）の条件を溝
なすまで周波数アップ信号ｔｌＰまたは周波数ダウン信
号ＤＯ１４Ｎを優先回路６に出力し、この条件が満たさ
れると周波数アップ信号ＵＰまたは周波数ダウン信号Ｄ
ＯＷＮの出力を停止する。そして、回路全体としては、
最終的に、 ｆ ｏｕｔ ＝ ｎ Ｘ ｆ ｒｅｆ ＋ ｆ ２を出
力する。
〈発明が解決しようとする課題〉
しかし、このような構成によれば、分周器４のｎの変更
に応じて分周器１１の（ｎ＋１）および分周器１２のｆ
ｎ＋２）も変更しなければならないなめ、制御が複雑に
なる。
に応じて分周器１１の（ｎ＋１）および分周器１２のｆ
ｎ＋２）も変更しなければならないなめ、制御が複雑に
なる。
本発明は、このような点に着目したものであり、その目
的は、複雑な制御をすることなく安定した位相同期状態
が実現できるＰＬＬ回路を提供することにある。
的は、複雑な制御をすることなく安定した位相同期状態
が実現できるＰＬＬ回路を提供することにある。
く課題を解決するための手段〉
本発明のＰＬＬ回路は、
ループ内に、周波数アップ信号υＰまたは周波数ダウン
信号ＤＯＷＮを優先的に加える優先回路と、ループの出
力周波数ｆ ｏｕｔと外部周波数信号ｆｅＸ↑を混合す
るミキサを含むＰＬＬ回路において、前記ループの出力
周波数ｆｏｕｔと外部周波数信号ｆ ｅｘｔの比Ｘ ＜
＝ｆｏｕｔ ／ｆｅｘｔ ）を求める演算回路と、 この演算出力Ｘと第１の設定値Ａを比較し、Ｘ＜Ａの場
合に前記周波数アップ信号ＵＰを出力する第１のコンパ
レータと、 前記演算出力Ｘと第２の設定値Ｂを比較し、Ｘ≧Ｂの場
合に前記周波数タウン信号ＤＯＷＮを出力する第２のコ
ンパレータ、 を設けたことを特徴とする。
信号ＤＯＷＮを優先的に加える優先回路と、ループの出
力周波数ｆ ｏｕｔと外部周波数信号ｆｅＸ↑を混合す
るミキサを含むＰＬＬ回路において、前記ループの出力
周波数ｆｏｕｔと外部周波数信号ｆ ｅｘｔの比Ｘ ＜
＝ｆｏｕｔ ／ｆｅｘｔ ）を求める演算回路と、 この演算出力Ｘと第１の設定値Ａを比較し、Ｘ＜Ａの場
合に前記周波数アップ信号ＵＰを出力する第１のコンパ
レータと、 前記演算出力Ｘと第２の設定値Ｂを比較し、Ｘ≧Ｂの場
合に前記周波数タウン信号ＤＯＷＮを出力する第２のコ
ンパレータ、 を設けたことを特徴とする。
く作用〉
演算回路は外部周波数ｆ ｅｘｔの変更を意識すること
なく出力周波数ｆｏｕ↑と外部周波数信号ｆｅｘｚｙ）
比Ｘ （＝ｆｏｕｔ ／ｆｅｘｔ ）を求める。各コン
パレータは、それぞれ予め設定されている固定設定値Ａ
、Ｂと演算回路の演算出力Ｘとを比教してＡ≦Ｘ＜Ｂを
満たすように周波数を制御する信号を出力する。
なく出力周波数ｆｏｕ↑と外部周波数信号ｆｅｘｚｙ）
比Ｘ （＝ｆｏｕｔ ／ｆｅｘｔ ）を求める。各コン
パレータは、それぞれ予め設定されている固定設定値Ａ
、Ｂと演算回路の演算出力Ｘとを比教してＡ≦Ｘ＜Ｂを
満たすように周波数を制御する信号を出力する。
〈実施例〉
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す回路図であり、第４図
と同一部分には同一符号を付けている９図において、１
６は演算回路であり、第２のＰＬＬ２の出力周波数ｆ
ｏｕｔと外部周波数信号ｆ ｅｘｔとして加えられる第
１のＰＬＬＩの出力周波数ｆｒｅｆｘｎとの比Ｘ （＝
ｆｏｕｔ ／ｆｅｘｔ ）を求める。
と同一部分には同一符号を付けている９図において、１
６は演算回路であり、第２のＰＬＬ２の出力周波数ｆ
ｏｕｔと外部周波数信号ｆ ｅｘｔとして加えられる第
１のＰＬＬＩの出力周波数ｆｒｅｆｘｎとの比Ｘ （＝
ｆｏｕｔ ／ｆｅｘｔ ）を求める。
１７．１８はデジタルコンパレータである。デジタルコ
ンパレータ１７はこの演算出力Ｘと第１の設定値Ａを比
較し、Ｘ＜Ａの場合に周波数アップ信号ＵＰを出力する
。デジタルコンパレータ１８は演算出力Ｘと第２の設定
値Ｂを比較し、Ｘ≧Ｂの場合に周波数ダウン信号［１０
ＷＮを出力する。
ンパレータ１７はこの演算出力Ｘと第１の設定値Ａを比
較し、Ｘ＜Ａの場合に周波数アップ信号ＵＰを出力する
。デジタルコンパレータ１８は演算出力Ｘと第２の設定
値Ｂを比較し、Ｘ≧Ｂの場合に周波数ダウン信号［１０
ＷＮを出力する。
第２図は第１図の演算回路１６を含む具体例図である。
第１のＰＬＬＩの出力周波数ｆｒｅｆｘｎ（ｆｅｘｔ）
は１／８０００の分周器１９と１１５の分周器２０の直
列回路を介して１／２の分周器２１に加えられるととも
にアンドゲート２２の一方の入力端子に加えられている
。分周器２１の出力信号はアンドゲート２２の他方の入
力端子に加えられるとともにオアゲート２３の一方の入
力端子に加えられている。オアゲート２３の他方の入力
端子には１／４０の分周器２４を介して第２のＰＬＬ２
の出力周波数ｆ Ｏｕｔが加えられている。オアゲート
２３の出力信号はバイナリ−カウンタ２５のクロック端
子に加えられている。バイナリ−カウンタ２５の出力デ
ータＸはラッチ２６を介して各デジタルコンパレータ１
７，１８に加えられている。アンドゲート２２の出力信
号はバイナリ−カウンタ２５のクリア端子に加えられる
とともにラッチ２６のラッチ端子に加えられている。
は１／８０００の分周器１９と１１５の分周器２０の直
列回路を介して１／２の分周器２１に加えられるととも
にアンドゲート２２の一方の入力端子に加えられている
。分周器２１の出力信号はアンドゲート２２の他方の入
力端子に加えられるとともにオアゲート２３の一方の入
力端子に加えられている。オアゲート２３の他方の入力
端子には１／４０の分周器２４を介して第２のＰＬＬ２
の出力周波数ｆ Ｏｕｔが加えられている。オアゲート
２３の出力信号はバイナリ−カウンタ２５のクロック端
子に加えられている。バイナリ−カウンタ２５の出力デ
ータＸはラッチ２６を介して各デジタルコンパレータ１
７，１８に加えられている。アンドゲート２２の出力信
号はバイナリ−カウンタ２５のクリア端子に加えられる
とともにラッチ２６のラッチ端子に加えられている。
第３図は第２図の動作を説明するタイミングチャートで
ある。（ａ）は分周器２４の出力信号を示し、（ｂ）は
分周器１９の出力信号を示し、（ｃ）は分周器２０の出
力信号を示し、（ｄ）は分周器２１の出力信号を示し、
（ｅ）はオアゲート２３の出力信号を示し、（ｆ）はア
ンドゲート２２の出力信号を示している。バイナリ−カ
ウンタ２５は分周器２１の出力信号で設定される時間オ
アゲート２３の出力信号、すなわち分周器２４の出力信
号をカウントする。このカウントデータはアンドゲート
２２の出力信号に従ってう、ｙチ２６にラッチされると
ともにクリアされ、次のカウント動作を介しする。
ある。（ａ）は分周器２４の出力信号を示し、（ｂ）は
分周器１９の出力信号を示し、（ｃ）は分周器２０の出
力信号を示し、（ｄ）は分周器２１の出力信号を示し、
（ｅ）はオアゲート２３の出力信号を示し、（ｆ）はア
ンドゲート２２の出力信号を示している。バイナリ−カ
ウンタ２５は分周器２１の出力信号で設定される時間オ
アゲート２３の出力信号、すなわち分周器２４の出力信
号をカウントする。このカウントデータはアンドゲート
２２の出力信号に従ってう、ｙチ２６にラッチされると
ともにクリアされ、次のカウント動作を介しする。
ここで、分周器２１の出力信号が“Ｌ”の時間は、
（１／ｆｎ ｘ ｆ ｒｅｆ）） ｘ４０００であ
り、分周器２４の出力信号の周波数は、ｆ ｏｕｔ／４
０ になる。これにより、ｆ ｏｕｔ＝（ｎｘ ｆ ｒｅｆ
）のとき、バイナリ−カウンタ２５でカウントされるパ
ルス数は、 （ｆ ｏｕｔ／４０） ｘ （１／ｉｎ ｘ ｆ ｒｅ
ｆ）） ｘ４０００＝１０００になる。
り、分周器２４の出力信号の周波数は、ｆ ｏｕｔ／４
０ になる。これにより、ｆ ｏｕｔ＝（ｎｘ ｆ ｒｅｆ
）のとき、バイナリ−カウンタ２５でカウントされるパ
ルス数は、 （ｆ ｏｕｔ／４０） ｘ （１／ｉｎ ｘ ｆ ｒｅ
ｆ）） ｘ４０００＝１０００になる。
これは、パルス数が１０００より小さいときは、ｆ ｏ
ｕｔ ＜ （ｎｘ ｆ ｒｅｆ）を表し、パルス数が１
０００より大きいときは、ｆ ｏｕｔ ＞ （ｎｘ ｆ
ｒｅｆ）を表している。
ｕｔ ＜ （ｎｘ ｆ ｒｅｆ）を表し、パルス数が１
０００より大きいときは、ｆ ｏｕｔ ＞ （ｎｘ ｆ
ｒｅｆ）を表している。
ところで、デジタルコンパレータ１７には設定値Ａとし
て１０００が設定されている。従って、カウントｔ Ｘ
＜ １０００のときはＶＣＯ８の出力周波数が高くな
るように周波数アップ信号ＵＰを出力する。
て１０００が設定されている。従って、カウントｔ Ｘ
＜ １０００のときはＶＣＯ８の出力周波数が高くな
るように周波数アップ信号ＵＰを出力する。
一方、デジタルコンパレータ１８には設定値Ｂとして１
００６が設定されている。これは、（ｆ ｏｕｔ／４０
） ｘ （１／（ｎ ｘ ｆ ｒｅｆ）） ｘ４０００
＝１００６から、 ｆ ｏｕｔ ＝ （ｎｘ ｆ ｒｅｆ）ｘ １．００
６になる。つまり、パルス数が１００６より小さいとき
は、 ｆ ｏｕｔ ＜ （ｎｘ ｆ ｒｅｆ）ｘ １．００６
を表し、パルス数が１００６より大きいときは、ｆ ｏ
ｕｔ ＞ （ｎｘ ｆ ｒｅｆ）ｘ １．００６を表
している。従って、カウント数Ｘ≧１００６のときはｖ
ｃｏｓの出力周波数が低くなるように周波数ダウン信号
ＤＯＷＮを出力する。
００６が設定されている。これは、（ｆ ｏｕｔ／４０
） ｘ （１／（ｎ ｘ ｆ ｒｅｆ）） ｘ４０００
＝１００６から、 ｆ ｏｕｔ ＝ （ｎｘ ｆ ｒｅｆ）ｘ １．００
６になる。つまり、パルス数が１００６より小さいとき
は、 ｆ ｏｕｔ ＜ （ｎｘ ｆ ｒｅｆ）ｘ １．００６
を表し、パルス数が１００６より大きいときは、ｆ ｏ
ｕｔ ＞ （ｎｘ ｆ ｒｅｆ）ｘ １．００６を表
している。従って、カウント数Ｘ≧１００６のときはｖ
ｃｏｓの出力周波数が低くなるように周波数ダウン信号
ＤＯＷＮを出力する。
このように周波数ア＝＋７１信号ＵＰおよび周波数ダウ
ン信号００１４ＷＮを制御することにより、補助回路Ｓ
ＵＢは、出力周波数ｆ ｏｕｔが、 （ｎｘ ｆ ｒｅｆ）≦ｆ ｏｕｔ ＜ （ｎｘ ｆ
ｒｅｆ）ｘ １．００６の条件を満たすまで周波数アッ
プ信号ＵＰまたは周波数ダウン信号ＤＯＩ４ｔ４ ｔ−
優先回路６に出力し、この条件が満たされると周波数ア
ップ信号ＵＰまたは周波数ダウン信号ＤＯＷＮの出力を
停止する。そして、回路全体としては、最終的に、第４
図と同様に、ｆ ｏｕｔ ＝ ｎ Ｘ ｆ ｒｅｆ ＋
ｆ ２を出力する。ただし、第２のＰＬＬ２の基準周
波数ｆ２は、次の条件を満たさなければならない。
ン信号００１４ＷＮを制御することにより、補助回路Ｓ
ＵＢは、出力周波数ｆ ｏｕｔが、 （ｎｘ ｆ ｒｅｆ）≦ｆ ｏｕｔ ＜ （ｎｘ ｆ
ｒｅｆ）ｘ １．００６の条件を満たすまで周波数アッ
プ信号ＵＰまたは周波数ダウン信号ＤＯＩ４ｔ４ ｔ−
優先回路６に出力し、この条件が満たされると周波数ア
ップ信号ＵＰまたは周波数ダウン信号ＤＯＷＮの出力を
停止する。そして、回路全体としては、最終的に、第４
図と同様に、ｆ ｏｕｔ ＝ ｎ Ｘ ｆ ｒｅｆ ＋
ｆ ２を出力する。ただし、第２のＰＬＬ２の基準周
波数ｆ２は、次の条件を満たさなければならない。
０ ＜ ｆ ２ ＜ （ｎＸ ｆ ｒｅｆ）ｘ Ｏ，０
０６なお、上記実施例では、第１のＰＬＬＩと第２のＰ
ＬＬ２を組み合わせ、外部周波数信号ｆ ｅｘｔとして
第１のＰＬＬＩの出力信号を用いる例を説明したが、外
部周波数信号ｆｅｘ↑はＰＬＬ以外の発振器から加える
ものであってもよい。
０６なお、上記実施例では、第１のＰＬＬＩと第２のＰ
ＬＬ２を組み合わせ、外部周波数信号ｆ ｅｘｔとして
第１のＰＬＬＩの出力信号を用いる例を説明したが、外
部周波数信号ｆｅｘ↑はＰＬＬ以外の発振器から加える
ものであってもよい。
また、演算回路を構成する分周器の分周比およびデジタ
ルコンパレータの設定値は用途に応じて適宜変更設定す
ればよく、演算回路の構成は実施例に限定されるもので
はない。
ルコンパレータの設定値は用途に応じて適宜変更設定す
ればよく、演算回路の構成は実施例に限定されるもので
はない。
〈発明の効果〉
以上説明したように、本発明によれば、複雑な制御をす
ることなく安定した位相同期状態が得られるＰＬＬ回路
が実現できる。
ることなく安定した位相同期状態が得られるＰＬＬ回路
が実現できる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の演算回路を含む具体例図、第３図は第２図の動作を
説明するタイミングチャート、第４図は従来のｐ １．
、 Ｌ回路の一例を示す回路図である。 ５・・・位相検出器、６・・・優先回路、７．１０・・
・ローパスフィルタ、８・・・ＶＣＯ（Ｋ圧制ａ１発振
器）、９・・・ミキサ、１６・・・演算回路、１７．１
８・・・テジ′＋−；ε−・′ ’３−〇 Ｂ Ｑｊ ’ｌ−
図の演算回路を含む具体例図、第３図は第２図の動作を
説明するタイミングチャート、第４図は従来のｐ １．
、 Ｌ回路の一例を示す回路図である。 ５・・・位相検出器、６・・・優先回路、７．１０・・
・ローパスフィルタ、８・・・ＶＣＯ（Ｋ圧制ａ１発振
器）、９・・・ミキサ、１６・・・演算回路、１７．１
８・・・テジ′＋−；ε−・′ ’３−〇 Ｂ Ｑｊ ’ｌ−
Claims (1)
- 【特許請求の範囲】 ループ内に、周波数アップ信号ＵＰまたは周波数ダウン
信号ＤＯＷＮを優先的に加える優先回路と、ループの出
力周波数ｆｏｕｔと外部周波数信号ｆｅｘｔを混合する
ミキサを含むＰＬＬ回路において、前記ループの出力周
波数ｆｏｕｔと外部周波数信号ｆｅｘｔの比Ｘ（＝ｆｏ
ｕｔ／ｆｅｘｔ）を求める演算回路と、 この演算出力Ｘと第１の設定値Ａを比較し、Ｘ＜Ａの場
合に前記周波数アップ信号ＵＰを出力する第１のコンパ
レータと、 前記演算出力Ｘと第２の設定値Ｂを比較し、Ｘ≧Ｂの場
合に前記周波数ダウン信号ＤＯＷＮを出力する第２のコ
ンパレータ、 を設けたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313331A JPH04183118A (ja) | 1990-11-19 | 1990-11-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313331A JPH04183118A (ja) | 1990-11-19 | 1990-11-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04183118A true JPH04183118A (ja) | 1992-06-30 |
Family
ID=18039954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313331A Pending JPH04183118A (ja) | 1990-11-19 | 1990-11-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04183118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097382A (ja) * | 2009-10-30 | 2011-05-12 | Hioki Ee Corp | 周波数シンセサイザ |
-
1990
- 1990-11-19 JP JP2313331A patent/JPH04183118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097382A (ja) * | 2009-10-30 | 2011-05-12 | Hioki Ee Corp | 周波数シンセサイザ |
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