KR950008483B1 - 위상 폐쇄 루프주파수 신서싸이저 회로 - Google Patents

위상 폐쇄 루프주파수 신서싸이저 회로 Download PDF

Info

Publication number
KR950008483B1
KR950008483B1 KR1019920009461A KR920009461A KR950008483B1 KR 950008483 B1 KR950008483 B1 KR 950008483B1 KR 1019920009461 A KR1019920009461 A KR 1019920009461A KR 920009461 A KR920009461 A KR 920009461A KR 950008483 B1 KR950008483 B1 KR 950008483B1
Authority
KR
South Korea
Prior art keywords
frequency
output
terminal
programmable counter
controlled oscillator
Prior art date
Application number
KR1019920009461A
Other languages
English (en)
Other versions
KR930024302A (ko
Inventor
김성찬
김종완
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920009461A priority Critical patent/KR950008483B1/ko
Publication of KR930024302A publication Critical patent/KR930024302A/ko
Application granted granted Critical
Publication of KR950008483B1 publication Critical patent/KR950008483B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

내용 없음.

Description

위상 폐쇄 루프주파수 신서싸이저 회로
제1도는 종래의 위상 폐쇄 루프 주파수 신서싸이저 회로의 블록도,
제2도는 이 발명의 실시예에 따른 위상 폐쇄 루프 주파수 신서싸이저 회로도,
제3도는 제2도의 회로도의 파워 세이브 블록의 상세 회로도,
제4도는 제3도의 동작 타이밍 차트이다.
이 발명은 주파수 신서싸이저 회로에 관한 것으로, 더욱 상세하게는 핸드헬드 폰(Hand held phone) 또는 코드리스 폰(Cordless phone)등의 디지탈 튜닝 시스템(Digital tuning system)에 이용되는 위상 폐쇄루프(Phase lock loop ; 이하, PLL이라 한다)내에 파워 세이브(Power save) 블록을 추가하여 전력 소모를 줄일 수 있는 주파수 신서싸이저 회로에 관한 것이다.
제1도는 종래의 위상 폐쇄 루프 주파수 신서싸이저 회로의 블록도이다. 이 회로는 기준 주파수를 발생시키기 위한 발진기(10), 기준 주파수를 고정된 비율로 분할하기 위한 분주기(11), 이 분주기(11)에서 분할된 주파수(fr)와 나중에 기술될 프로그램 가능한 카운터(13)의 출력주파수(fc)와의 위상차를 검출하기 위한 위상 검출기(12), 이 위상 검출기(12)의 논리 상태를 아날로그 신호로 바꾸는 차아지 펌프(Charge pump)회로(15), 이 차아지 펌프 회로(15)의 출력신호를 통과해서 잡음 성분이나 고주파 성분을 제거하고 PLL이 어떤 원인에 의해 락(lock)상태로부터 해제된 경우에도 유지회로로서 동작하는 저역통과 필터(16), 이 저역통과 필터(16)의 출력신호, 즉 위상차에 비례하는 출력주파수를 발생하는 전압제어 발진기(17), 프로그램된 정수의 분주율에 의해 전압제어 발진기(17) 내에서 발생된 주파수를 분할하기 위한 프로그램 가능한 카운터(13) 및 프로그램가능한 카운터(13)의 분주비 설정 데이타 신호를 출력하는 마이컴(14)으로 구성된다.
상기 구성에서 프로그램 가능한 카운터(13)는 분주한 수를 논리적으로 프로그램하고 그 수에 따라서 입력신호의 주파수를 분주하는 가변 분주기로서, 그의 분주비는 마이컴(14)으로부터 설정된다. 프로그램 가능한 카운터(13)에서 분주된 출력신호(fm)는 고정 분주기(11)의 출력인 기준 주파수(fr)와 위상 비교기(12)에서 위상 비교된다.
위상 비교된 출력신호은 차아지 펌퍼(15)와 저역통과필터(16)를 거치면 분주된 출력신호(fc)와 기준 주파수(fr)의 주파수 및 위상차이에 비례하는 평균 DC전압을 발생시킨다. 이 평균 DC전압은 전압제어 발진기(17)의 발진주파수를 변화시킨다.
그 결과 프로그램 가능한 카운터(13)에서 분주된 출력주파수(fc)와 기준 주파수(fr)를 같은 주파수 및 같은 위상으로 만들어 위상 검출기(12)를 락(1ock)시킨다.
위상 검출기(12)가 락되면 전압제어 발진기(17)의 발진주파수도 락된 상태로 일정하게 유지된다.
이와 같이 종래의 PLL주파수 신서싸이저 회로는 프로그램 가능한 카운터(13)의 분주비를 변화시켜 전압제어 발진기(15)의 발진 주파수를 조정할 수 있다.
그런데, 종래의 PLL회로는 마이콤(10)으로부터 분주비 설정을 위한 새로운 데이타가 나오고 그 데이타가 프로그램 가능한 카운터(11)의 분주비로 세팅될 때까지도 PLL회로는 계속적으로 동작을 하므로 불필요한 전력의 소모를 가져오게 되는 문제점이 있다.
이 발명의 목적은 종래의 PLL회로에 파워 세이브 블록을 추가하여 데이타 세팅시 프로그램 가능한 카운터의 분주 동작을 정지시켜 불필요한 전력소모를 줄일 수 있는 PLL주파수 신서싸이저 회로를 제공하는 데 있다.
상기의 목적을 달성하기 위한 이 발명은 발진기, 분주기, 위상 검출기, 차아지 펌프 회로, 저역통과 필터, 전압제어 발진기, 프로그램 가능한 카운터, 및 마이컴으로 구성된 종래의 PLL주파수 신서싸이저 회로에 있어서, 상기 프로그램 가능한 카운터와 전압제어 발진기 사이에 연결되며, 상기 마이컴에서 출력되는 제어신호에 따라 상기 전압제어 발진기의 출력신호를 단속하여 프로그램 가능한 카운터의 동작을 제어하는 파워 세이브 블록을 더 포함하는 것을 특징으로 하는 위상 폐쇄 루프 주파수 신서싸이저 회로를 제공한다.
상기 파워 세이브 블록은 입력단자와 그의 출력단자 사이에 제1 및 제2 인버터가 직렬 접속되고, 마이컴의 제어신호가 입력되는 제어신호단자는 전송게이트의 제1게이트 전압단자에 연결됨과 아울러 제3인버터를 통해 상기 전송게이트의 제 2게이트 전압단자에 연결되고, 상기 전송게이트의 일측단자는 상기 n모스 트랜지스터의 소스 및 상기 입력단자에 연결되고, 상기 전송게이트의 타측단자는 상기 제1 및 제2인버터의 접속점에 연결되어 구성된다.
상기 제1 내지 3인버터, 전송게이트 및 n모스 트랜지스터는 CMOS로 구성된다.
이러한 구성의 이 발명은 파워 세이브 블록이 구비되어 프로그램 가능한 카운터의 분주비 설정시와 같이 카운터가 동작될 필요가 없을 때에는 상기 마이컴의 제어신호에 따라 상기 전압제어 발진기의 출력신호를 차단하여 프로그램 가능한 카운터의 동작을 정지시킴으로써 불필요한 전력 소모를 줄일 수 있다.
이하, 이 발명이 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 이 발명의 실시예에 따른 PLL주파수 신서싸이저 회로이다.
이에 도시된 바와 같이, 기준 주파수를 발생시키기 위한 발진기(20), 기준 주파수를 고정된 비율로 분할하기 위한 분주기(21), 이 분주기(21)에서 분할된 주파수(fr)와 프로그램 가능한 카운터(23)의 출력주파수(fc)와 위상차를 검출하기 위한 위상 검출기(22), 이 위상 검출기(22)의 논리 상태를 아날로그 신호로 바꾸는 차아지 펌프(Charge pump)회로(25), 이 차아지 펌프 회로(25)의 출력신호를 통과해서 잡음 성분이나 고주파 성분을 제거하고 PLL이 어떤 원인에 의해 락(Lock) 상태로부터 해제된 경우에도 유지회로로서 동작하는 저역통과 필터(26), 이 저역통과 필터(26)의 출력신호에 비례하는 출력주파수를 발생하는 전압제어발진기(27)에서 프로그램된 정수의 분주율에 의해 전압제어 발진기(27)에서 발생된 주파수를 분할하기 위한 프로그램 가능한 카운터(23), 프로그램 가능한 카운터(23)의 분주비 설정 데이타 신호 및 후술되는 파워 세이브 블록(28) 제어신호를 출력하는 마이컴(24) 및 상기 프로그램 가능한 카운터(23)와 전압제어 발진기(27)사이에 연결되며, 프로그램 가능한 카운터(23)의 분주비 설정시와 같이 프로그램 가능한 카운터(23)가 동작될 필요가 없을 때에는 프로그램 가능한 카운터(23)의 동작을 정지시켜 불필요한 전력 소모를 줄이는 파워세이브 블록(28)으로 구성된다.
제3도는 상기 주파수 신서싸이저 회로의 파워 세이브 블록(28)의 상세회로도이다.
제3도에 나타낸 바와 같이, 파워 세이브 블록(28)은 전압제어 발진기(27)의 출력신호가 인가되는 입력단자(IN)와 그의 출력단자(OUT) 사이에 2단의 제1 및 제2인버터(G1),(G2)가 직렬로 접속되어 있다. 마이컴(24)으로부터 제어신호가 출력되는 제어신호단자(CT)는 전송게이트(30)의 제1게이트 전압단자(C)에 연결됨과 아울러 인버터(G2)를 통해 상기 전송게이트(30)의 제2게이트 전압단자(C)에 연결된다.
상기 전송게이트(30)는 이를 구성하는 모스 트랜지스터의 소스(31) 및 드레인(32)이 서로 접속된 n모스 트랜지스터(NM1) 및 p모스 트랜지스터(PM1)를 구비하고 있다.
그리고 상호 접속된 소스(31)는 상기 n모스 트랜지스터(NM2)의 소스(33) 및 입력단자(IN)에 연결되고, 상기 접속된 드레인(32)은 상기 인버터(G1∼G2)의 접속점(35)에 연결되어 있다.
상기 구성에서 인버터(I1-I3)와 p모스 트랜지스터(PM1), n모스 트랜지스터(NMl,NM2)는 CMOS로 구성되어 있다.
이와 같은 구성을 갖는 PLL주파수 신서싸이저 회로의 동작을 설명한다.
상기 PLL주파수 신서싸이저 회로가 기준 주파수 신호에 따르는 위상 동기회로로서의 정상동작을 수행하는 동안, 프로그램 가능한 카운터(23)의 분주비 설정시와 같이 프로그램 가능한 카운터(23)가 동작될 필요가 없을 경우에 마이컴(24)으로부터 출력된 제어신호가 제어신호단자(CT)를 통하여 로우레벨 상태("0")로 입력된다. 이때의 전압제어 발진기의 출력신호 파형은 제4도(A)와 같고, 상기 마이컴(24)에서 출력되는 제어신호의 파형은 제4도(B)와 같다.
상기 제어신호단자(CT)의 전위가 로우레벨이면, 인버터(I3)의 출력신호는 하이레벨 상태("1")가 되어 전송게이트(30)의 n모스 트랜지스터(NM1) 및 p모스 트랜지스터(PM1)은 모두 턴오프되고, n모스 트랜지스터(NM2)는 턴온된다.
상기 n모스 트랜지스터(NM2)가 턴온됨에 따라 입력단자(IN)로 입력되는 상기 전압제어 발진기(27)의 출력신호는 로우레벨 상태("0")로 일정하게 유지된다. 따라서 제2인버터(I2)의 출력도 로우레벨 상태("0")를 유지하게 되어 다음단인 프로그램 가능한 카운터(23)의 분주 동작도 정지된다. 이때의 제2인버터(I2)의 출력파형, 즉 출력단자(OUT)로 출력되는 신호 파형은 제4도(C)와 같다.
다시, 정상상태에서 제어신호단자(CT)는 제4도(B)와 같이 하이레벨상태("1")가 되어 상기 로우레벨 상태의 경우와는 반대로 n모스 트랜지스터(NM1) 및 p모스 트랜지스터(PM1)은 모두 턴온되고, n모스 트랜지스터(NM2)는 턴오프된다.
상기 n모스 트랜지스터(NM1) 및 p모스 트랜지스터(PM1)이 모두 턴온되면, 제1인버터(G1)의 입출력 양단에 저항이 놓인 것처럼 된다. 따라서 입력단자(IN)로 인가되는 전압제어 발진기(27)의 출력신호가 제1인버터(G1)의 드레쉬홀드 전압(VTH)으로 유지되게 된다.
그러면 입력단자(IN)로 입력되는 전압제어 발진기(27)의 출력신호는 제1 및 제2 인버터(G1),(G2)를 거쳐 프로그램 가능한 카운터(23)의 입력으로 들어가 정상적인 동작을 한다.
이와 같이 데이타 세팅시와 같이 PLL회로를 동작시킬 필요가 없을 때는 마이컴(24)으로부터 로우레벨 상태의 제어신호를 출력하여 전압제어 발진기의 출력신호를 차단한다.
이 발명의 주파수 신서싸이저 회로는 전압제어 발진기와 프로그램 가능한 카운터 사이에 파워 세이브(Power save) 블록을 추가하여 프로그램 가능한 카운터의 분주비 설정시와 같이 카운터가 동작될 필요가 없을 경우에 카운터의 동작을 정지시켜 전력 소모를 줄일 수 있다.

Claims (3)

  1. 기준 주파수를 발생하는 발진기와, 상기 기준 주파수를 설정된 분주율로 분주하는 분주기와, 상기 분주기에서 분주된 주파수(fr)와 프로그램 가능한 카운터의 출력주파수(fc)와 위상차를 검출하는 위상 검출기와, 상기 위상 검출기의 출력신호를 아날로그 신호로 바꾸는 차아지 펌프 회로와, 상기 차아지 펌프 회로의 출력신호의 잡음 및 고주파 성분을 제거하는 저역통과 필터와, 상기 저역통과 필터의 출력신호에 비례하는츨력주파수를 발생하는 전압제어 발진기와, 프로그램된 정수의 분주율에 의해 상기 전압제어 발진기의 출력주파수를 분주하기 위한 프로그램 가능한 카운터와, 상기 프로그램 가능한 카운터의 분주비 설정 데이타 신호를 출력하는 마이컴으로 구성된 위상 폐쇄 루프 주파수 신서싸이저 회로에 있어서, 상기 프로그램 가능한 카운터와 전압제어 발진기 사이에 연결되며, 상기 마이컴에서 출력되는 제어신호에 따라 상기 전압제어 발진기의 출력신호를 단속하여 프로그램 가능한 카운터의 동작을 제어하는 파워 세이브 블록을 더 포함하는 것을 특징으로 하는 위상 폐쇄 루프 주파수 신서싸이저 회로.
  2. 제1항에 있어서, 상기 파워 세이브 블록은 입력단자와 그의 출력단자 사이에 제1 및 제2인버터가 직렬 접속되고, 마이컴의 제어신호가 입력되는 제어신호단자는 전송게이트의 제1게이트 전압단자에 연결됨과 아울러 제3인버터를 통해 상기 전송게이트의 제2게이트 전압 단자에 연결되고, 상기 전송게이트의 일측단자는 상기 n모스 트랜지스터의 소스 및 상기 입력단자에 연결되고, 상기 전송게이트의 타측단자는 상기 제1 및 제2인버터의 접속점에 연결되어 구성된 것을 특징으로 하는 위상 폐쇄 루프 주파수 신서싸이저 회로.
  3. 제2항에 있어서, 상기 제1 내지 3인버터, 전송게이트 및 n모스 트랜지스터는 CMOS로 구성된 것을 특징으로 하는 위상 폐쇄 루프 주파수 신서싸이저 회로.
KR1019920009461A 1992-05-30 1992-05-30 위상 폐쇄 루프주파수 신서싸이저 회로 KR950008483B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920009461A KR950008483B1 (ko) 1992-05-30 1992-05-30 위상 폐쇄 루프주파수 신서싸이저 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920009461A KR950008483B1 (ko) 1992-05-30 1992-05-30 위상 폐쇄 루프주파수 신서싸이저 회로

Publications (2)

Publication Number Publication Date
KR930024302A KR930024302A (ko) 1993-12-22
KR950008483B1 true KR950008483B1 (ko) 1995-07-31

Family

ID=19334008

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920009461A KR950008483B1 (ko) 1992-05-30 1992-05-30 위상 폐쇄 루프주파수 신서싸이저 회로

Country Status (1)

Country Link
KR (1) KR950008483B1 (ko)

Also Published As

Publication number Publication date
KR930024302A (ko) 1993-12-22

Similar Documents

Publication Publication Date Title
KR940005934B1 (ko) 위상차 검출회로
US6930560B2 (en) High-speed and high-precision phase locked loop
US5581216A (en) Low jitter voltage controlled oscillator (VCO) circuit
US5955928A (en) Automatically adjusting the dynamic range of the VCO in a PLL at start-up for optimal operating point
US20050162203A1 (en) Low injection charge pump
KR100296207B1 (ko) 안정된위상변별기를갖는위상동기루프
US5818287A (en) Gate-switching charge-pump implemented inside a phase locked loop
US5359297A (en) VCO power-up circuit for PLL and method thereof
US5506531A (en) Phase locked loop circuit providing increase locking operation speed using an unlock detector
US6430244B1 (en) Digital phase-locked loop apparatus with enhanced phase error compensating circuit
KR950008483B1 (ko) 위상 폐쇄 루프주파수 신서싸이저 회로
KR920013933A (ko) Pll 합성회로
KR960009973B1 (ko) 피엘엘(pll) 회로
US6628153B2 (en) PLL circuit and frequency division method reducing spurious noise
KR100806585B1 (ko) 위상고정 주파수 합성회로 및 방법
US6690209B1 (en) Phase detecting with parallel discharge paths
JP3080007B2 (ja) Ｐｌｌ回路
US5724008A (en) Phase-locked loop with charge distribution
KR100301241B1 (ko) 위상동기루프
JPH07231223A (ja) 周波数逓倍回路
KR100336760B1 (ko) 위상 주파수 검출기
JP2541313B2 (ja) デュアルｐｌｌ装置
KR930008427B1 (ko) Cmos를 이용한 고주파분주 프리스케일러
KR100266676B1 (ko) 이중 대역폭 위상 동기 루프 회로
JPH021459B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060630

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee