KR100266676B1 - 이중 대역폭 위상 동기 루프 회로 - Google Patents

이중 대역폭 위상 동기 루프 회로 Download PDF

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Abstract

본 발명은 이중 대역폭 위상 동기 루프 회로에 관한 것으로, 종래의 피엘엘에 있어서는 좁은 대역폭으로 인해 주파수를 록킹하는데 걸리는 시간이 수십 밀리초 이상 걸리기 때문에 빠른 스위칭을 요하는 통신 시스템의 경우 이용이 어려워지는 문제점이 있었다.
따라서, 본 발명은 차지펌프 동작시 정상 상태보다 많은 전류를 흐르게하여 원하는 전압레벨까지 빠르게 충전 시켜 록킹 타임을 줄임으로써 넓은 대역폭의 효과를 나타내게 하고, 또한 원하는 전압레벨에 가까워지면 전류를 정상상태로 줄여 줌으로써 주파수의 정밀 제어가 가능하게 하는 효과가 있다.

Description

이중 대역폭 위상 동기 루프 회로
본 발명은 이중 대역폭 위상 동기 루프 회로에 관한 것으로, 특히 통신 시스템이나 많은 클럭을 필요로 하는 컴퓨터 시스템에서, 정밀한 클럭을 만들기 위해서 필요한 좁은 대역폭과 빠른 록킹을 위해서 필요한 넓은 대역폭을 동시에 만족 시킬 수 있도록 하는 이중 대역폭 위상 동기 루프 회로에 관한 것이다.
일반적으로, 위상 동기 루프(PLL : Phase Locked Loop) 회로는 외부로부터 입력되는 신호에 의해 임의의 주파수와 위상의 동기를 취하는 회로로 도1은 종래 위상 동기 루프의 블록 구성도로서, 이에 도시된 바와 같이 크리스탈(XTAL)의 출력을 적절하게 분주하여 입력 주파수를 만들어 내는 레퍼런스 카운터(1)와; 상기 레퍼런스 카운터(1)에서 출력되는 입력 주파수와 피드백되어 인가되는 발진 카운터의 출력을 각각 입력받아 그의 위상과 주파수를 비교하고, 이 비교결과에 따라 주파수 업,다운 신호(UP/DOWN)를 출력하는 위상 주파수 비교부(2)와; 상기 위상 주파수 비교부(2)의 출력신호(UP/DOWN)에 따라 전압을 펌핑하여 출력하는 차지펌프(3)와; 상기 차지펌프(3)의 출력에 대하여 저역 통과시켜 고주파성분을 제거한 전압을 출력하는 저역통과 필터(4)와; 상기 저역통과 필터(4)로 부터 출력된 전압 레벨에 따라 그에 따른 발진클럭을 생성하는 전압제어 발진기(5)와; 상기 전압제어 발진기(5)의 출력 주파수를 적절하게 분주하여 위상 주파수 비교부(2)에 출력하는 발진 카운터(6)와; 상기 레퍼런스 카운터(1)에서 출력되는 입력 주파수와 상기 발진 카운터(6)에서 출력되는 주파수가 같을 경우 즉, 록킹(locking)되었을 경우 이를 검출하는 록킹 검출부(7)로 구성된 종래의 기술에 대하여 설명하면 다음과 같다.
레퍼런스 카운터(1)를 통하여 분주된 입력 주파수가 들어오면 위상 주파수 비교부(2)는 전압제어 발진기(5)의 출력 주파수를 분주한 발진 카운터(6)의 주파수를 입력받아 두 신호의 위상과 주파수를 비교한다.
비교결과, 레퍼런스 카운터(1)에서 출력되는 주파수가 발진 카운터(6)의 출력 주파수 보다 높으면 업신호(UP)가 출력되어 차지펌프(3)의 충전 전압을 상승시키고, 레퍼런스 카운터(1)의 출력 주파수가 발진 카운터(6)의 출력 주파수 보다 낮으면 다운신호(DN)가 출력되어 차지펌프(3)를 통해 방전시킨다.
저역통과 필터(4)는 상기 차지펌프(3)의 출력을 입력받아 저역통과시켜 리플전압 등 고주파성분을 제거하여 매끄러운 파형을 만든다.
여기서, 고역성분을 제거하는 이유는 회로설계시 잡음 특성과 주파수 추적능력 사이에 트레이트 오프(trade-off)가 존재하기 때문에 감쇠상수를 줄이기 위한 것이다.
이렇게 고주파성분을 제거한 전압 레벨에 따라 전압제어 발진기(5)는 발진하여 발진클럭(osc clk)을 외부로 출력하면서, 또한 발진 카운터(6)를 거쳐 위상 주파수 비교부(2)로 출력하는데, 상기 전압제어 발진기(5)는 크리스탈(XTAL) 발진기, R-C가변 발진기, 에미터 결합 멀티 바이브레이터, 씨모스 발진기등으로 구현되며 저전력 소모와 집적도를 높이기 위해 씨모스 발진기가 많이 사용된다.
이때, 레퍼런스 카운터(1)를 거쳐 출력되는 주파수를 입력 주파수(rf)라 하고, 전압제어 발진기(5)의 출력을 출력 주파수(vf)라고 하면 출력 주파수(vf)는 다음의 수학식1과 같다.
여기서, M과 N은 레퍼런스 카운터(1)와 발진 카운터(6)의 분주비로, 예를 들어 입력 주파수(rf)가 10Mhz이고, 레퍼런스 카운터(1)의 분주비(M) 및 발진 카운터(6)의 분주비(N)가 각각 10과 100일 경우 전압제어 발진기(5)의 출력 주파수(vf)는 수학식1에 의해 100Mhz가 되며, 이것은 위상 주파수 비교부(2)가 업/다운 신호(UP/DOWN)를 만들고, 차지펌프(3)와 저역통과 필터(4)가 상기 업/다운 신호(UP/DOWN)에 의해 펌핑된 전압을 고역 성분을 제거한 적절한 전압으로 바꾸어 전압제어 발진기(5)로 출력하면 이에 따라 상기 전압제어 발진기(5)는 상기 전압에 따른 주파수를 출력하고, 이 과정에서 피엘엘은 궤환 루프를 형성하게 되며, 이때의 피엘엘의 루프 대역폭(K)은 다음의 수학식2로 표현된다.
여기서, Ko는 전압제어 발진기(5)의 이득(gain)이며, I는 차지펌프(3)의 전류이고, R은 저역통과 필터(4)의 저항이며, N은 발진 카운터(6)의 분주비를 나타내게 되고, 이때 위상 주파수 비교부(2)의 입력 주파수( ω )가 낮아질수록 안정성(stability)의 조건 때문에 루프 대역폭(K)이 작아지게 되고, 피엘엘은 좁은 대역폭을 갖게 된다.
이에 따라 전압제어 발진기(5)의 이득(Ko)과 차지펌프(3)의 전류(I) 및 저역통과 필터(4)의 저항(R)이 작아지게 되고, 특히 위상 주파수 비교부(2)의 입력 주파수( ω )가 낮아지는데, 이에 따라 원하는 값을 얻기 위해 요구되는 시간도 많아지게 된다.
이상에서 설명한 바와 같이 피엘엘(PLL)은 입력신호와 전압제어 발진기(5)의 발진출력의 위상차와 주파수를 검출하여 전압제어 발진기(5)의 주파수와 위상을 결정한다.
그러나, 상기 종래의 피엘엘에 있어서는 좁은 대역폭으로 인해 주파수를 록킹하는데 걸리는 시간이 수십 밀리초 이상 걸리기 때문에 빠른 스위칭을 요하는 통신 시스템의 경우 이용이 어려워지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 차지펌프 동작시 정상 상태보다 많은 전류를 흐르게하여 원하는 전압레벨까지 빠르게 충전 시켜 록킹 타임을 줄임으로써 넓은 대역폭의 효과를 나타내게 하고, 또한 원하는 전압레벨에 가까워지면 전류를 정상상태로 줄여 줌으로써 주파수의 정밀 제어가 가능하게 하는 이중 대역폭 위상 동기 루프 회로를 제공 하는데 그 목적이 있다.
도1은 종래 위상 동기 루프 회로의 블록 구성도.
도2는 본 발명에 의한 위상 동기 루프 회로의 블록 구성도.
도3은 도2에서 위상 주파수 비교부의 회로도.
도4는 도2에서 차지펌프의 회로도.
도5a는 레퍼런스 카운터의 주파수가 발진 카운터에서 출력되는 주파수보다 클때의 위상 주파수 비교부의 출력 파형도.
도5b는 레퍼런스 카운터의 주파수가 발진 카운터에서 출력되는 주파수보다 작을때의 위상 주파수 비교부의 출력 파형도.
도6a는 도5a의 위상 주파수 비교부의 출력 파형에 의한 정지 신호 발생부의 출력 파형도.
도6b는 도5b의 위상 주파수 비교부의 출력 파형에 의한 정지 신호 발생부의 출력 파형도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 위상 주파수 비교부 10a : 이중 업신호 발생부
10b : 이중 다운신호 발생부 20 : 차지펌프
30 : 정지 신호 발생부 PM1∼PM3 : 피모스 트랜지스터
NM1∼NM3 : 엔모스 트랜지스터 INV1∼INV13 : 인버터
LAT1∼LAT4 : 래치 NAND1∼NAND12 : 낸드 게이트
DFF1∼DFF2 : 디플립플롭
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 크리스탈의 출력을 적절하게 분주하여 입력 주파수를 만들어 내는 레퍼런스 카운터와; 상기 레퍼런스 카운터에서 출력되는 입력 주파수와 피드백되어 인가되는 발진 카운터의 출력을 각각 입력받아 그의 위상과 주파수를 비교하고, 이 비교결과에 따라 주파수 업,다운 신호를 출력하는 위상 주파수 비교부와; 상기 위상 주파수 비교부의 업,다운신호에 따라 전압을 펌핑하여 출력하는 차지펌프와; 상기 차지펌프의 출력에 대하여 저역 통과시켜 고주파성분을 제거한 전압을 출력하는 저역통과 필터와; 상기 저역통과 필터로 부터 출력된 전압 레벨에 따라 그에 따른 발진클럭을 생성하는 전압제어 발진기와; 상기 전압제어 발진기의 출력 주파수를 적절하게 분주하여 위상 주파수 비교부에 출력하는 발진 카운터와; 상기 레퍼런스 카운터에서 출력되는 입력 주파수와 상기 발진 카운터에서 출력되는 주파수가 같을 경우 즉, 록킹되었을 경우 이를 검출하는 록킹 검출부로 구성된 위상 동기 루프 회로에 있어서, 상기 위상 주파수 비교부는 업/다운 신호 발생시 더 많은 전류를 흐르게 하거나 방전하게 하여 전압을 빠르게 충전시키거나 방전시키도록 하는 이중 업신호 발생부와, 이중 다운신호 발생부를 더 포함하여 구성하고, 상기 위상 주파수 비교부에서 록킹 검출신호가 출력되면 상기 이중 업/다운 신호 발생부의 동작을 정지시키게 하는 정지신호 발생부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 이중 대역폭 위상 동기 루프 회로의 블록 구성도로서, 이에 도시한 바와 같이 크리스탈(XTAL)의 출력을 적절하게 분주하여 입력 주파수를 만들어 내는 레퍼런스 카운터(1)와; 상기 레퍼런스 카운터(1)에서 출력되는 입력 주파수와 피드백되어 인가되는 발진 카운터의 출력을 각각 입력받아 그의 위상과 주파수를 비교하고, 이 비교결과에 따라 업,다운 신호(UP/DOWN)를 출력하는 위상 주파수 비교부(2)와; 상기 위상 주파수 비교부(2)의 출력신호(UP/DOWN)에 따라 일정전류를 더 흐르게 하여 전압을 빠르게 펌핑하여 출력하는 차지펌프(20)와; 상기 차지펌프(20)의 출력에 대하여 저역 통과시켜 고주파성분을 제거한 전압을 출력하는 저역통과 필터(4)와; 상기 저역통과 필터(4)로 부터 출력된 전압 레벨에 따라 그에 따른 발진클럭을 생성하는 전압제어 발진기(5)와; 상기 전압제어 발진기(5)의 출력 주파수를 적절하게 분주하여 위상 주파수 비교부(2)에 출력하는 발진 카운터(6)와; 상기 레퍼런스 카운터(1)에서 출력되는 입력 주파수와 상기 발진 카운터(6)에서 출력되는 주파수가 같을 경우 즉, 록킹(locking)되었을 경우 이를 검출하는 록킹 검출부(7)로 구성된 위상 동기 루프 회로에 있어서, 상기 위상 주파수 비교부(10)는 업/다운 신호(UP/DOWN)발생시 더 많은 전류를 흐르게 하거나 방전하게 하여 전압을 빠르게 충전시키거나 방전시키도록 하는 이중 업신호 발생부(10a)와, 이중 다운신호 발생부(10b)를 더 포함하여 구성하고, 상기 위상 주파수 비교부(10)에서 록킹 검출신호(LOCK_S)가 출력되면 상기 이중 업/다운 신호 발생부(10a)(10b)의 동작을 정지시키게 하는 정지신호 발생부(20)를 더 포함하여 구성한다.
여기서, 상기 이중 업신호 발생부(10a)는 도3의 낸드게이트(NAND5∼NAND12)로 구성된 4개의 래치(LAT1∼LAT4)중 첫 번째 래치(LAT1)를 통하여 래치되어 출력되는 레퍼런스 카운터(1)의 주파수(Ref)와; 네 번째 래치(LAT4)를 통하여 래치되어 출력되는 발진 카운터(6)의 주파수(vco)를 낸드게이트(NAND3)에 의해 낸드연산후 그 출력을 다시 인버터(INV7)에 의해 인버팅시켜 록킹 검출신호(LOCK-S)를 출력하고, 상기 래치된 레퍼런스 카운터(1)의 주파수(Ref)를 제1,2 인버터에 의해 업신호(UP)를 출력하며, 상기 래치된 발진 카운터(6)의 주파수(vco)를 제3,4,5 인버터(INV3,INV4,INV5)에 의해 다운신호(DOWN)를 출력하도록 된 위상 주파수 비교부(10)에 있어서, 상기 제1 인버터(INV1)에서 출력되는 신호와 정지신호 발생부(30)에서 출력되는 정지신호(CP_D)를 낸드연산하는 낸드 게이트(NAND1)로 구성되고, 상기 이중 다운신호 발생부(10a)는 상기 위상 주파수 비교부(10)에 있어서, 상기 제3 인버터(INV3)에서 출력되는 신호와 정지신호 발생부(30)에서 출력되는 정지신호(CP_D)를 낸드연산하는 낸드 게이트(NAND2)와 상기 낸드게이트(NAND2)의 출력을 다시 인버팅하여 출력하는 인버터(INV6)로 구성된다.
또한, 상기 정지신호 발생부(30)는 상기 위상 주파수 비교부(10)에서 출력되는 록킹 검출신호(LOCK-S)를 디단자에 입력받고, 상기 록킹 검출부(7)의 리셋신호를 리셋단자에 입력받는 제1 디플립플롭(DFF1)과; 상기 제1 디플립플롭(DFF1)의 큐단자의 출력을 디단자에 입력받고 상기 록킹 검출부(7)의 리셋신호를 리셋단자에 입력받는 제2 디플립플롭(DFF2)과; 상기 제1,2 디플립플롭(DFF1,DFF2)의 출력을 낸드 연산하여 출력하는 낸드게이트로 구성된다.
또한, 도4는 차지펌프 회로도로서, 이에 도시된 바와 같이 소오스측에 전원전압(VCC)을 입력받고, 게이트에 업신호(UP)를 입력받는 제1 피모스 트랜지스터(PM1)와; 소오스측이 상기 제1 피모스 트랜지스터(PM1)의 드레인측에 연결되고, 게이트에 바이어스신호(bias1)를 입력받는 제2 피모스 트랜지스터(PM2)와; 소오스측이 상기 제2 피모스 트랜지스터(PM2)의 드레인측에 연결되고, 게이트에 바이어스신호(bias2)를 입력받는 제1 엔모스 트랜지스터(NM1)와; 소오스측이 상기 제1 엔모스 트랜지스터(NM1)의 드레인측에 연결되고, 드레인측이 접지되어 게이트에 다운신호를 받아 동작하는 제2 엔모스 트랜지스터(NM2)와; 소오스측에 전원전압(VCC)을 입력받고, 게이트에 이중 업신호(UP-DUAL)를 입력받고, 드레인이 상기 제2 피모스 트랜지스터(PM2)와 제1 엔모스 트랜지스터(NM1)의 공통 연결점에 접속된 제3 피모스 트랜지스터(PM3)와; 소오스측이 상기 제3 피모스 트랜지스터(NM3)의 드레인에 연결되고, 게이트에 이중 다운신호(DOWN-DUAL)를 입력받고, 드레인이 접지되어 있는 제3 엔모스 트랜지스터(NM3)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.
도5a 에서 (a),(b)와 같이 레퍼런스 카운터(1)의 주파수(Ref)가 발진 카운터(6)를 통과한 주파수(vco)의 주기보다 아주 빠를 경우, 위상 주파수 비교부(10)에서 (c)와 같은 업신호(UP)가 출력되고, 이때 다운신호(DOWN)는 (d)와 같이 '로우'상태가 계속되어 도4의 차지펌프의 제2 엔모스 트랜지스터(NM2)가 턴오프되고, 제1 피모스 트랜지스터(PM1)는 턴온됨에 따라 바이어스된 제2 피모스 트랜지스터(PM2)에 의해 일정 전류가 저역 통과 필터(4)에 출력되고, 도5a의 (f)와 같은 록킹 검출신호(LOCK-S)를 출력하게 된다.
한편, 도6a 에서 (a)와 같은 록킹 검출신호(LOCK-S)가 출력되고, 클럭펄스가 (b)와 같이 입력될 때 정지신호 발생부(30)의 제1 디플립플롭(DFF1)의 큐단자의 출력은 상기 클럭펄스의 상승에지에서 디단자에 입력되는 록킹 검출신호(LOCK-S)가 '하이'이므로 그 출력이 '하이'로 천이 되었다가 다음 클럭펄스의 상승에지에서 디단자의 입력이 '로우'가 되어 (c)와 같은 파형이 출력되고, 또한 상기 (c)의 출력파형이 제2 디플립플롭(DFF2)에서 한 클럭만큼 시프트되어 (d)와 같이 출력되므로, 정지신호 발생부(30)는 항상 '하이'상태가 출력되고, 따라서 그 '하이'상태의 정지신호(CP_D)가 이중 업/다운 신호 발생부(10a,10b)에 공통으로 인가되어 이중 업신호 발생부(10a)는 업신호(UP)의 출력상태에 따라서 이중 업신호(UP-DUAL)를 출력하여 도4의 차지펌프(20)의 제3 피모스 트랜지스터(PM3)를 턴온 또는 턴오프 시키게 되고, 턴온시킬때는 추가로 전류가 흐르게 되어 저역 통과 필터(4)를 통과하는 전압을 빠르게 상승시키게 된다.
이에 따라 상기 수학식2 에서의 전류(I)를 크게 하는 것이 되어 넓은 대역폭의 피엘엘로 동작하게 하고, 전류가 계속 큰상태로 있으면 루프는 안정성을 잃어 버리게 되고 발진 상태가 되기 때문에 정지신호 발생기(30)에 의해 차지펌프(20)에 추가로 흐르는 전류를 제어하게 된다.
한편, 상기에서 설명한 바와 같이 전압이 빠르게 상승하여 도5b 에서 (a),(b)와 같이 레퍼런스 카운터(1)의 주파수(Ref)가 발진 카운터(6)를 통과한 주파수(vco)와 비슷하게 될 경우, 즉, 록킹에 근접하게 될 경우는 위상 주파수 비교부(10)에서 (c)와 같은 업신호(UP)가 출력되고, 따라서 록킹 검출신호(LOCK-S)도 (e)와 같이 출력된다.
한편, 도6b 에서 (a)와 같은 록킹 검출신호(LOCK-S)가 출력되고, 클럭펄스가 (b)와 같이 입력될 때 정지신호 발생부(30)의 제1 디플립플롭(DFF1)의 큐단자의 출력은 상기 클럭펄스의 상승에지에서 디단자에 입력되는 록킹 검출신호(LOCK-S)가 '하이'이므로 그 출력이 '하이'로 천이 되었다가 다음 클럭펄스의 상승에지에서 디단자의 입력이 계속 '하이'가 되어 (c)와 같은 상태의 파형이 출력되고, 또한 상기 (c)의 출력파형이 제2 디플립플롭(DFF2)에 입력되어 한 클럭만큼 지연된 상태로 (d)와 같이 출력되므로, 정지신호 발생부(30)는 항상 '하이'상태가 출력되고, 따라서 상기 두 신호를 낸드 연산한 출력은 상기 제2 디플립플롭(DFF2)이 '하이'로 천이되는 순간에 '로우'의 정지신호(CP_D)가 되어 이중 업/다운 신호 발생부(10a,10b)에 공통으로 인가되어 이중 업신호 발생부(10a)는 '하이'의 이중 업신호(UP-DUAL)를 출력하고, 이중 다운신호 발생부(10a)는 '로우'의 이중 다운신호(DOWN-DUAL)를 출력함에 따라 도4의 차지펌프(20)의 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)를 턴오프 시켜 더 이상의 전류가 추가로 흐르지 못하게 하여 좁은 대역폭으로 주파수의 정밀 제어가 가능하게 한다.
이상에서 설명한 바와 같이 본 발명 이중 대역폭 위상 동기 루프 회로는 차지펌프 동작시 정상 상태보다 많은 전류를 흐르게하여 원하는 전압레벨까지 빠르게 충전 시켜 록킹 타임을 줄임으로써 넓은 대역폭의 효과를 나타내게 하고, 또한 원하는 전압레벨에 가까워지면 전류를 정상상태로 줄여 줌으로써 주파수의 정밀 제어가 가능하게 하는 효과가 있다.

Claims (5)

  1. 크리스탈의 출력을 적절하게 분주하여 입력 주파수를 만들어 내는 레퍼런스 카운터와; 상기 레퍼런스 카운터에서 출력되는 입력 주파수와 피드백되어 인가되는 발진 카운터의 출력을 각각 입력받아 그의 위상과 주파수를 비교하고, 이 비교결과에 따라 주파수 업,다운 신호를 출력하는 위상 주파수 비교부와; 상기 위상 주파수 비교부의 업,다운신호에 따라 전압을 펌핑하여 출력하는 차지펌프와; 상기 차지펌프의 출력에 대하여 저역 통과시켜 고주파성분을 제거한 전압을 출력하는 저역통과 필터와; 상기 저역통과 필터로 부터 출력된 전압 레벨에 따라 그에 따른 발진클럭을 생성하는 전압제어 발진기와; 상기 전압제어 발진기의 출력 주파수를 적절하게 분주하여 위상 주파수 비교부에 출력하는 발진 카운터와; 상기 레퍼런스 카운터에서 출력되는 입력 주파수와 상기 발진 카운터에서 출력되는 주파수가 같을 경우 즉, 록킹되었을 경우 이를 검출하는 록킹 검출부로 구성된 위상 동기 루프 회로에 있어서, 상기 위상 주파수 비교부는 업/다운 신호 발생시 더 많은 전류를 흐르게 하거나 방전하게 하여 전압을 빠르게 충전시키거나 방전시키도록 하는 이중 업신호 발생부와, 이중 다운신호 발생부를 더 포함하여 구성하고, 상기 위상 주파수 비교부에서 록킹 검출신호가 출력되면 상기 이중 업/다운 신호 발생부의 동작을 정지시키게 하는 정지신호 발생부를 더 포함하여 구성된 것을 특징으로 하는 이중 대역폭 위상 동기 루프 회로.
  2. 제1항에 있어서, 상기 이중 업신호 발생부는 낸드게이트(NAND5∼NAND12)로 구성된 4개의 래치(LAT1∼LAT4)중 첫 번째 래치(LAT1)를 통하여 래치되어 출력되는 레퍼런스 카운터의 주파수와; 네 번째 래치(LAT4)를 통하여 래치되어 출력되는 발진 카운터의 주파수를 낸드게이트(NAND3)에 의해 낸드연산후 그 출력을 다시 인버터(INV7)에 의해 인버팅시켜 록킹 검출신호(LOCK-S)를 출력하고, 상기 래치된 레퍼런스 카운터의 주파수를 제1,2 인버터에 의해 업신호(UP)를 출력하며, 상기 래치된 발진 카운터의 주파수를 제3,4,5 인버터에 의해 다운신호(DOWN)를 출력하도록 구성된 위상 주파수 비교부에 있어서, 제1 인버터에서 출력되는 신호와 정지신호 발생부에서 출력되는 정지신호(CP_D)를 낸드연산하는 낸드 게이트로 구성된 것을 특징으로 하는 이중 대역폭 위상 동기 루프 회로.
  3. 제1항 또는 제2항에 있어서, 상기 이중 다운신호 발생부는 상기 위상 주파수 비교부의 제3 인버터에서 출력되는 신호와 정지신호 발생부에서 출력되는 정지신호(CP_D)를 낸드연산하는 낸드 게이트와; 상기 낸드게이트의 출력을 다시 인버팅하여 출력하는 인버터로 구성된 것을 특징으로 하는 이중 대역폭 위상 동기 루프 회로.
  4. 제1항에 있어서, 상기 정지신호 발생부는 상기 위상 주파수 비교부에서 출력되는 록킹 검출신호(LOCK-S)를 디단자에 입력받고, 상기 록킹 검출부의 리셋신호를 리셋단자에 입력받는 제1 디플립플롭과; 상기 제1 디플립플롭의 큐단자의 출력을 디단자에 입력받고 상기 록킹 검출부의 리셋신호를 리셋단자에 입력받는 제2 디플립플롭과; 상기 제1,2 디플립플롭의 출력을 낸드 연산하여 출력하는 낸드게이트로 구성된 것을 특징으로 하는 이중 대역폭 위상 동기 루프 회로.
  5. 제1항에 있어서, 상기 차지펌프는 소오스측에 전원전압을 입력받고, 게이트에 업신호를 입력받는 제1 피모스 트랜지스터와; 소오스측이 상기 제1 피모스 트랜지스터의 드레인측에 연결되고, 게이트에 바이어스신호(bias1)를 입력받는 제2 피모스 트랜지스터와; 소오스측이 상기 제2 피모스 트랜지스터의 드레인측에 연결되고, 게이트에 바이어스신호(bias2)를 입력받는 제1 엔모스 트랜지스터와; 소오스측이 상기 제1 엔모스 트랜지스터의 드레인측에 연결되고, 드레인측이 접지되어 게이트에 다운신호를 받아 동작하는 제2 엔모스 트랜지스터와; 소오스측에 전원전압을 입력받고, 게이트에 이중 업신호를 입력받고, 드레인이 상기 제2 피모스 트랜지스터와 제1 엔모스 트랜지스터의 공통 연결점에 접속된 제3 피모스 트랜지스터와; 소오스측이 상기 제3 피모스 트랜지스터의 드레인에 연결되고, 게이트에 이중 다운신호를 입력받고, 드레인이 접지되어 있는 제3 엔모스 트랜지스터로 구성된 것을 특징으로 하는 이중 대역폭 위상 동기 루프 회로.
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