JP3295777B2 - Ｐｌｌ回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ回路に関
し、詳しくは、電源投入後あるいはスタンバイ状態、ス
リープ状態などからそれが解除されてデバイスが動作状
態に入ったときに早期にロックされるべきターゲット周
波数に復帰することができるようなＰＬＬ回路に関す
る。
し、詳しくは、電源投入後あるいはスタンバイ状態、ス
リープ状態などからそれが解除されてデバイスが動作状
態に入ったときに早期にロックされるべきターゲット周
波数に復帰することができるようなＰＬＬ回路に関す
る。
【０００２】
【従来の技術】最近の記録再生装置等を含む各種の電子
機器、映像機器、音響機器、通信機器などでは、信号の
復調、送信、あるいは検出、同期検波、同期分離などの
ためにタイミング基準となるタイミングクロックが使用
され、このタイミングクロックを発生するためにＰＬＬ
回路が用いられている。また、システムのメインクロッ
クを発生するためにこのＰＬＬ回路が用いられることも
多い。前記のような各種の機器にあっては、通常、消費
電力を低減するために不要なとき、不使用時などにＣＰ
ＵやＭＰＵのコントローラがスタンバイ状態やスリープ
状態に入る。これに伴ってＰＬＬ回路もスタンバイ状態
やスリープ状態にされる。また、キー操作を伴う、ＰＨ
Ｓ、携帯電話などの携帯用の各種の電子機器などでは、
電源投入してから即座に動作状態に入ることが要求さ
れ、キー操作できるまでの時間が短い。この種の電子機
器のＰＬＬ回路では、早期にロックされるべきターゲッ
ト周波数に復帰することが要求される。そこで、ＰＬＬ
回路が電源投入後あるいはスタンバイ状態、スリープ状
態などからそれが解除されて早期にロックされるべきタ
ーゲット周波数に短時間に復帰して安定した周波数のク
ロックを発生するようにするために、従来、ブーストア
ップ回路が設けられているものも多い。このブーストア
ップ回路は、通常、ＰＬＬ回路に内蔵されるＶＣＯ（電
圧制御発振回路）の制御電圧をロック周波数の制御電圧
（目標電圧）に向かって急速に増加させる回路になって
いる。制御電圧が目標電圧に達した時点でＯＦＦとなっ
て、その動作は停止する。
機器、映像機器、音響機器、通信機器などでは、信号の
復調、送信、あるいは検出、同期検波、同期分離などの
ためにタイミング基準となるタイミングクロックが使用
され、このタイミングクロックを発生するためにＰＬＬ
回路が用いられている。また、システムのメインクロッ
クを発生するためにこのＰＬＬ回路が用いられることも
多い。前記のような各種の機器にあっては、通常、消費
電力を低減するために不要なとき、不使用時などにＣＰ
ＵやＭＰＵのコントローラがスタンバイ状態やスリープ
状態に入る。これに伴ってＰＬＬ回路もスタンバイ状態
やスリープ状態にされる。また、キー操作を伴う、ＰＨ
Ｓ、携帯電話などの携帯用の各種の電子機器などでは、
電源投入してから即座に動作状態に入ることが要求さ
れ、キー操作できるまでの時間が短い。この種の電子機
器のＰＬＬ回路では、早期にロックされるべきターゲッ
ト周波数に復帰することが要求される。そこで、ＰＬＬ
回路が電源投入後あるいはスタンバイ状態、スリープ状
態などからそれが解除されて早期にロックされるべきタ
ーゲット周波数に短時間に復帰して安定した周波数のク
ロックを発生するようにするために、従来、ブーストア
ップ回路が設けられているものも多い。このブーストア
ップ回路は、通常、ＰＬＬ回路に内蔵されるＶＣＯ（電
圧制御発振回路）の制御電圧をロック周波数の制御電圧
（目標電圧）に向かって急速に増加させる回路になって
いる。制御電圧が目標電圧に達した時点でＯＦＦとなっ
て、その動作は停止する。
【０００３】
【発明が解決しようとする課題】図４は、ＰＬＬ回路を
起動する際のＰＬＬ回路に内蔵されるＶＣＯの制御電圧
とターゲット周波数に復帰するまでの特性の説明図であ
る。縦軸は、ＶＣＯの入力電圧（制御電圧）であり、Ｖ
obが目標電圧である。横軸は時間ｔである。(a)は、ブ
ーストアップ回路が設けられていない場合であって、Ｐ
ＬＬ回路は、安定したロックド周波数になるまでにかな
り時間がかかっている。(b)は、ブーストアップ回路が
設けられている従来のＰＬＬ回路の特性であり、制御電
圧を目標電圧Ｖobに向かって急速に増加させるために、
オーバーシュートとアンダーシュートとが発生し、いわ
ゆるインデシアル応答特性となって、リンギングが発生
し、この特性が落ち着くまである程度の時間がかかる。
なお、ｔ1は、ブーストアップ回路がＯＦＦするまでの
タイミングである。この発明の目的は、このような従来
技術の問題点を解決するものであって、電源投入後ある
いはスタンバイ状態、スリープ状態などからそれが解除
されてデバイスが動作状態に入ったときに早期にロック
されるべきターゲット周波数に復帰することができるＰ
ＬＬ回路を提供することにある。
起動する際のＰＬＬ回路に内蔵されるＶＣＯの制御電圧
とターゲット周波数に復帰するまでの特性の説明図であ
る。縦軸は、ＶＣＯの入力電圧（制御電圧）であり、Ｖ
obが目標電圧である。横軸は時間ｔである。(a)は、ブ
ーストアップ回路が設けられていない場合であって、Ｐ
ＬＬ回路は、安定したロックド周波数になるまでにかな
り時間がかかっている。(b)は、ブーストアップ回路が
設けられている従来のＰＬＬ回路の特性であり、制御電
圧を目標電圧Ｖobに向かって急速に増加させるために、
オーバーシュートとアンダーシュートとが発生し、いわ
ゆるインデシアル応答特性となって、リンギングが発生
し、この特性が落ち着くまである程度の時間がかかる。
なお、ｔ1は、ブーストアップ回路がＯＦＦするまでの
タイミングである。この発明の目的は、このような従来
技術の問題点を解決するものであって、電源投入後ある
いはスタンバイ状態、スリープ状態などからそれが解除
されてデバイスが動作状態に入ったときに早期にロック
されるべきターゲット周波数に復帰することができるＰ
ＬＬ回路を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るこの発明のＰＬＬ回路の特徴は、ＶＣＯと、外部から
クロックを受けてＶＣＯの発振信号とクロックとの位相
を比較する位相比較回路とを有し、この位相比較回路の
位相比較の結果に応じてＶＣＯの制御電圧を発生するＰ
ＬＬループによりクロックの周波数にロックされた所定
の発振周波数の出力を発生するＰＬＬ発振回路と、クロ
ックと発振信号とを受けて発振信号の周波数が所定の発
振周波数に対して設定された所定の範囲の下限値未満に
なったことに応じて所定の発振周波数になる方向に制御
電圧を移行させかつ所定の範囲の上限値を超えたことに
応じて所定の発振周波数になる方向に制御電圧を移行さ
せる信号をＰＬＬループに加えあるいはＰＬＬループに
発生させ、所定の範囲内にあるときにはＰＬＬループに
対して作用を停止するブーストアップ回路とを備えてい
て、所定の範囲が少なくとも発振信号の周波数がロック
されるまでに上下に変動するリンギングの最初の上側お
よび下側変動の範囲より小さく設定されているものであ
る。ここで、前記のＰＬＬ発振回路は、位相比較回路の
位相比較結果に応じてプッシュプル動作をする第１のト
ランジスタ回路および制御信号を受けてプッシュプル動
作をする第２のトランジスタ回路を有するチャージポン
プ回路と、このチャージポンプ回路から出力を受けて制
御電圧を発生するローパスフィルタとを有している。ま
た、前記のブーストアップ回路は、クロックと発振信号
とを受けて発振信号の周波数が所定の範囲の下限値未満
であることを検出しかつ所定の範囲の上限値を超えたこ
とを検出する検出回路を有し、この検出回路が定期的に
所定の範囲の上限値を超えたことを検出したときに１ビ
ットの第１の検出信号を発生しかつ所定の範囲の下限値
未満であることを検出したときに１ビットの第２の検出
信号を発生し、第１の検出信号あるいは第２の検出信号
の１ビットの信号が所定数連続して発生したときに前記
の制御信号を発生して第２のトランジスタ回路をプッシ
ュ動作あるいはプル動作させるものである。
るこの発明のＰＬＬ回路の特徴は、ＶＣＯと、外部から
クロックを受けてＶＣＯの発振信号とクロックとの位相
を比較する位相比較回路とを有し、この位相比較回路の
位相比較の結果に応じてＶＣＯの制御電圧を発生するＰ
ＬＬループによりクロックの周波数にロックされた所定
の発振周波数の出力を発生するＰＬＬ発振回路と、クロ
ックと発振信号とを受けて発振信号の周波数が所定の発
振周波数に対して設定された所定の範囲の下限値未満に
なったことに応じて所定の発振周波数になる方向に制御
電圧を移行させかつ所定の範囲の上限値を超えたことに
応じて所定の発振周波数になる方向に制御電圧を移行さ
せる信号をＰＬＬループに加えあるいはＰＬＬループに
発生させ、所定の範囲内にあるときにはＰＬＬループに
対して作用を停止するブーストアップ回路とを備えてい
て、所定の範囲が少なくとも発振信号の周波数がロック
されるまでに上下に変動するリンギングの最初の上側お
よび下側変動の範囲より小さく設定されているものであ
る。ここで、前記のＰＬＬ発振回路は、位相比較回路の
位相比較結果に応じてプッシュプル動作をする第１のト
ランジスタ回路および制御信号を受けてプッシュプル動
作をする第２のトランジスタ回路を有するチャージポン
プ回路と、このチャージポンプ回路から出力を受けて制
御電圧を発生するローパスフィルタとを有している。ま
た、前記のブーストアップ回路は、クロックと発振信号
とを受けて発振信号の周波数が所定の範囲の下限値未満
であることを検出しかつ所定の範囲の上限値を超えたこ
とを検出する検出回路を有し、この検出回路が定期的に
所定の範囲の上限値を超えたことを検出したときに１ビ
ットの第１の検出信号を発生しかつ所定の範囲の下限値
未満であることを検出したときに１ビットの第２の検出
信号を発生し、第１の検出信号あるいは第２の検出信号
の１ビットの信号が所定数連続して発生したときに前記
の制御信号を発生して第２のトランジスタ回路をプッシ
ュ動作あるいはプル動作させるものである。
【０００５】
【発明の実施の形態】このように、ＰＬＬ発振回路の目
標周波数である所定の発振周波数に対して所定の範囲で
上限値と下限値とを設定しておき、その下限値未満にな
ったことに応じて所定の発振周波数になる方向に制御電
圧を移行させかつその上限値を超えたことに応じて所定
の発振周波数になる方向に制御電圧を移行させる信号を
ＰＬＬループに加えあるいは発生させるブーストアップ
回路を設ける。しかも、所定の範囲が少なくともＶＣＯ
の発振周波数がロックされるまでに上下に変動するリン
ギングの最初の上側および下側変動の範囲より小さく設
定されているものである。また、上下の範囲内にあると
きにはブーストアップ回路は、作用なしの状態でＰＬＬ
発振回路が安定したロック状態に移行する。これによ
り、ブーストアップ回路により発生する信号、例えば、
その制御電流値を大きく採ることができ、大きな電流値
を流したとしても発振信号の周波数における、リンギン
グする上下の範囲が本来のリンギング範囲よりも小さく
抑えられるので、ロックされるまでの時間を従来のブー
ストアップ回路よりも短くすることができる。また、ブ
ーストアップ回路の検出回路は、定期的に、所定の範囲
の上限値を超えたことを検出したときに１ビットの第１
の検出信号を発生しかつ所定の範囲の下限値未満である
ことを検出したときに１ビットの第２の検出信号を発生
するものであり、ブーストアップ回路は、第１の検出信
号あるいは第２の検出信号の１ビットの信号が所定数連
続して発生したときに制御信号を発生して第２のトラン
ジスタ回路をプッシュ動作あるいはプル動作させるの
で、ノイズに対して強い回路となる。その結果、ＰＬＬ
ループにより目標周波数の制御電圧に向かって早期に移
行させることができ、ＰＬＬ発振回路を早期に安定した
ロック状態で発振させることができる。なお、プログラ
ム可能な分周器をＰＬＬ発振回路に設けて、ロックされ
る発振周波数を外部から設定可能にすることで、使用目
的に合わせて最適なブーストアップ状態を作り出すこと
ができる。これにより使用される製品あるいはセットご
とに適正なＰＬＬ発振回路とすることができる。次に説
明する実施例は、この例のものである。
標周波数である所定の発振周波数に対して所定の範囲で
上限値と下限値とを設定しておき、その下限値未満にな
ったことに応じて所定の発振周波数になる方向に制御電
圧を移行させかつその上限値を超えたことに応じて所定
の発振周波数になる方向に制御電圧を移行させる信号を
ＰＬＬループに加えあるいは発生させるブーストアップ
回路を設ける。しかも、所定の範囲が少なくともＶＣＯ
の発振周波数がロックされるまでに上下に変動するリン
ギングの最初の上側および下側変動の範囲より小さく設
定されているものである。また、上下の範囲内にあると
きにはブーストアップ回路は、作用なしの状態でＰＬＬ
発振回路が安定したロック状態に移行する。これによ
り、ブーストアップ回路により発生する信号、例えば、
その制御電流値を大きく採ることができ、大きな電流値
を流したとしても発振信号の周波数における、リンギン
グする上下の範囲が本来のリンギング範囲よりも小さく
抑えられるので、ロックされるまでの時間を従来のブー
ストアップ回路よりも短くすることができる。また、ブ
ーストアップ回路の検出回路は、定期的に、所定の範囲
の上限値を超えたことを検出したときに１ビットの第１
の検出信号を発生しかつ所定の範囲の下限値未満である
ことを検出したときに１ビットの第２の検出信号を発生
するものであり、ブーストアップ回路は、第１の検出信
号あるいは第２の検出信号の１ビットの信号が所定数連
続して発生したときに制御信号を発生して第２のトラン
ジスタ回路をプッシュ動作あるいはプル動作させるの
で、ノイズに対して強い回路となる。その結果、ＰＬＬ
ループにより目標周波数の制御電圧に向かって早期に移
行させることができ、ＰＬＬ発振回路を早期に安定した
ロック状態で発振させることができる。なお、プログラ
ム可能な分周器をＰＬＬ発振回路に設けて、ロックされ
る発振周波数を外部から設定可能にすることで、使用目
的に合わせて最適なブーストアップ状態を作り出すこと
ができる。これにより使用される製品あるいはセットご
とに適正なＰＬＬ発振回路とすることができる。次に説
明する実施例は、この例のものである。
【０００６】
【実施例】図１は、この発明のＰＬＬ回路を適用した一
実施例の回路図、図２は、そのターゲット周波数にロッ
クされるまでのＶＣＯの制御電圧の特性の説明図、図３
は、この発明の実施例における他のブーストアップ回路
の具体的な回路の説明図である。ＰＬＬ回路１０は、Ｐ
ＬＬ発振回路１と、ブーストアップ回路１１とからな
り、基準クロック発生回路１２から基準クロックＣＬＫ
（以下クロックＣＬＫ）を受け、電源投入時では、コン
トローラ２０から各種の設定値が出力されて設定される
（後述）。そのＰＬＬ発振回路１は、基準クロック発生
回路１２からのクロックＣＬＫを入力端子８に受けてこ
れと自己の発振信号と位相比較してこれの周波数にロッ
クされ発振する発振回路であって、電圧制御発振回路
（ＶＣＯ）２と、１／ｎ分周器３、位相比較回路４、チ
ャージポンプ５、ローパスフィルタ（ＬＰＦ）６、１／
ｍ分周器７とが設けれている。そして、ＶＣＯ２の出力
がシステムクロックＣＬあるいはタイミングクロックＣ
Ｌとして出力端子９に出力される。
実施例の回路図、図２は、そのターゲット周波数にロッ
クされるまでのＶＣＯの制御電圧の特性の説明図、図３
は、この発明の実施例における他のブーストアップ回路
の具体的な回路の説明図である。ＰＬＬ回路１０は、Ｐ
ＬＬ発振回路１と、ブーストアップ回路１１とからな
り、基準クロック発生回路１２から基準クロックＣＬＫ
（以下クロックＣＬＫ）を受け、電源投入時では、コン
トローラ２０から各種の設定値が出力されて設定される
（後述）。そのＰＬＬ発振回路１は、基準クロック発生
回路１２からのクロックＣＬＫを入力端子８に受けてこ
れと自己の発振信号と位相比較してこれの周波数にロッ
クされ発振する発振回路であって、電圧制御発振回路
（ＶＣＯ）２と、１／ｎ分周器３、位相比較回路４、チ
ャージポンプ５、ローパスフィルタ（ＬＰＦ）６、１／
ｍ分周器７とが設けれている。そして、ＶＣＯ２の出力
がシステムクロックＣＬあるいはタイミングクロックＣ
Ｌとして出力端子９に出力される。
【０００７】ここで、ＶＣＯ２は、例えば、インバータ
を奇数段従属接続して出力を入力に帰還したリング発振
器等で構成され、ＬＰＦ６から得られる制御電圧Ｖｓを
ＶＣＯ２の発振周波数を制御する各インバータの電源電
圧として利用し、この電圧を制御することでその発振周
波数が制御される。前記の制御電圧Ｖsは、ＰＬＬ発振
回路１において、基準クロック発生回路１２のクロック
ＣＬＫの周波数に、あるいはこれに所定の係数値をかけ
た周波数に一致するように制御されている。すなわち、
ＰＬＬ発振回路１において、ＶＣＯ２の出力（クロック
ＣＬ）は、１／ｎ分周器により１／ｎに分周されて位相
比較回路４の一方に入力され、その他方に入力される１
／ｍ分周器７を経て供給されたクロックＣＬＫと位相比
較される。１／ｎ分周器３と１／ｍ分周器７は、それぞ
れｎ進、ｍ進のカウンタで構成され、その最大カウント
値、すなわち、ｎ、ｍの進数がコントローラ２０から入
力端子８ａ，８ｂに入力されたデータにより設定され、
変更される。コントローラ２０は、１／ｎ分周器３と１
／ｍ分周器７との分周率の値を変更することで、ＰＬＬ
回路１０が発生するクロックＣＬの周波数を変更する。
これによりここでは発振周波数をプログラム可能として
いる。
を奇数段従属接続して出力を入力に帰還したリング発振
器等で構成され、ＬＰＦ６から得られる制御電圧Ｖｓを
ＶＣＯ２の発振周波数を制御する各インバータの電源電
圧として利用し、この電圧を制御することでその発振周
波数が制御される。前記の制御電圧Ｖsは、ＰＬＬ発振
回路１において、基準クロック発生回路１２のクロック
ＣＬＫの周波数に、あるいはこれに所定の係数値をかけ
た周波数に一致するように制御されている。すなわち、
ＰＬＬ発振回路１において、ＶＣＯ２の出力（クロック
ＣＬ）は、１／ｎ分周器により１／ｎに分周されて位相
比較回路４の一方に入力され、その他方に入力される１
／ｍ分周器７を経て供給されたクロックＣＬＫと位相比
較される。１／ｎ分周器３と１／ｍ分周器７は、それぞ
れｎ進、ｍ進のカウンタで構成され、その最大カウント
値、すなわち、ｎ、ｍの進数がコントローラ２０から入
力端子８ａ，８ｂに入力されたデータにより設定され、
変更される。コントローラ２０は、１／ｎ分周器３と１
／ｍ分周器７との分周率の値を変更することで、ＰＬＬ
回路１０が発生するクロックＣＬの周波数を変更する。
これによりここでは発振周波数をプログラム可能として
いる。
【０００８】位相比較回路４は、クロックＣＬＫの立ち
上がりからＶＣＯ２側の入力信号の立ち上がりまでの位
相差に対応する期間“Ｈ”となるチャージアップ信号Ｃ
Ｕをインバータ４ａを介してチャージポンプ５に送出し
てチャージポンプ回路５ａのその電流吐き出し側のＰチ
ャネルのＭＯＳトランジスタＱ１をＯＮにする。このと
き電流シンク側のＮチャネルのＭＯＳトランジスタＱ２
はチャージダウン信号ＣＤが“Ｌ”となってＯＦＦにな
る。また、位相比較回路４は、ＶＣＯ２側の入力信号の
立ち上がりからクロックＣＬＫの立ち上がりまでの位相
差に対応する期間“Ｈ”となるチャージダウン信号ＣＤ
をチャージポンプ回路５ａに送出してその電流シンク側
のＭＯＳトランジスタＱ２をＯＮにする。このときＭＯ
ＳトランジスタＱ１はチャージアップ信号が“Ｌ”とな
ってＯＦＦになる。
上がりからＶＣＯ２側の入力信号の立ち上がりまでの位
相差に対応する期間“Ｈ”となるチャージアップ信号Ｃ
Ｕをインバータ４ａを介してチャージポンプ５に送出し
てチャージポンプ回路５ａのその電流吐き出し側のＰチ
ャネルのＭＯＳトランジスタＱ１をＯＮにする。このと
き電流シンク側のＮチャネルのＭＯＳトランジスタＱ２
はチャージダウン信号ＣＤが“Ｌ”となってＯＦＦにな
る。また、位相比較回路４は、ＶＣＯ２側の入力信号の
立ち上がりからクロックＣＬＫの立ち上がりまでの位相
差に対応する期間“Ｈ”となるチャージダウン信号ＣＤ
をチャージポンプ回路５ａに送出してその電流シンク側
のＭＯＳトランジスタＱ２をＯＮにする。このときＭＯ
ＳトランジスタＱ１はチャージアップ信号が“Ｌ”とな
ってＯＦＦになる。
【０００９】このようなチャージポンプ５の出力信号
は、その出力端子５ｃを介してＬＰＦ６に加えられ、そ
れが平滑化されてＶＣＯ２の制御電圧Ｖｓとされる。す
なわち、ＬＰＦ６からは、ＶＣＯ２の発振周波数をクロ
ックＣＬＫの周波数に一致あるいは所定の周波数比率で
一致させるようにロックする制御電圧Ｖsが発生する。
ここでは、チャージポンプ５にはチャージポンプ回路５
ａと並列に出力端子５ｃに接続されたＰチャネルのＭＯ
ＳトランジスタＱ3，ＮチャネルのＭＯＳトランジスタ
Ｑ4からなるもう一つのチャージポンプ回路５ｂが設け
られている。このチャージポンプ回路５ｂは、起動時
に、あるいはスタンバイ状態、スリープ状態などからそ
れが解除されたときにブーストアップ回路１１により制
御される。なお、チャージポンプ回路５ｂのＭＯＳトラ
ンジスタＱ3，Ｑ4は、ＭＯＳトランジスタＱ1，Ｑ2より
も定格電流が大きく、その電流駆動能力は、チャージポ
ンプ回路５ａよりも大きい値に設定されている。
は、その出力端子５ｃを介してＬＰＦ６に加えられ、そ
れが平滑化されてＶＣＯ２の制御電圧Ｖｓとされる。す
なわち、ＬＰＦ６からは、ＶＣＯ２の発振周波数をクロ
ックＣＬＫの周波数に一致あるいは所定の周波数比率で
一致させるようにロックする制御電圧Ｖsが発生する。
ここでは、チャージポンプ５にはチャージポンプ回路５
ａと並列に出力端子５ｃに接続されたＰチャネルのＭＯ
ＳトランジスタＱ3，ＮチャネルのＭＯＳトランジスタ
Ｑ4からなるもう一つのチャージポンプ回路５ｂが設け
られている。このチャージポンプ回路５ｂは、起動時
に、あるいはスタンバイ状態、スリープ状態などからそ
れが解除されたときにブーストアップ回路１１により制
御される。なお、チャージポンプ回路５ｂのＭＯＳトラ
ンジスタＱ3，Ｑ4は、ＭＯＳトランジスタＱ1，Ｑ2より
も定格電流が大きく、その電流駆動能力は、チャージポ
ンプ回路５ａよりも大きい値に設定されている。
【００１０】ブーストアップ回路１１は、図１に示され
るように、プログラマブルカウンタ１２ａと１２ｂ、デ
コーダ１３、比較回路１４、ビットシフタ１５ａ、１５
ｂ、デコーダ・ラッチ回路１６ａと１６ｂとから構成さ
れる。プログラマブルカウンタ１２ａは、クロックＣＬ
Ｋと、電源投入時にコントローラ２０から設定値Ｗを入
力端子８ｃを介して受けてクロックＣＬＫを設定値Ｗ分
カウントしそれを繰り返すＷ進カウンタである。このカ
ウンタ１２ａとデコーダ１３とによりクロックＣＬＫを
１／Ｗに分周する分周回路が形成されている。デコーダ
１３は、プログラマブルカウンタ１２ａのカウント値の
各桁をｊビットパラレルに受けてそのカウント値が
“０”になったとき、そして“１”になったときにそれ
ぞれデコードして“０”のときには、そのデコード出力
をビットシフタ１５ａ，ビットシフタ１５ｂの、イネー
ブル端子Ｅに出力する。また、“１”のときには、その
デコード出力をプログラマブルカウンタ１２ｂのリセッ
ト端子Ｒに出力してプログラマブルカウンタ１２ｂのカ
ウント値をリセットする。
るように、プログラマブルカウンタ１２ａと１２ｂ、デ
コーダ１３、比較回路１４、ビットシフタ１５ａ、１５
ｂ、デコーダ・ラッチ回路１６ａと１６ｂとから構成さ
れる。プログラマブルカウンタ１２ａは、クロックＣＬ
Ｋと、電源投入時にコントローラ２０から設定値Ｗを入
力端子８ｃを介して受けてクロックＣＬＫを設定値Ｗ分
カウントしそれを繰り返すＷ進カウンタである。このカ
ウンタ１２ａとデコーダ１３とによりクロックＣＬＫを
１／Ｗに分周する分周回路が形成されている。デコーダ
１３は、プログラマブルカウンタ１２ａのカウント値の
各桁をｊビットパラレルに受けてそのカウント値が
“０”になったとき、そして“１”になったときにそれ
ぞれデコードして“０”のときには、そのデコード出力
をビットシフタ１５ａ，ビットシフタ１５ｂの、イネー
ブル端子Ｅに出力する。また、“１”のときには、その
デコード出力をプログラマブルカウンタ１２ｂのリセッ
ト端子Ｒに出力してプログラマブルカウンタ１２ｂのカ
ウント値をリセットする。
【００１１】プログラマブルカウンタ１２ｂは、ＶＣＯ
２のクロックＣＬと、電源投入時にコントローラ２０か
ら設定値Ｘを入力端子８ｄを介して受けてクロックＣＬ
を設定値Ｘの範囲内でカウントしそれを繰り返すＸ進カ
ウンタである。そのカウント値は、クロックＣＬＫのＷ
倍の周期でリセットされる。ここでは、このプログラマ
ブルカウンタ１２ｂは、クロックＣＬＫのＷ倍の周期に
おいて、ＰＬＬ発振回路１のクロックＣＬがいくつ発生
したかをカウントする回路になっている。そのカウント
値は、クロックＣＬＫのＷ倍の周期の間にクロックＣＬ
がどこまでカウントされるかを示すものであり、ＶＣＯ
２の発振周波数に対応し、それを表す値となる。このＶ
ＣＯ２の発振周波数を表す値が比較回路１４に出力され
て、あらかじめ設定されたＶＣＯ２の発振周波数の上限
値と下限値を表す値とそれぞれに比較される。
２のクロックＣＬと、電源投入時にコントローラ２０か
ら設定値Ｘを入力端子８ｄを介して受けてクロックＣＬ
を設定値Ｘの範囲内でカウントしそれを繰り返すＸ進カ
ウンタである。そのカウント値は、クロックＣＬＫのＷ
倍の周期でリセットされる。ここでは、このプログラマ
ブルカウンタ１２ｂは、クロックＣＬＫのＷ倍の周期に
おいて、ＰＬＬ発振回路１のクロックＣＬがいくつ発生
したかをカウントする回路になっている。そのカウント
値は、クロックＣＬＫのＷ倍の周期の間にクロックＣＬ
がどこまでカウントされるかを示すものであり、ＶＣＯ
２の発振周波数に対応し、それを表す値となる。このＶ
ＣＯ２の発振周波数を表す値が比較回路１４に出力され
て、あらかじめ設定されたＶＣＯ２の発振周波数の上限
値と下限値を表す値とそれぞれに比較される。
【００１２】比較回路１４は、デジタル値の比較回路で
あって、電源投入時にコントローラ２０から上限設定値
Ｙと下限設定値Ｚとを入力端子８ｅ，８ｆを介して受
け、さらにプログラマブルカウンタ１２ｂの値をｋビッ
トパラレルに受けてこの値がこの上限設定値Ｙを超える
か、下限設定値Ｚ未満となるかを検出する。これら上限
設定値Ｙと下限設定値Ｚとの比較は、ＶＣＯ２の発振周
波数を比較するものであり、上限設定値Ｙと下限設定値
Ｚは、それぞれターゲット周波数から所定の範囲にある
前後の周波数に対応している。そこで、上限設定値Ｙを
超えているときには、現在の制御電圧Ｖｓが目標となる
電圧値Ｖｏｂよりも所定値以上高いことになり、下限設
定値Ｚ未満のときには、現在の制御電圧Ｖｓが目標とな
る電圧値Ｖｏｂよりも所定値以上低いことを意味する。
なお、ここでの上限設定値Ｙと下限設定値Ｚは、少なく
ともＶＣＯ２のクロックＣＬの周波数がロックされるま
でに上下に変動するリンギング（図４（ｂ）参照）の最
初の上側および下側変動の範囲より小さい値になるよう
に選択されている。
あって、電源投入時にコントローラ２０から上限設定値
Ｙと下限設定値Ｚとを入力端子８ｅ，８ｆを介して受
け、さらにプログラマブルカウンタ１２ｂの値をｋビッ
トパラレルに受けてこの値がこの上限設定値Ｙを超える
か、下限設定値Ｚ未満となるかを検出する。これら上限
設定値Ｙと下限設定値Ｚとの比較は、ＶＣＯ２の発振周
波数を比較するものであり、上限設定値Ｙと下限設定値
Ｚは、それぞれターゲット周波数から所定の範囲にある
前後の周波数に対応している。そこで、上限設定値Ｙを
超えているときには、現在の制御電圧Ｖｓが目標となる
電圧値Ｖｏｂよりも所定値以上高いことになり、下限設
定値Ｚ未満のときには、現在の制御電圧Ｖｓが目標とな
る電圧値Ｖｏｂよりも所定値以上低いことを意味する。
なお、ここでの上限設定値Ｙと下限設定値Ｚは、少なく
ともＶＣＯ２のクロックＣＬの周波数がロックされるま
でに上下に変動するリンギング（図４（ｂ）参照）の最
初の上側および下側変動の範囲より小さい値になるよう
に選択されている。
【００１３】そこで、上限設定値Ｙを超えているときに
は、出力端子Ｂにチャージポンプ５ｂのＮチャネル側駆
動ビット信号（Ｌact）＝“１”の信号を発生し、出力
端子ＡにＰチャネル側駆動ビット信号（Ｈact）＝
“０”の信号を発生する。逆に、下限設定値Ｚ未満とな
っているときには、出力端子ＡにＰチャネル側駆動ビッ
ト信号（Ｈact）＝“１”の信号を発生し、出力端子Ｂ
にチャージポンプ５ｂのＮチャネル側駆動ビット信号
（Ｌact）＝“０”を発生する。なお、ここでのビット
“１”は駆動を、ビット“０”は駆動停止を意味する。
ところで、比較回路１４は、プログラマブルカウンタ１
２ｂのカウント値と上限設定値Ｙと下限設定値Ｚとを比
較するので、カウント値が小さい場合には、常時、出力
端子ＡにＰチャネル側駆動ビット信号“１”を発生する
ことになるが、この比較回路１４の比較結果が有効とな
るのは、次に説明するようにプログラマブルカウンタ１
２ｂのカウント値“０”をデコードしたデコーダ１３の
出力を受けたタイミングとなるので、これ以外で比較回
路１４の比較結果は無効となっている。
は、出力端子Ｂにチャージポンプ５ｂのＮチャネル側駆
動ビット信号（Ｌact）＝“１”の信号を発生し、出力
端子ＡにＰチャネル側駆動ビット信号（Ｈact）＝
“０”の信号を発生する。逆に、下限設定値Ｚ未満とな
っているときには、出力端子ＡにＰチャネル側駆動ビッ
ト信号（Ｈact）＝“１”の信号を発生し、出力端子Ｂ
にチャージポンプ５ｂのＮチャネル側駆動ビット信号
（Ｌact）＝“０”を発生する。なお、ここでのビット
“１”は駆動を、ビット“０”は駆動停止を意味する。
ところで、比較回路１４は、プログラマブルカウンタ１
２ｂのカウント値と上限設定値Ｙと下限設定値Ｚとを比
較するので、カウント値が小さい場合には、常時、出力
端子ＡにＰチャネル側駆動ビット信号“１”を発生する
ことになるが、この比較回路１４の比較結果が有効とな
るのは、次に説明するようにプログラマブルカウンタ１
２ｂのカウント値“０”をデコードしたデコーダ１３の
出力を受けたタイミングとなるので、これ以外で比較回
路１４の比較結果は無効となっている。
【００１４】さて、ビットシフタ１５ａ、１５ｂは、そ
れぞれノイズ対策のために設けた回路であって、例え
ば、所定桁数、例えばａ段のシフトレジスタで構成され
る。そして、チャージポンプ５ｂのＮチャネル側駆動ビ
ット信号を“１”が所定数（桁数分）連続したときに実
際の駆動ビット信号を発生させる。ビットシフタ１５ａ
は、そのデータ端子Ｄに比較回路１４の出力端子Ａの信
号Ｈactを受け、イネーブル端子Ｅにカウント値“０”
のデコーダ１３の出力を受け、さらにクロック入力端子
ｃｋにクロックＣＬＫを受けてクロックＣＬＫに同期し
て比較結果信号Ｈactの“１”、“０”の値がセットさ
れる。また、ビットシフタ１５ｂは、そのデータ端子Ｄ
に比較回路１４の出力端子Ｂの信号Ｌactを受け、イネ
ーブル端子Ｅにカウント値“０”のデコーダ１３の出力
を受け、さらにクロック入力端子ｃｋにクロックＣＬＫ
を受けてクロックＣＬＫに同期して比較結果信号Ｌact
の“１”、“０”の値がセットされる。これにより、比
較回路１４の比較結果は、イネーブル端子Ｅに信号が入
力されたときに有効なものとなり、そのときの比較結果
値がクロックＣＬＫに同期してビットシフタ１５ａ、１
５ｂに入力されることになる。なお、ビットシフタ１５
ａ、１５ｂにセットされるデータ（１ビット）は、クロ
ックＣＬＫの周波数の分周率Ｗごとに行われることにな
るので、その段数は、クロックＣＬＫの周波数との関係
で決定され、起動時あるいは復帰時の早期の動作に影響
を与えない程度の段数に選択されている。
れぞれノイズ対策のために設けた回路であって、例え
ば、所定桁数、例えばａ段のシフトレジスタで構成され
る。そして、チャージポンプ５ｂのＮチャネル側駆動ビ
ット信号を“１”が所定数（桁数分）連続したときに実
際の駆動ビット信号を発生させる。ビットシフタ１５ａ
は、そのデータ端子Ｄに比較回路１４の出力端子Ａの信
号Ｈactを受け、イネーブル端子Ｅにカウント値“０”
のデコーダ１３の出力を受け、さらにクロック入力端子
ｃｋにクロックＣＬＫを受けてクロックＣＬＫに同期し
て比較結果信号Ｈactの“１”、“０”の値がセットさ
れる。また、ビットシフタ１５ｂは、そのデータ端子Ｄ
に比較回路１４の出力端子Ｂの信号Ｌactを受け、イネ
ーブル端子Ｅにカウント値“０”のデコーダ１３の出力
を受け、さらにクロック入力端子ｃｋにクロックＣＬＫ
を受けてクロックＣＬＫに同期して比較結果信号Ｌact
の“１”、“０”の値がセットされる。これにより、比
較回路１４の比較結果は、イネーブル端子Ｅに信号が入
力されたときに有効なものとなり、そのときの比較結果
値がクロックＣＬＫに同期してビットシフタ１５ａ、１
５ｂに入力されることになる。なお、ビットシフタ１５
ａ、１５ｂにセットされるデータ（１ビット）は、クロ
ックＣＬＫの周波数の分周率Ｗごとに行われることにな
るので、その段数は、クロックＣＬＫの周波数との関係
で決定され、起動時あるいは復帰時の早期の動作に影響
を与えない程度の段数に選択されている。
【００１５】その結果、クロックＣＬＫの数ａＷ回にお
いてａ個“１”が連続したとき（ただしａはビットシフ
タ１５ａ、１５ｂの段数）に各デコーダ・ラッチ回路１
６ａ，１６ｂから実際のＮチャネル側駆動ビット信号Ｎ
あるいはＰチャネル側駆動ビット信号Ｐを発生する。ま
た、クロックＣＬＫの数ａＷ回においてａ個“０”が連
続したときに各デコーダ・ラッチ回路１６ａ，１６ｂか
ら実際のＮチャネル側駆動ビット信号ＮあるいはＰチャ
ネル側駆動ビット信号Ｐを停止する。すなわち、シフト
レジスタの全桁数が“１”になったときに、それぞれの
デコーダ・ラッチ回路１６ａとデコーダ・ラッチ回路１
６ｂがビットシフタ１５ａ，１５ｂから各桁ビットをパ
ラレルに受けてオールビット“１”の状態を検出してそ
の信号がラッチされて実際のＮチャネル側駆動ビット信
号ＮあるいはＰチャネル側駆動ビット信号Ｐを“Ｈ”と
してこれを次のラッチまで発生し続ける。一方、シフト
レジスタの全桁数が“０”になったときに、デコーダ・
ラッチ回路１６ａとデコーダ・ラッチ回路１６ｂがオー
ルビット“０”の状態を検出してその信号がラッチされ
て実際のＮチャネル側駆動ビット信号ＮあるいはＰチャ
ネル側駆動ビット信号Ｐを“Ｌ”としてそれぞれに駆動
を停止する。なお、この時の“１”、“０”の信号は、
“Ｈ”、“Ｌ”の信号としてチャージポンプ回路５ｂに
出力される。
いてａ個“１”が連続したとき（ただしａはビットシフ
タ１５ａ、１５ｂの段数）に各デコーダ・ラッチ回路１
６ａ，１６ｂから実際のＮチャネル側駆動ビット信号Ｎ
あるいはＰチャネル側駆動ビット信号Ｐを発生する。ま
た、クロックＣＬＫの数ａＷ回においてａ個“０”が連
続したときに各デコーダ・ラッチ回路１６ａ，１６ｂか
ら実際のＮチャネル側駆動ビット信号ＮあるいはＰチャ
ネル側駆動ビット信号Ｐを停止する。すなわち、シフト
レジスタの全桁数が“１”になったときに、それぞれの
デコーダ・ラッチ回路１６ａとデコーダ・ラッチ回路１
６ｂがビットシフタ１５ａ，１５ｂから各桁ビットをパ
ラレルに受けてオールビット“１”の状態を検出してそ
の信号がラッチされて実際のＮチャネル側駆動ビット信
号ＮあるいはＰチャネル側駆動ビット信号Ｐを“Ｈ”と
してこれを次のラッチまで発生し続ける。一方、シフト
レジスタの全桁数が“０”になったときに、デコーダ・
ラッチ回路１６ａとデコーダ・ラッチ回路１６ｂがオー
ルビット“０”の状態を検出してその信号がラッチされ
て実際のＮチャネル側駆動ビット信号ＮあるいはＰチャ
ネル側駆動ビット信号Ｐを“Ｌ”としてそれぞれに駆動
を停止する。なお、この時の“１”、“０”の信号は、
“Ｈ”、“Ｌ”の信号としてチャージポンプ回路５ｂに
出力される。
【００１６】そこで、デコーダ・ラッチ回路１６ａの出
力が“Ｈ”のときにはインバータ１７を介してＰチャネ
ルのＭＯＳトランジスタＱ3のゲートに“Ｌ”が加えら
れてこのトランジスタがＯＮし、“Ｌ”のときにはその
ゲートに“Ｈ”が加えられてＯＦＦする。一方、デコー
ダ・ラッチ回路１６ｂの出力が“Ｈ”のときには、Ｎチ
ャネルのＭＯＳトランジスタＱ4のゲートに“Ｈ”が加
えられてこのトランジスタがＯＮし、“Ｌ”のときには
ゲートに“Ｌ”が加えられてＯＦＦする。なお、デコー
ダ・ラッチ回路１６ａ，１６ｂのラッチタイミングは、
クロックＣＬＫをクロック端子（ラッチ端子）ｃｋに受
けてクロックＣＬＫに同期して行われる。
力が“Ｈ”のときにはインバータ１７を介してＰチャネ
ルのＭＯＳトランジスタＱ3のゲートに“Ｌ”が加えら
れてこのトランジスタがＯＮし、“Ｌ”のときにはその
ゲートに“Ｈ”が加えられてＯＦＦする。一方、デコー
ダ・ラッチ回路１６ｂの出力が“Ｈ”のときには、Ｎチ
ャネルのＭＯＳトランジスタＱ4のゲートに“Ｈ”が加
えられてこのトランジスタがＯＮし、“Ｌ”のときには
ゲートに“Ｌ”が加えられてＯＦＦする。なお、デコー
ダ・ラッチ回路１６ａ，１６ｂのラッチタイミングは、
クロックＣＬＫをクロック端子（ラッチ端子）ｃｋに受
けてクロックＣＬＫに同期して行われる。
【００１７】次に全体的な動作を説明すると、ＰＬＬ回
路１０は、通常電源供給により起動され、スタートす
る。電源が供給され、ＰＬＬ回路１０が動作状態に入る
と、電源投入時にはコントローラ２０から設定値Ｗ，Ｘ
が出力され、上限設定値Ｙと下限設定値Ｚが出力され
る。なお、スタンバイ状態、スリープ状態などからそれ
が解除されてデバイスが動作状態に入るときもこの電源
投入時と同様であるので、以下の説明ではこれを含むも
のとして説明する。ただし、スタンバイ状態、スリープ
状態などから復帰するときには、コントローラ２０から
設定値Ｗ，Ｘ，上限設定値Ｙ，下限設定値Ｚ等をコント
ローラ２０から出力する必要はない。
路１０は、通常電源供給により起動され、スタートす
る。電源が供給され、ＰＬＬ回路１０が動作状態に入る
と、電源投入時にはコントローラ２０から設定値Ｗ，Ｘ
が出力され、上限設定値Ｙと下限設定値Ｚが出力され
る。なお、スタンバイ状態、スリープ状態などからそれ
が解除されてデバイスが動作状態に入るときもこの電源
投入時と同様であるので、以下の説明ではこれを含むも
のとして説明する。ただし、スタンバイ状態、スリープ
状態などから復帰するときには、コントローラ２０から
設定値Ｗ，Ｘ，上限設定値Ｙ，下限設定値Ｚ等をコント
ローラ２０から出力する必要はない。
【００１８】起動された初期においては、ＶＣＯ２の周
波数は、ターゲット周波数より非常に低いので、下限設
定値Ｚ未満となっている。そこで、比較回路１４の比較
結果は、クロックＣＬＫの周波数の分周率Ｗごとに有効
出力として出力端子Ａにチャージポンプ５ｂのＰチャネ
ル側駆動ビット信号“１”（Ｈact＝“１”）と、出力
端子ＢにＮチャネル側駆動ビット信号“０”（Ｌact＝
“０”）を発生し続ける。これにより、デコーダ・ラッ
チ回路１６ａの出力が“Ｈ”となり、インバータ１７を
介してＰチャネルのＭＯＳトランジスタＱ3がＯＮとな
る。一方、デコーダ・ラッチ回路１６ｂの出力が“Ｌ”
となり、ＮチャネルのＭＯＳトランジスタＱ4がＯＦＦ
になる。その結果、急速に制御電圧Ｖｓがターゲット周
波数の制御電圧Ｖobに向かって上昇する。これが図２に
示す制御電圧Ｖｓの初期特性である。もちろん、このと
き、チャージポンプ５ａのＰチャネルのＭＯＳトランジ
スタＱ1も位相比較回路４の位相比較結果に応じてＯＮ
となっているので、両者の吐き出し電流がＬＰＦ６に送
出される。ただし、先に説明したように、電流駆動能力
はトランジスタＱ1よりもトランジスタＱ3の方が大きい
ので、その制御電圧の上昇は、主としてＭＯＳトランジ
スタＱ3のＯＮ動作による。
波数は、ターゲット周波数より非常に低いので、下限設
定値Ｚ未満となっている。そこで、比較回路１４の比較
結果は、クロックＣＬＫの周波数の分周率Ｗごとに有効
出力として出力端子Ａにチャージポンプ５ｂのＰチャネ
ル側駆動ビット信号“１”（Ｈact＝“１”）と、出力
端子ＢにＮチャネル側駆動ビット信号“０”（Ｌact＝
“０”）を発生し続ける。これにより、デコーダ・ラッ
チ回路１６ａの出力が“Ｈ”となり、インバータ１７を
介してＰチャネルのＭＯＳトランジスタＱ3がＯＮとな
る。一方、デコーダ・ラッチ回路１６ｂの出力が“Ｌ”
となり、ＮチャネルのＭＯＳトランジスタＱ4がＯＦＦ
になる。その結果、急速に制御電圧Ｖｓがターゲット周
波数の制御電圧Ｖobに向かって上昇する。これが図２に
示す制御電圧Ｖｓの初期特性である。もちろん、このと
き、チャージポンプ５ａのＰチャネルのＭＯＳトランジ
スタＱ1も位相比較回路４の位相比較結果に応じてＯＮ
となっているので、両者の吐き出し電流がＬＰＦ６に送
出される。ただし、先に説明したように、電流駆動能力
はトランジスタＱ1よりもトランジスタＱ3の方が大きい
ので、その制御電圧の上昇は、主としてＭＯＳトランジ
スタＱ3のＯＮ動作による。
【００１９】そして、上限設定値Ｙを超えた時点からク
ロックＣＬＫの周波数の分周率Ｗごとに有効出力として
出力端子Ｂにチャージポンプ５ｂのＮチャネル側駆動ビ
ット信号“１”（Ｌact＝“１”）と、出力端子ＡにＰ
チャネル側駆動ビット信号“０”（Ｈact＝“０”）を
発生し続ける。そこで今度は、デコーダ・ラッチ回路１
６ｂの出力が“Ｈ”となり、ＮチャネルのＭＯＳトラン
ジスタＱ4がＯＮする。一方、デコーダ・ラッチ回路１
６ａの出力が“Ｌ”となって、インバータ１７を介して
ＰチャネルのＭＯＳトランジスタＱ3がＯＦＦする。こ
れにより、急速に制御電圧Ｖｓが降下する。このときに
も、チャージポンプ５ａのＮチャネルのＭＯＳトランジ
スタＱ2も位相比較回路４の位相比較結果に応じてＯＮ
となっているので、両者の電流がＬＰＦ６に送出される
が、電流駆動能力はトランジスタＱ2よりもトランジス
タＱ4の方が大きいので、吸収されるシンク電流は、ト
ランジスタＱ4が大きく作用する。そして、クロック同
士を比較する位相比較回路４の位相比較結果とは関係な
しにあるいはその結果に加えてこれとは別に比較回路１
４の強制的な動作でトランジスタＱ3とトランジスタＱ4
とがＯＮ／ＯＦＦしてその電流値に応じて強制的に上限
設定値Ｙと下限設定値Ｚの間に制御電圧Ｖｓを追い込ん
でいき、あるいは一度で追い込まれ、早期に制御電圧Ｖ
ｓが上限設定値Ｙと下限設定値Ｚの範囲内に設定され
る。
ロックＣＬＫの周波数の分周率Ｗごとに有効出力として
出力端子Ｂにチャージポンプ５ｂのＮチャネル側駆動ビ
ット信号“１”（Ｌact＝“１”）と、出力端子ＡにＰ
チャネル側駆動ビット信号“０”（Ｈact＝“０”）を
発生し続ける。そこで今度は、デコーダ・ラッチ回路１
６ｂの出力が“Ｈ”となり、ＮチャネルのＭＯＳトラン
ジスタＱ4がＯＮする。一方、デコーダ・ラッチ回路１
６ａの出力が“Ｌ”となって、インバータ１７を介して
ＰチャネルのＭＯＳトランジスタＱ3がＯＦＦする。こ
れにより、急速に制御電圧Ｖｓが降下する。このときに
も、チャージポンプ５ａのＮチャネルのＭＯＳトランジ
スタＱ2も位相比較回路４の位相比較結果に応じてＯＮ
となっているので、両者の電流がＬＰＦ６に送出される
が、電流駆動能力はトランジスタＱ2よりもトランジス
タＱ4の方が大きいので、吸収されるシンク電流は、ト
ランジスタＱ4が大きく作用する。そして、クロック同
士を比較する位相比較回路４の位相比較結果とは関係な
しにあるいはその結果に加えてこれとは別に比較回路１
４の強制的な動作でトランジスタＱ3とトランジスタＱ4
とがＯＮ／ＯＦＦしてその電流値に応じて強制的に上限
設定値Ｙと下限設定値Ｚの間に制御電圧Ｖｓを追い込ん
でいき、あるいは一度で追い込まれ、早期に制御電圧Ｖ
ｓが上限設定値Ｙと下限設定値Ｚの範囲内に設定され
る。
【００２０】制御電圧Ｖｓが上限設定値Ｙと下限設定値
Ｚの範囲内に入ると、比較回路１４の出力端子Ａ，Ｂ
は、共に“０”となり、デコーダ・ラッチ回路１６ａ，
１６ｂの出力が共に“Ｌ”となってトランジスタＱ3も
トランジスタＱ4のＯＦＦになる。これによりチャージ
ポンプ５ｂの動作は停止する。その結果、ブーストアッ
プ回路１１は、ＰＬＬ発振回路１に対して停止状態（Ｏ
ＦＦ状態）となり、ＰＬＬ発振回路１との関係は切れ
て、ＰＬＬ発振回路１は、位相比較回路４の位相比較結
果に応じて動作する単独の本来の動作で安定したロック
状態に移行する。ここで、ブーストアップ回路１１は、
制御電圧Ｖｓが上限設定値Ｙと下限設定値Ｚの範囲を超
えたときに大きなオーバーシュトやアンダーシュートを
発生しないように制限をする作用をしている。さらに、
上限設定値Ｙと下限設定値Ｚの範囲内に入ると、ブース
トアップ回路１１は動作を停止し、クロック同士を比較
する位相比較回路４の位相比較結果に応じて制御電圧Ｖ
ｓが制御されるようにする。その結果、初期段階から図
４（ｂ）に示すようなオーバーシュトやアンダーシュー
トを発生しないので、制御電圧Ｖｓは、図２に示すよう
な特性で早期にターゲット電圧Ｖobで安定化される。な
お、図中、ブーストアップ回路がＯＦＦするタイミング
ｔ1は、制御電圧Ｖｓが上限設定値Ｙと下限設定値Ｚの
範囲内に入ったときである。そして、タイミングｔ2が
ロックされた安定状態であって、ｔ1以降がＰＬＬ発振
回路１自身でロックされて安定になる期間である。
Ｚの範囲内に入ると、比較回路１４の出力端子Ａ，Ｂ
は、共に“０”となり、デコーダ・ラッチ回路１６ａ，
１６ｂの出力が共に“Ｌ”となってトランジスタＱ3も
トランジスタＱ4のＯＦＦになる。これによりチャージ
ポンプ５ｂの動作は停止する。その結果、ブーストアッ
プ回路１１は、ＰＬＬ発振回路１に対して停止状態（Ｏ
ＦＦ状態）となり、ＰＬＬ発振回路１との関係は切れ
て、ＰＬＬ発振回路１は、位相比較回路４の位相比較結
果に応じて動作する単独の本来の動作で安定したロック
状態に移行する。ここで、ブーストアップ回路１１は、
制御電圧Ｖｓが上限設定値Ｙと下限設定値Ｚの範囲を超
えたときに大きなオーバーシュトやアンダーシュートを
発生しないように制限をする作用をしている。さらに、
上限設定値Ｙと下限設定値Ｚの範囲内に入ると、ブース
トアップ回路１１は動作を停止し、クロック同士を比較
する位相比較回路４の位相比較結果に応じて制御電圧Ｖ
ｓが制御されるようにする。その結果、初期段階から図
４（ｂ）に示すようなオーバーシュトやアンダーシュー
トを発生しないので、制御電圧Ｖｓは、図２に示すよう
な特性で早期にターゲット電圧Ｖobで安定化される。な
お、図中、ブーストアップ回路がＯＦＦするタイミング
ｔ1は、制御電圧Ｖｓが上限設定値Ｙと下限設定値Ｚの
範囲内に入ったときである。そして、タイミングｔ2が
ロックされた安定状態であって、ｔ1以降がＰＬＬ発振
回路１自身でロックされて安定になる期間である。
【００２１】図３は、この発明の実施例における他のブ
ーストアップ回路の具体的な回路の説明図であって、図
１の比較回路１４に変えてデコーダ１４０を設けたもの
である。また、デコーダ・ラッチ回路１６ａ，１６ｂを
ゲート回路とフリップフロップの簡単な回路により構成
してある。さらに、コントローラ２０から各設定値Ｗ，
Ｘ，Ｙ，Ｚを設定することなく、各カウンタには最適な
設定値があらかじめ選択されて設定されている。なお、
図３では、図１のブーストアップ回路１１の対応する構
成要素を一桁桁上げした対応する符号で示してあるので
詳細な説明は割愛する。４ビットカウンタ１２０ａは、
プログラマブルカウンタ１２ａに対応し、そのカウント
値をあらかじめ１６進に設定してある。すなわち、設定
値Ｗは、ここでは１６となっている。デコーダ１３０
は、デコーダ１３に対応する回路である。６ビットカウ
ンタ１２０ｂは、プログラマブルカウンタ１２ｂに対応
し、バッファ１８を介してＶＣＯ２からクロックＣＬを
クロック端子ｃｋに受けてクロックＣＬをカウントする
カウンタであり、そのカウント値をあらかじめ６４進に
設定してある。したがって、クロックＣＬＫを４０ＭＨ
ｚとし、ＶＣＯ２の周波数を８０ＭＨｚとすれば、６ビ
ットカウンタ１２０ｂは、スタートしてからリセットさ
れるまでの１周期に正規の状態でＶＣＯ２のクロックＣ
Ｌを３２クロック分受けることになる。そして、ＶＣＯ
２の周波数の変動に応じて３２クロックを中心として前
後の値を採ることになる。この前後の値として、ここで
は、上限設定値Ｙを超える値を３５以上とし、それをデ
コードし、下限設定値Ｚ未満になる値を２７以下とし
て、これをデコードする。
ーストアップ回路の具体的な回路の説明図であって、図
１の比較回路１４に変えてデコーダ１４０を設けたもの
である。また、デコーダ・ラッチ回路１６ａ，１６ｂを
ゲート回路とフリップフロップの簡単な回路により構成
してある。さらに、コントローラ２０から各設定値Ｗ，
Ｘ，Ｙ，Ｚを設定することなく、各カウンタには最適な
設定値があらかじめ選択されて設定されている。なお、
図３では、図１のブーストアップ回路１１の対応する構
成要素を一桁桁上げした対応する符号で示してあるので
詳細な説明は割愛する。４ビットカウンタ１２０ａは、
プログラマブルカウンタ１２ａに対応し、そのカウント
値をあらかじめ１６進に設定してある。すなわち、設定
値Ｗは、ここでは１６となっている。デコーダ１３０
は、デコーダ１３に対応する回路である。６ビットカウ
ンタ１２０ｂは、プログラマブルカウンタ１２ｂに対応
し、バッファ１８を介してＶＣＯ２からクロックＣＬを
クロック端子ｃｋに受けてクロックＣＬをカウントする
カウンタであり、そのカウント値をあらかじめ６４進に
設定してある。したがって、クロックＣＬＫを４０ＭＨ
ｚとし、ＶＣＯ２の周波数を８０ＭＨｚとすれば、６ビ
ットカウンタ１２０ｂは、スタートしてからリセットさ
れるまでの１周期に正規の状態でＶＣＯ２のクロックＣ
Ｌを３２クロック分受けることになる。そして、ＶＣＯ
２の周波数の変動に応じて３２クロックを中心として前
後の値を採ることになる。この前後の値として、ここで
は、上限設定値Ｙを超える値を３５以上とし、それをデ
コードし、下限設定値Ｚ未満になる値を２７以下とし
て、これをデコードする。
【００２２】デコーダ１４０は、比較回路１４に対応す
るものであるが、上限値、下限値の比較判定に応じた検
出値をデコード信号として発生する。そのために、６ビ
ットカウンタ１２０ｂの各桁ビットをパラレルに受け
て、その数値が所定値Ｒ（この例ではＲ＝２７）以下
か、所定値Ｑ（この例ではＱ＝３５）以上か（ただし、
Ｒ＜Ｑ）、に応じて所定値Ｒ以下のときには、出力端子
Ａに“１”を発生し、出力端子Ｂに“０”を発生する。
また、所定値Ｑ以上のときには、出力端子Ｂに“１”を
発生し、出力端子Ａに“０”を発生する。なお、前記の
ＲとＱの値は、起動時にＶＣＯ２がリンギングする周波
数（あるいはその制御電圧値）における、リンギングの
最初の上側および下側変動の範囲より小さな値に選択さ
れている。それぞれの出力は、４ビットシフタ１５０
ａ、１５０ｂのデータ端子Ｄに送出される。４ビットシ
フタ１５０ａ、１５０ｂは、４ビットのシフトレジスタ
であって、そのセット端子Ｓには、デコーダ１３０から
“０”カウント値検出信号が入力され、クロック端子ｃ
ｋには、クロックＣＬＫが入力される。また、４ビット
カウンタ１２０ａと、４ビットシフタ１５０ａ、１５０
ｂとは、コントローラ２０から入力端子８ｇを介してリ
セット信号ＲがＰＬＬ回路１０の電源投入時点あるいは
起動開始時点で入力される。６ビットカウンタ１２０ｂ
にはデコーダ１３０から“１”カウント値検出に応じて
発生するデコード信号がリセット信号としてその端子Ｒ
に入力される。
るものであるが、上限値、下限値の比較判定に応じた検
出値をデコード信号として発生する。そのために、６ビ
ットカウンタ１２０ｂの各桁ビットをパラレルに受け
て、その数値が所定値Ｒ（この例ではＲ＝２７）以下
か、所定値Ｑ（この例ではＱ＝３５）以上か（ただし、
Ｒ＜Ｑ）、に応じて所定値Ｒ以下のときには、出力端子
Ａに“１”を発生し、出力端子Ｂに“０”を発生する。
また、所定値Ｑ以上のときには、出力端子Ｂに“１”を
発生し、出力端子Ａに“０”を発生する。なお、前記の
ＲとＱの値は、起動時にＶＣＯ２がリンギングする周波
数（あるいはその制御電圧値）における、リンギングの
最初の上側および下側変動の範囲より小さな値に選択さ
れている。それぞれの出力は、４ビットシフタ１５０
ａ、１５０ｂのデータ端子Ｄに送出される。４ビットシ
フタ１５０ａ、１５０ｂは、４ビットのシフトレジスタ
であって、そのセット端子Ｓには、デコーダ１３０から
“０”カウント値検出信号が入力され、クロック端子ｃ
ｋには、クロックＣＬＫが入力される。また、４ビット
カウンタ１２０ａと、４ビットシフタ１５０ａ、１５０
ｂとは、コントローラ２０から入力端子８ｇを介してリ
セット信号ＲがＰＬＬ回路１０の電源投入時点あるいは
起動開始時点で入力される。６ビットカウンタ１２０ｂ
にはデコーダ１３０から“１”カウント値検出に応じて
発生するデコード信号がリセット信号としてその端子Ｒ
に入力される。
【００２３】デコーダ・ラッチ回路１６０ａは、それぞ
れ４入力のＡＮＤゲート１６１，負論理４入力のＡＮＤ
ゲート１６２、そして、Ｄフリップフロップ（以下フリ
ップフロップ）１６３とからなる。デコーダ・ラッチ回
路１６０ｂは、それぞれ４入力のＡＮＤゲート１６４，
負論理４入力のＡＮＤゲート１６５、そして、フリップ
フロップ１６６とからなる。Ｄフリップフロップ（以下
フリップフロップ）１６３は、そのＱ出力がＤ端子と接
続され、Ｑ出力をインバータ１７０を介してチャージポ
ンプ回路５ｂのトランジスタＱ3のゲートに入力され
る。フリップフロップ１６６は、そのＱ出力がＤ端子と
接続され、Ｑ出力がチャージポンプ回路５ｂのトランジ
スタＱ4のゲートに入力される。４入力のＡＮＤゲート
１６１，負論理４入力のＡＮＤゲート１６２は、それぞ
れに４ビットシフタ１５０ａの各桁の出力を受ける。Ａ
ＮＤゲート１６１は、４ビットシフタ１５０ａの各桁が
オール“１”になったときに検出信号を発生してフリッ
プフロップ１６３にデータ“１”がクロックＣＬＫに同
期してセットされ、ＡＮＤゲート１６２は、４ビットシ
フタ１５０ａの各桁がオール“０”になったときに検出
信号を発生し、フリップフロップ１６３がリセットされ
る。
れ４入力のＡＮＤゲート１６１，負論理４入力のＡＮＤ
ゲート１６２、そして、Ｄフリップフロップ（以下フリ
ップフロップ）１６３とからなる。デコーダ・ラッチ回
路１６０ｂは、それぞれ４入力のＡＮＤゲート１６４，
負論理４入力のＡＮＤゲート１６５、そして、フリップ
フロップ１６６とからなる。Ｄフリップフロップ（以下
フリップフロップ）１６３は、そのＱ出力がＤ端子と接
続され、Ｑ出力をインバータ１７０を介してチャージポ
ンプ回路５ｂのトランジスタＱ3のゲートに入力され
る。フリップフロップ１６６は、そのＱ出力がＤ端子と
接続され、Ｑ出力がチャージポンプ回路５ｂのトランジ
スタＱ4のゲートに入力される。４入力のＡＮＤゲート
１６１，負論理４入力のＡＮＤゲート１６２は、それぞ
れに４ビットシフタ１５０ａの各桁の出力を受ける。Ａ
ＮＤゲート１６１は、４ビットシフタ１５０ａの各桁が
オール“１”になったときに検出信号を発生してフリッ
プフロップ１６３にデータ“１”がクロックＣＬＫに同
期してセットされ、ＡＮＤゲート１６２は、４ビットシ
フタ１５０ａの各桁がオール“０”になったときに検出
信号を発生し、フリップフロップ１６３がリセットされ
る。
【００２４】同様に、４入力のＡＮＤゲート１６４，負
論理４入力のＡＮＤゲート１６５は、それぞれに４ビッ
トシフタ１５０ｂの各桁の出力を受ける。ＡＮＤゲート
１６４は、４ビットシフタ１５０ｂの各桁がオール
“１”になったときに検出信号を発生してフリップフロ
ップ１６６にデータ“１”がクロックＣＬＫに同期して
セットされ、ＡＮＤゲート１６５は、４ビットシフタ１
５０ｂの各桁がオール“０”になったときに検出信号を
発生し、フリップフロップ１６６がリセットされる。そ
の結果、フリップフロップ１６３のＱ出力の反転信号
は、トランジスタＱ3のゲートに加えられてその
“Ｈ”、“Ｌ”に応じてこのトランジスタをＯＮ／ＯＦ
Ｆさせる。フリップフロップ１６６のＱ出力は、トラン
ジスタＱ4のゲートに加えられてその“Ｈ”、“Ｌ”に
応じてこのトランジスタをＯＮ／ＯＦＦさせる。なお、
この場合、フリップフロップ１６３のＱバー出力を利用
すれば、インバータ１７０は不要である。ところで、初
期状態では、フリップフロップ１６３，１６６は、リセ
ットされて開始されるので、“０”となり、４ビットシ
フタ１５０ａ，１５０ｂの各桁がそれぞれにオール
“１”になったときに“１”がセットされることにな
る。
論理４入力のＡＮＤゲート１６５は、それぞれに４ビッ
トシフタ１５０ｂの各桁の出力を受ける。ＡＮＤゲート
１６４は、４ビットシフタ１５０ｂの各桁がオール
“１”になったときに検出信号を発生してフリップフロ
ップ１６６にデータ“１”がクロックＣＬＫに同期して
セットされ、ＡＮＤゲート１６５は、４ビットシフタ１
５０ｂの各桁がオール“０”になったときに検出信号を
発生し、フリップフロップ１６６がリセットされる。そ
の結果、フリップフロップ１６３のＱ出力の反転信号
は、トランジスタＱ3のゲートに加えられてその
“Ｈ”、“Ｌ”に応じてこのトランジスタをＯＮ／ＯＦ
Ｆさせる。フリップフロップ１６６のＱ出力は、トラン
ジスタＱ4のゲートに加えられてその“Ｈ”、“Ｌ”に
応じてこのトランジスタをＯＮ／ＯＦＦさせる。なお、
この場合、フリップフロップ１６３のＱバー出力を利用
すれば、インバータ１７０は不要である。ところで、初
期状態では、フリップフロップ１６３，１６６は、リセ
ットされて開始されるので、“０”となり、４ビットシ
フタ１５０ａ，１５０ｂの各桁がそれぞれにオール
“１”になったときに“１”がセットされることにな
る。
【００２５】以上説明したきたが、実施例では、チャー
ジポンプ５においてチャージポンプ回路５ａと５ｂとを
設けて、ＰＬＬループ内に制御電流を発生するような形
態とし、制御電圧Ｖｓが上限設定値Ｙと下限設定値Ｚの
範囲内にあるときに自動的にブーストアップ回路が切り
離されるようにしているが、この発明は、このような回
路に限定されるものではなく、クロックとＶＣＯの発振
信号とを受けて発振信号の周波数がターゲット周波数
（所定の発振周波数）に対して設定された所定の範囲の
下限値未満のときに所定の発振周波数になる方向に制御
電圧を移行させかつ所定の範囲の上限値を超えたときに
所定の発振周波数になる方向に制御電圧を移行させる信
号を外部からＰＬＬループに加えるような回路であって
もよく、所定の範囲内に入ったことを別途検出してブー
ストアップ回路をＯＦＦするような回路構成としてもよ
い。
ジポンプ５においてチャージポンプ回路５ａと５ｂとを
設けて、ＰＬＬループ内に制御電流を発生するような形
態とし、制御電圧Ｖｓが上限設定値Ｙと下限設定値Ｚの
範囲内にあるときに自動的にブーストアップ回路が切り
離されるようにしているが、この発明は、このような回
路に限定されるものではなく、クロックとＶＣＯの発振
信号とを受けて発振信号の周波数がターゲット周波数
（所定の発振周波数）に対して設定された所定の範囲の
下限値未満のときに所定の発振周波数になる方向に制御
電圧を移行させかつ所定の範囲の上限値を超えたときに
所定の発振周波数になる方向に制御電圧を移行させる信
号を外部からＰＬＬループに加えるような回路であって
もよく、所定の範囲内に入ったことを別途検出してブー
ストアップ回路をＯＦＦするような回路構成としてもよ
い。
【００２６】
【発明の効果】以上説明してきたが、この発明にあって
は、ブーストアップ回路により発生する信号、例えば、
その制御電流値を大きく採ることができ、大きな電流値
を流したとしても発振信号の周波数おける、リンギング
する上下の範囲が本来のリンギング範囲よりも小さく抑
えられるので、ロックされるまでの時間を従来のブース
トアップ回路よりも短くすることができる。その結果、
ＰＬＬループにより目標周波数の制御電圧に向かって早
期に移行させることができ、ＰＬＬ発振回路を早期に安
定したロック状態で発振させることができる。
は、ブーストアップ回路により発生する信号、例えば、
その制御電流値を大きく採ることができ、大きな電流値
を流したとしても発振信号の周波数おける、リンギング
する上下の範囲が本来のリンギング範囲よりも小さく抑
えられるので、ロックされるまでの時間を従来のブース
トアップ回路よりも短くすることができる。その結果、
ＰＬＬループにより目標周波数の制御電圧に向かって早
期に移行させることができ、ＰＬＬ発振回路を早期に安
定したロック状態で発振させることができる。
【図１】図１は、この発明のＰＬＬ回路を適用した一実
施例の回路図である。
施例の回路図である。
【図２】図２は、そのターゲット周波数にロックされる
までのＶＣＯの制御電圧の特性の説明図である。
までのＶＣＯの制御電圧の特性の説明図である。
【図３】図３は、この発明の実施例における他のブース
トアップ回路の具体的な回路の説明図である。
トアップ回路の具体的な回路の説明図である。
【図４】従来のＰＬＬ回路における、ターゲット周波数
にロックされるまでのＶＣＯの制御電圧の特性の説明図
である。
にロックされるまでのＶＣＯの制御電圧の特性の説明図
である。
１…ＰＬＬ発振回路、２…ＶＣＯ、３、３０…１／ｎ分
周器、４…位相比較回路、５…チャージポンプ、６…ロ
ーパスフィルタ（ＬＰＦ）、７…１／ｍ分周器、８…入
力端子、９…出力端子、１０…ＰＬＬ回路、１１…ブー
ストアップ回路、１２…基準クロック発生回路、１２
ａ，１２ｂ…プログラマブルカウンタ、１３…デコー
ダ、１４…比較回路、１５ａ，１５ｂ…ビットシフタ、
１６ａ、１６ｂ…デコーダ・ラッチ回路、２０…コント
ローラ、１２０ａ…４ビットカウンタ、１２０ｂ…６ビ
ットカウンタ。
周器、４…位相比較回路、５…チャージポンプ、６…ロ
ーパスフィルタ（ＬＰＦ）、７…１／ｍ分周器、８…入
力端子、９…出力端子、１０…ＰＬＬ回路、１１…ブー
ストアップ回路、１２…基準クロック発生回路、１２
ａ，１２ｂ…プログラマブルカウンタ、１３…デコー
ダ、１４…比較回路、１５ａ，１５ｂ…ビットシフタ、
１６ａ、１６ｂ…デコーダ・ラッチ回路、２０…コント
ローラ、１２０ａ…４ビットカウンタ、１２０ｂ…６ビ
ットカウンタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/08 - 7/14
Claims (1)
- 【請求項１】ＶＣＯと、外部からクロックを受けて前記
ＶＣＯの発振信号と前記クロックとの位相を比較する位
相比較回路とを有し、この位相比較回路の位相比較の結
果に応じて前記ＶＣＯの制御電圧を発生するＰＬＬルー
プにより前記クロックの周波数にロックされた所定の発
振周波数の出力を発生するＰＬＬ発振回路と、前記クロ
ックと前記発振信号とを受けて前記発振信号の周波数が
前記所定の発振周波数に対して設定された所定の範囲の
下限値未満になったことに応じて前記所定の発振周波数
になる方向に前記制御電圧を移行させかつ前記所定の範
囲の上限値を超えたことに応じて前記所定の発振周波数
になる方向に前記制御電圧を移行させる信号を前記ＰＬ
Ｌループに加えあるいは前記ＰＬＬループに発生させ、
前記所定の範囲内にあるときには前記ＰＬＬループに対
して作用を停止するブーストアップ回路とを備え、前記ＰＬＬ発振回路は、前記位相比較回路の位相比較結
果に応じてプッシュプル動作をする第１のトランジスタ
回路および制御信号を受けてプッシュプル動作をする第
２のトランジスタ回路を有するチャージポンプ回路と、
このチャージポンプ回路から出力を受けて前記制御電圧
を発生するローパスフィルタとを有し、 前記ブーストアップ回路は、前記クロックと前記発振信
号とを受けて前記発振信号の周波数が前記所定の範囲の
下限値未満であることを検出しかつ前記所定の範囲の上
限値を超えたことを検出する検出回路を有し、この検出
回路が定期的に、前記所定の範囲の上限値を超えたこと
を検出したときに１ビットの第１の検出信号を発生しか
つ前記所定の範囲の下限値未満であることを検出したと
きに１ビットの第２の検出信号を発生し、前記第１の検
出信号あるいは前記第２の検出信号の前記１ビットの信
号が所定数連続して発生したときに前記制御信号を発生
して前記第２のトランジスタ回路をプッシュ動作あるい
はプル動作をさせ、 前記所定の範囲が少なくとも前記発振信号の周波数がロ
ックされるまでに上下に変動するリンギングの最初の上
側および下側変動の範囲より小さく設定されていること
を特徴とするＰＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15388499A JP3295777B2 (ja) | 1999-06-01 | 1999-06-01 | Ｐｌｌ回路 |
| TW089110448A TW457777B (en) | 1999-06-01 | 2000-05-30 | PLL circuit |
| US09/583,780 US6329853B1 (en) | 1999-06-01 | 2000-05-31 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15388499A JP3295777B2 (ja) | 1999-06-01 | 1999-06-01 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349628A JP2000349628A (ja) | 2000-12-15 |
| JP3295777B2 true JP3295777B2 (ja) | 2002-06-24 |
Family
ID=15572229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15388499A Expired - Fee Related JP3295777B2 (ja) | 1999-06-01 | 1999-06-01 | Ｐｌｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6329853B1 (ja) |
| JP (1) | JP3295777B2 (ja) |
| TW (1) | TW457777B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7310401B2 (en) * | 2003-11-14 | 2007-12-18 | Avago Technologies General Ip Pte Ltd | Programmable frequency detector for use with a phase-locked loop |
| US7454645B2 (en) * | 2005-03-31 | 2008-11-18 | Cypress Semiconductor Corp. | Circuit and method for monitoring the status of a clock signal |
| US7649421B2 (en) * | 2007-06-19 | 2010-01-19 | Harris Stratex Networks Operating Corporation | Quality of phase lock and loss of lock detector |
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448598A (en) * | 1993-07-06 | 1995-09-05 | Standard Microsystems Corporation | Analog PLL clock recovery circuit and a LAN transceiver employing the same |
| US5631920A (en) * | 1993-11-29 | 1997-05-20 | Lexmark International, Inc. | Spread spectrum clock generator |
| DE69713241T2 (de) * | 1996-10-08 | 2003-02-20 | Sony Corp | Empfangsvorrichtung und -verfahren und Phasenregelkreis |
-
1999
- 1999-06-01 JP JP15388499A patent/JP3295777B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-30 TW TW089110448A patent/TW457777B/zh active
- 2000-05-31 US US09/583,780 patent/US6329853B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW457777B (en) | 2001-10-01 |
| JP2000349628A (ja) | 2000-12-15 |
| US6329853B1 (en) | 2001-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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