JP2816038B2 - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
- Publication number
- JP2816038B2 JP2816038B2 JP3281556A JP28155691A JP2816038B2 JP 2816038 B2 JP2816038 B2 JP 2816038B2 JP 3281556 A JP3281556 A JP 3281556A JP 28155691 A JP28155691 A JP 28155691A JP 2816038 B2 JP2816038 B2 JP 2816038B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- oscillation
- output
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
【０００２】
【従来の技術】一般に、無線通信機器あるいは放送受信
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を増幅す
る増幅回路と、該増幅回路によって増幅されたＶＣＯの
発振信号を分周する可変分周回路と、基準分周回路の分
周出力周波数ｆRと可変分周回路の分周出力周波数ｆPの
位相比較を行いその位相差に応じた電圧をＶＣＯに印加
する位相比較回路と、基準分周回路の分周数を設定する
第１のラッチ回路と、可変分周回路の分周数を設定する
第２のラッチ回路と、第１及び第２のラッチ回路に分周
データをセットするために外部の制御装置、例えば、マ
イクロコンピュータからのデータを受け取るシフトレジ
スタとから構成されている。
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を増幅す
る増幅回路と、該増幅回路によって増幅されたＶＣＯの
発振信号を分周する可変分周回路と、基準分周回路の分
周出力周波数ｆRと可変分周回路の分周出力周波数ｆPの
位相比較を行いその位相差に応じた電圧をＶＣＯに印加
する位相比較回路と、基準分周回路の分周数を設定する
第１のラッチ回路と、可変分周回路の分周数を設定する
第２のラッチ回路と、第１及び第２のラッチ回路に分周
データをセットするために外部の制御装置、例えば、マ
イクロコンピュータからのデータを受け取るシフトレジ
スタとから構成されている。
【０００３】このようなＰＬＬ周波数シンセサイザ集積
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ周波数シンセサイザ集積回路では、ＶＣＯからの
高周波信号が印加されて動作するため、高感度な増幅回
路が内蔵されている。そのために、増幅回路の入力信号
がない場合でも集積回路の内部で発生する電源ノイズ等
により増幅回路が動作し、あたかも入力信号があるよう
にある周波数で発振する場合がある。この発振を自励発
振（フリーラン）と呼ぶ。
ＰＬＬ周波数シンセサイザ集積回路では、ＶＣＯからの
高周波信号が印加されて動作するため、高感度な増幅回
路が内蔵されている。そのために、増幅回路の入力信号
がない場合でも集積回路の内部で発生する電源ノイズ等
により増幅回路が動作し、あたかも入力信号があるよう
にある周波数で発振する場合がある。この発振を自励発
振（フリーラン）と呼ぶ。
【０００５】一方、外部接続されるＶＣＯにおいて、制
御電圧が０ボルトであると発振を開始しないものがあ
る。このようなＶＣＯを用いた場合、電源投入直後はＶ
ＣＯが発振しないにも係わらず、増幅回路の自励発振に
より可変分周回路の分周動作が開始される。そして、増
幅回路のフリーラン周波数が可変分周回路及び基準分周
回路に設定された分周数によって定まるロック周波数よ
り高い場合には、位相比較回路の出力はＶＣＯの制御電
圧を下げるように作用する。従って、この場合には、Ｖ
ＣＯの制御電圧が０ボルトに固定されてしまいＶＣＯの
発振が開始しないという誤動作となる。この状態をＰＬ
Ｌのデッドロックと呼ぶ。
御電圧が０ボルトであると発振を開始しないものがあ
る。このようなＶＣＯを用いた場合、電源投入直後はＶ
ＣＯが発振しないにも係わらず、増幅回路の自励発振に
より可変分周回路の分周動作が開始される。そして、増
幅回路のフリーラン周波数が可変分周回路及び基準分周
回路に設定された分周数によって定まるロック周波数よ
り高い場合には、位相比較回路の出力はＶＣＯの制御電
圧を下げるように作用する。従って、この場合には、Ｖ
ＣＯの制御電圧が０ボルトに固定されてしまいＶＣＯの
発振が開始しないという誤動作となる。この状態をＰＬ
Ｌのデッドロックと呼ぶ。
【０００６】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を増幅する増
幅回路と、該増幅回路で増幅された前記電圧制御発振回
路の出力を分周する可変分周回路と、該可変分周回路の
分周出力と前記基準分周回路の分周出力の位相を比較し
位相差に応じた電圧を前記電圧制御発振回路に印加する
位相比較回路と、前記基準分周回路の分周数を設定する
第１のラッチ回路と、前記可変分周回路の分周数を設定
する第２のラッチ回路と、電源電圧の印加時に初期設定
パルスを発生する電源電圧検出回路とを備え、前記増幅
回路の自励発振周波数より前記電圧制御発振回路の発振
周波数が大きくなるように、前記第１のラッチ回路及び
第２のラッチ回路を前記初期設定信号により設定するこ
とによりＰＬＬのデッドロックを防止するものである。
鑑みて創作されたものであり、基準発振信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を増幅する増
幅回路と、該増幅回路で増幅された前記電圧制御発振回
路の出力を分周する可変分周回路と、該可変分周回路の
分周出力と前記基準分周回路の分周出力の位相を比較し
位相差に応じた電圧を前記電圧制御発振回路に印加する
位相比較回路と、前記基準分周回路の分周数を設定する
第１のラッチ回路と、前記可変分周回路の分周数を設定
する第２のラッチ回路と、電源電圧の印加時に初期設定
パルスを発生する電源電圧検出回路とを備え、前記増幅
回路の自励発振周波数より前記電圧制御発振回路の発振
周波数が大きくなるように、前記第１のラッチ回路及び
第２のラッチ回路を前記初期設定信号により設定するこ
とによりＰＬＬのデッドロックを防止するものである。
【０００７】
【作用】上述の手段によれば、電源投入時に電源電圧検
出回路から出力される初期設定パルスによって、第１の
ラッチ回路と第２のラッチ回路に基準分周回路と可変分
周回路の分周数が設定されるが、この分周数は、増幅回
路のフリーラン周波数よりＶＣＯのロック周波数が高く
なるように設定されるため、ＰＬＬが動作を開始する
と、位相比較回路の出力はＶＣＯの周波数を高くするよ
うに作用し、ＶＣＯの制御電圧を上昇する。これによ
り、発振を停止していたＶＣＯの発振が開始される。
出回路から出力される初期設定パルスによって、第１の
ラッチ回路と第２のラッチ回路に基準分周回路と可変分
周回路の分周数が設定されるが、この分周数は、増幅回
路のフリーラン周波数よりＶＣＯのロック周波数が高く
なるように設定されるため、ＰＬＬが動作を開始する
と、位相比較回路の出力はＶＣＯの周波数を高くするよ
うに作用し、ＶＣＯの制御電圧を上昇する。これによ
り、発振を停止していたＶＣＯの発振が開始される。
【０００８】
【実施例】図１は、本発明の実施例を示すブロック図で
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、マイクロコンピュータ４が接続されて、通信
機器あるいは放送受信機器のＰＬＬ周波数シンセサイザ
回路が構成される。ＰＬＬ周波数シンセサイザ集積回路
１は、ＶＣＯ２の発信信号ｆVを増幅する高感度な増幅
回路５と、増幅回路５によって増幅されたＶＣＯ２の発
信信号ｆVを設定された分周数で分周する可変分周回路
６と、接続された水晶振動子３によって発振周波数が決
定される水晶発振回路７と、水晶発振回路７の発振出力
を設定された分周数で分周する基準分周回路８と、可変
分周回路６の分周出力ｆPと基準分周回路８の分周出力
である基準周波数信号ｆRの位相差を検出しその位相差
に応じた電圧をＶＣＯ２に印加する位相比較回路９と、
可変分周回路６及び基準分周回路８の分周数を保持する
ラッチ回路１０と、マイクロコンピュータ４から可変分
周回路６及び基準分周回路８の分周数データを受け取る
ためのシフトレジスタ１１と、電源がＰＬＬ周波数シン
セサイザ集積回路１に印加されたことを検出し初期設定
パルスＰSをラッチ回路１０に供給する電源電圧検出回
路１２とから構成される。
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、マイクロコンピュータ４が接続されて、通信
機器あるいは放送受信機器のＰＬＬ周波数シンセサイザ
回路が構成される。ＰＬＬ周波数シンセサイザ集積回路
１は、ＶＣＯ２の発信信号ｆVを増幅する高感度な増幅
回路５と、増幅回路５によって増幅されたＶＣＯ２の発
信信号ｆVを設定された分周数で分周する可変分周回路
６と、接続された水晶振動子３によって発振周波数が決
定される水晶発振回路７と、水晶発振回路７の発振出力
を設定された分周数で分周する基準分周回路８と、可変
分周回路６の分周出力ｆPと基準分周回路８の分周出力
である基準周波数信号ｆRの位相差を検出しその位相差
に応じた電圧をＶＣＯ２に印加する位相比較回路９と、
可変分周回路６及び基準分周回路８の分周数を保持する
ラッチ回路１０と、マイクロコンピュータ４から可変分
周回路６及び基準分周回路８の分周数データを受け取る
ためのシフトレジスタ１１と、電源がＰＬＬ周波数シン
セサイザ集積回路１に印加されたことを検出し初期設定
パルスＰSをラッチ回路１０に供給する電源電圧検出回
路１２とから構成される。
【０００９】ＰＬＬ周波数シンセサイザ集積回路１にお
いて、ラッチ回路１０は、可変分周回路６の分周数デー
タを保持する第１のラッチ回路１０ａと基準分周回路８
の分周数を保持する第２のラッチ回路１０ｂとから構成
され、マイクロコンピュータ４からデータＤＩと同期ク
ロックＣＬによってシフトレジスタ１１に分周数データ
が転送された後、マイクロコンピュータ４から出力され
るラッチパルスＣＥにより、シフトレジスタ１１の分周
数データがラッチ回路１０に保持される。可変分周回路
６において、分周出力ｆPはプリセット制御端子ＰＥに
も印加されているため、分周出力ｆPが出力されるたび
に、第１のラッチ回路１０ａに保持されている分周数デ
ータが可変分周回路６にセットされる。一方、基準分周
回路８では、第２のラッチ回路１０ｂに保持されている
データに基づき基準分周回路８の複数の分周段の出力か
ら１つを選択出力している。
いて、ラッチ回路１０は、可変分周回路６の分周数デー
タを保持する第１のラッチ回路１０ａと基準分周回路８
の分周数を保持する第２のラッチ回路１０ｂとから構成
され、マイクロコンピュータ４からデータＤＩと同期ク
ロックＣＬによってシフトレジスタ１１に分周数データ
が転送された後、マイクロコンピュータ４から出力され
るラッチパルスＣＥにより、シフトレジスタ１１の分周
数データがラッチ回路１０に保持される。可変分周回路
６において、分周出力ｆPはプリセット制御端子ＰＥに
も印加されているため、分周出力ｆPが出力されるたび
に、第１のラッチ回路１０ａに保持されている分周数デ
ータが可変分周回路６にセットされる。一方、基準分周
回路８では、第２のラッチ回路１０ｂに保持されている
データに基づき基準分周回路８の複数の分周段の出力か
ら１つを選択出力している。
【００１０】図２は、図１に示された可変分周回路６、
ラッチ回路１０、及び、シフトレジスタ１１の具体的回
路図を示すものである。可変分周回路６は、継続接続さ
れた１６個のＴ−ＦＦ１３と、各Ｔ−ＦＦ１３の出力が
印加されたＡＮＤゲート１４と、ＡＮＤゲート１４と、
ＡＮＤゲート１４の出力が印加されたＤ−ＦＦ１５とか
ら構成されており、Ｔ−ＦＦ１３のＪ入力に第１のラッ
チ回路１０ａの出力が印加されている。この可変分周回
路６は、セットされた１６ビットの２進データから計数
を開始し、１６ビット全てが“１”となったことをＡＮ
Ｄゲート１４が検出している。従って、可変分周回路６
の分周数は、２16−設定値となる。
ラッチ回路１０、及び、シフトレジスタ１１の具体的回
路図を示すものである。可変分周回路６は、継続接続さ
れた１６個のＴ−ＦＦ１３と、各Ｔ−ＦＦ１３の出力が
印加されたＡＮＤゲート１４と、ＡＮＤゲート１４と、
ＡＮＤゲート１４の出力が印加されたＤ−ＦＦ１５とか
ら構成されており、Ｔ−ＦＦ１３のＪ入力に第１のラッ
チ回路１０ａの出力が印加されている。この可変分周回
路６は、セットされた１６ビットの２進データから計数
を開始し、１６ビット全てが“１”となったことをＡＮ
Ｄゲート１４が検出している。従って、可変分周回路６
の分周数は、２16−設定値となる。
【００１１】第１のラッチ回路１０ａは１６個のラッチ
ＦＦ１７からなり、第２のラッチ回路１０ｂは２個のラ
ッチＦＦ１８から構成され、ラッチＦＦ１８の出力
Ｑ17、Ｑ 18は、基準分周回路８に供給される。また、シ
フトレジスタ１１は、１８個の継続接続されたＤ−ＦＦ
１９から構成され、前段の１６ビットの出力が第１のラ
ッチ回路１０ａの各ラッチＦＦ１７のラッチ入力Ｌに印
加され、後段の２ビットの出力は第２のラッチ回路１０
ｂのラッチＦＦ１８のラッチ入力Ｌに印加されている。
ＦＦ１７からなり、第２のラッチ回路１０ｂは２個のラ
ッチＦＦ１８から構成され、ラッチＦＦ１８の出力
Ｑ17、Ｑ 18は、基準分周回路８に供給される。また、シ
フトレジスタ１１は、１８個の継続接続されたＤ−ＦＦ
１９から構成され、前段の１６ビットの出力が第１のラ
ッチ回路１０ａの各ラッチＦＦ１７のラッチ入力Ｌに印
加され、後段の２ビットの出力は第２のラッチ回路１０
ｂのラッチＦＦ１８のラッチ入力Ｌに印加されている。
【００１２】ところで第１のラッチ回路１０ａの１６個
目のラッチＦＦ１７のリセット入力Ｒには、電源電圧検
出回路１２からの初期設定パルスＰSが印加されてい
る。即ち、電源投入時には１６ビット目のデータが必ず
“０”となる分周数データが可変分周回路６にセットさ
れることになり、この時の可変分周回路６の分周数Ｎ
は、２16−２15＝３２７６８以上となる。
目のラッチＦＦ１７のリセット入力Ｒには、電源電圧検
出回路１２からの初期設定パルスＰSが印加されてい
る。即ち、電源投入時には１６ビット目のデータが必ず
“０”となる分周数データが可変分周回路６にセットさ
れることになり、この時の可変分周回路６の分周数Ｎ
は、２16−２15＝３２７６８以上となる。
【００１３】また、第２のラッチ回路１０ｂの２個のラ
ッチＦＦ１８のセット入力Ｓには、電源電圧検出回路１
２からの初期設定パルスＰSが印加されている。従っ
て、電源投入時には出力Ｑ17及びＱ18は“１”となる。
一方、図３は図１に示された基準分周回路８の具体的回
路図である。基準分周回路８に印加される水晶発振回路
７の発振周波数は７．２ＭＨZであり、この周波数信号
は基準分周回路８に印加される。基準分周回路８は、１
／８分周回路２０と、１／９分周回路２１と、１／２分
周回路２２と、１／５分周回路２３と、１／１０分周回
路２４とから構成され、各分周回路２１、２２、２３、
２４の出力、即ち、１００ＫＨZ、５０ＫＨZ、１０ＫＨ
Z、１ＫＨZの信号が、ＡＮＤゲート２５に各々印加され
る。また、ＡＮＤゲート２５の各入力には第２のラッチ
回路１０ｂの出力Ｑ17、Ｑ18が印加されたデコーダ２６
の出力が印加され、ＡＮＤゲート２５の出力はＯＲゲー
ト２７を介して基準信号ｆRとして出力される。従っ
て、第２のラッチ回路１０ｂに保持された分周数データ
により、４つの分周出力の中から選択して出力するもの
である。この基準信号ｆRは受信あるいは送信周波数の
チャンネルステップ周波数となる。
ッチＦＦ１８のセット入力Ｓには、電源電圧検出回路１
２からの初期設定パルスＰSが印加されている。従っ
て、電源投入時には出力Ｑ17及びＱ18は“１”となる。
一方、図３は図１に示された基準分周回路８の具体的回
路図である。基準分周回路８に印加される水晶発振回路
７の発振周波数は７．２ＭＨZであり、この周波数信号
は基準分周回路８に印加される。基準分周回路８は、１
／８分周回路２０と、１／９分周回路２１と、１／２分
周回路２２と、１／５分周回路２３と、１／１０分周回
路２４とから構成され、各分周回路２１、２２、２３、
２４の出力、即ち、１００ＫＨZ、５０ＫＨZ、１０ＫＨ
Z、１ＫＨZの信号が、ＡＮＤゲート２５に各々印加され
る。また、ＡＮＤゲート２５の各入力には第２のラッチ
回路１０ｂの出力Ｑ17、Ｑ18が印加されたデコーダ２６
の出力が印加され、ＡＮＤゲート２５の出力はＯＲゲー
ト２７を介して基準信号ｆRとして出力される。従っ
て、第２のラッチ回路１０ｂに保持された分周数データ
により、４つの分周出力の中から選択して出力するもの
である。この基準信号ｆRは受信あるいは送信周波数の
チャンネルステップ周波数となる。
【００１４】ところで、電源電圧投入時には第２のラッ
チ回路１０ｂの出力Ｑ17、Ｑ18はともに“１”となるた
め、デコーダ２６の出力は１００ＫＨZの分周出力を選
択する。従って、電源投入時のＶＣＯ２のロック周波数
は、Ｎ×ｆR＝３２７６８×１００ＫＨZ＝３２７６．８
ＭＨZとなる。ここで、ＭＯＳＦＥＴで構成された集積
回路の場合、増幅回路５のフリーラン周波数はたかだか
１０００ＭＨZ程度である。従って、フリーラン周波数
が基準分周回路８で分周されて位相比較回路９に印加さ
れる周波数は、基準周波数より大幅に小さくなるため、
位相比較回路９の出力は、ＶＣＯ２の周波数を高くする
ように制御電圧を上昇させる。よって、停止していたＶ
ＣＯ２は発振を開始する。そして、ＶＣＯ２の発振開始
後は、希望のチャンネル周波数にロックするようにシフ
トレジスタ１１に分周数データを転送することにより、
希望のチャンネル周波数にＰＬＬがロックするのであ
る。
チ回路１０ｂの出力Ｑ17、Ｑ18はともに“１”となるた
め、デコーダ２６の出力は１００ＫＨZの分周出力を選
択する。従って、電源投入時のＶＣＯ２のロック周波数
は、Ｎ×ｆR＝３２７６８×１００ＫＨZ＝３２７６．８
ＭＨZとなる。ここで、ＭＯＳＦＥＴで構成された集積
回路の場合、増幅回路５のフリーラン周波数はたかだか
１０００ＭＨZ程度である。従って、フリーラン周波数
が基準分周回路８で分周されて位相比較回路９に印加さ
れる周波数は、基準周波数より大幅に小さくなるため、
位相比較回路９の出力は、ＶＣＯ２の周波数を高くする
ように制御電圧を上昇させる。よって、停止していたＶ
ＣＯ２は発振を開始する。そして、ＶＣＯ２の発振開始
後は、希望のチャンネル周波数にロックするようにシフ
トレジスタ１１に分周数データを転送することにより、
希望のチャンネル周波数にＰＬＬがロックするのであ
る。
【００１５】
【発明の効果】上述の如く本発明によれば、ＰＬＬのデ
ッドロックを電源投入時に防止できるので、ＰＬＬ周波
数シンセサイザ回路の誤動作を防止できるとともに、電
源投入時からマイクロコンピュータが希望のチャンネル
周波数を設定するための周波数データを転送するまでの
時間が短縮され、動作開始の高速化が図れる利点を有す
る。
ッドロックを電源投入時に防止できるので、ＰＬＬ周波
数シンセサイザ回路の誤動作を防止できるとともに、電
源投入時からマイクロコンピュータが希望のチャンネル
周波数を設定するための周波数データを転送するまでの
時間が短縮され、動作開始の高速化が図れる利点を有す
る。
【図１】本発明の実施例を示すブロック図である。
【図２】図１に示されたブロックの具体的回路を示す回
路図である。
路図である。
【図３】図１に示されたブロックの具体的回路を示す回
路図である。
路図である。
１ ＰＬＬ周波数シンセサイザ集積回路 ２ 電圧制御発振回路 ３ 水晶振動子 ４ マイクロコンピュータ ５ 増幅回路 ６ 可変分周回路 ７ 水晶発振回路 ８ 基準分周回路 ９ 位相比較回路 １０ ラッチ回路 １１ シフトレジスタ １２ 電源電圧検出回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−260320（ＪＰ，Ａ) 特開 昭63−260321（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/24
Claims (1)
- 【請求項１】 基準発振信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を増幅する増幅回路と、該増
幅回路で増幅された前記電圧制御発振回路の出力を分周
する可変分周回路と、該可変分周回路の分周出力と前記
基準分周回路の分周出力の位相を比較し位相差に応じた
電圧を前記電圧制御発振回路に印加する位相比較回路
と、前記基準分周回路の分周数を設定する第１のラッチ
回路と、前記可変分周回路の分周数を設定する第２のラ
ッチ回路と、電源電圧の印加時に初期設定パルスを発生
する電源電圧検出回路とを備え、前記増幅回路の自励発
振周波数より前記電圧制御発振回路の発振周波数が大き
くなるように、前記第１のラッチ回路及び第２のラッチ
回路を前記初期設定信号により設定することを特徴とす
るＰＬＬ周波数シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281556A JP2816038B2 (ja) | 1991-10-28 | 1991-10-28 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281556A JP2816038B2 (ja) | 1991-10-28 | 1991-10-28 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122064A JPH05122064A (ja) | 1993-05-18 |
| JP2816038B2 true JP2816038B2 (ja) | 1998-10-27 |
Family
ID=17640834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281556A Expired - Fee Related JP2816038B2 (ja) | 1991-10-28 | 1991-10-28 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2816038B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217725A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| JP4289507B2 (ja) | 2006-11-08 | 2009-07-01 | 日本電波工業株式会社 | シンセサイザモジュール |
| US8248104B2 (en) | 2007-09-14 | 2012-08-21 | Nec Corporation | Phase comparator and phase-locked loop |
| US8384449B2 (en) | 2008-02-12 | 2013-02-26 | Panasonic Corporation | Synthesizer and reception device using the same |
| JP2009194428A (ja) * | 2008-02-12 | 2009-08-27 | Panasonic Corp | シンセサイザと、これを用いた受信装置、および電子機器 |
| JP5787849B2 (ja) * | 2012-08-29 | 2015-09-30 | 三菱電機株式会社 | 周波数シンセサイザ |
-
1991
- 1991-10-28 JP JP3281556A patent/JP2816038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122064A (ja) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000174616A (ja) | 半導体集積回路 | |
| US9673827B2 (en) | Injection locked digital frequency synthesizer circuit | |
| US7323942B2 (en) | Dual loop PLL, and multiplication clock generator using dual loop PLL | |
| JP2816038B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP3080805B2 (ja) | デジタル・フェイズ・ロックド・ループ回路 | |
| KR960036338A (ko) | 가변 분주비를 설정하는 장치 및 방법과 이를 활용한 장치 | |
| US6466065B1 (en) | Prescaler and PLL circuit | |
| JP2841989B2 (ja) | 周波数合成器を待機モードにする方法およびその装置 | |
| US7103132B1 (en) | Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit | |
| US6885253B2 (en) | Low-power phase-locked-loop and method using quadrature phase-signals at one-half the output frequency | |
| JP2828807B2 (ja) | Ｐｌｌ回路のデッドロック防止回路 | |
| JP3295777B2 (ja) | Ｐｌｌ回路 | |
| JPH09270706A (ja) | Ｐｌｌ回路 | |
| JP2877185B2 (ja) | クロック発生器 | |
| KR100536937B1 (ko) | 주파수 합성기 | |
| JPH06338791A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH05304469A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH05122060A (ja) | Ｐｌｌ回路のデツドロツク防止回路 | |
| JP2976723B2 (ja) | 半導体装置 | |
| JP3037147B2 (ja) | Ｐｌｌ型周波数シンセサイザ | |
| JP3267945B2 (ja) | 周波数シンセサイザ装置と周波数生成方法 | |
| JP2911276B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH0897717A (ja) | 位相同期ループのロック検出回路 | |
| JPH05227052A (ja) | シンセサイザ受信機 | |
| JP2004201169A (ja) | 可変分周回路及びｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070814 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |